WO2015045534A1 - 駆動回路および半導体装置 - Google Patents

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WO2015045534A1
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potential
circuit
signal
output
comparator
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PCT/JP2014/067038
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英知 大橋
赤羽　正志
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富士電機株式会社
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    • H03K2217/0063—High side switches, i.e. the higher potential [DC] or life wire [AC] being directly connected to the switch and not via the load

Definitions

  • the present invention relates to a drive circuit and a semiconductor device, and more particularly, to a drive circuit and a semiconductor device that drive a high-side power device of two power devices connected in a totem pole connection.
  • HV driver IC HVIC
  • HVIC high-side drive circuit
  • the HV driver IC includes a pulse generation circuit that generates a signal for turning on or off the high-side power device, a level shift circuit, and a high-side power device that drives the high-side power device by a signal transmitted through the level shift circuit.
  • Side drive circuit shifts the level of the signal generated by the pulse generation circuit with reference to the ground potential and transmits it to the high side drive circuit installed on the high side. At this time, the level shift circuit generates a signal having an amplitude that changes between the ground potential and the high-side power supply potential of the HV driver IC.
  • the high-side drive circuit receives the voltage having such an amplitude and drives the high-side power device on or off.
  • the connection point between the low-side power device and the high-side power device that is, the midpoint of the totem pole is connected to the load.
  • the midpoint potential of the totem pole becomes an overshoot or undershoot state, so the midpoint potential of the totem pole becomes a potential higher than the high-voltage potential of the high-side power device or a potential lower than the ground potential. It becomes.
  • the level shift circuit normally transmits the signal to the high-side drive circuit. You will not be able to. In that case, the high-side power device cannot be turned off at the timing to be turned off and remains on, or cannot be turned on at the timing to be turned on and remains off, thereby maintaining the original switching function. You will not be able to.
  • a technique corresponding to the fact that it cannot be turned off at the timing to be turned off for example, refer to Patent Document 1
  • a technique corresponding to the fact that it cannot be turned on at the timing to be turned on for example, Patent Document 2. See).
  • the second off-pulse signal is output after a predetermined time has elapsed since the first off-pulse signal was output. Thereby, even if the first off-pulse signal cannot be normally transmitted to the level shift circuit, the second off-pulse signal can be normally transmitted to the level shift circuit.
  • the second on-pulse signal is output after a predetermined time has elapsed since the first on-pulse signal was output. Thereby, even if the first on-pulse signal cannot be normally transmitted to the level shift circuit, the second on-pulse signal can be normally transmitted to the level shift circuit.
  • the second off or on pulse signal is only mechanically output after a predetermined time has elapsed since the first off or on pulse signal was output. For this reason, there is a possibility that new external noise may be generated even when a predetermined time has elapsed, so that a problem remains that the malfunction cannot be completely avoided essentially.
  • the present invention has been made in view of such points, and a drive circuit that can reliably avoid malfunction even when a signal for turning off or on a high-side power device cannot be normally transmitted by a level shift circuit. Another object is to provide a semiconductor device.
  • the drive circuit includes a high-side drive circuit that drives the high-side power device, a set signal that turns on the high-side power device based on the first edge and the second edge of the logical input signal that are input from the outside, and an off-state Detected by a pulse generation circuit that generates a reset signal, a level shift circuit that transmits a set signal and a reset signal to a high-side drive circuit, a high-side potential detection circuit that detects a high-side potential, and a high-side potential detection circuit A high-side potential determination circuit that outputs an event signal based on a change in the high-side potential, and the pulse generation circuit resets in response to the event signal output from the high-side potential determination circuit and a logical input signal input from the outside. It is characterized by regenerating.
  • the high-side potential determination circuit outputs an event signal based on the change in the high-side potential, and again receives a reset signal according to the event signal and a logical input input from the outside. Generated. As a result, the high-side power device that should have transitioned to the off state can be reliably controlled to the off state.
  • the drive circuit and the semiconductor device configured as described above are configured so as to regenerate the reset signal by determining when the level shift circuit cannot normally transmit the set or reset signal for turning on or off the high-side power device. Therefore, there is an advantage that malfunction can be prevented functionally. Further, the set signal can be regenerated in the same manner, and malfunction can be prevented functionally.
  • FIG. 1 is a circuit diagram showing a semiconductor device according to a first embodiment. It is a circuit diagram which shows an example of a pulse generation circuit. It is a circuit diagram showing an example of a rising edge trigger circuit. It is a circuit diagram which shows an example of a high side electric potential determination circuit. It is a figure which shows the principal part waveform at the time of the normal switching operation
  • FIG. 1 is a circuit diagram showing a semiconductor device according to the first embodiment
  • FIG. 2 is a circuit diagram showing an example of a pulse generation circuit
  • FIG. 3 is a circuit diagram showing an example of a rising edge trigger circuit
  • FIG. It is a circuit diagram which shows an example of an electric potential determination circuit.
  • the semiconductor device according to the first embodiment has a high-side power device HQ and a low-side power device LQ that are totem-pole connected.
  • the high-side power device HQ and the low-side power device LQ are each configured by a power MOS transistor, but may be another device such as an IGBT (Insulated Gate Gate Bipolar Transistor).
  • the drain of the high side power device HQ is connected to the positive terminal of the high voltage power supply 10, and the source of the low side power device LQ and the negative terminal of the high voltage power supply 10 are connected to the ground GND.
  • the source of the low side power device LQ may be connected to the ground GND through a resistor.
  • a connection point between the source of the high-side power device HQ and the drain of the low-side power device LQ, that is, the midpoint of the totem pole is connected to the load 11.
  • the gate of the high-side power device HQ is connected to the output terminal HO of the high-side drive circuit 12 (the high-side output signal that is the potential signal is also referred to as HO), and the gate of the low-side power device LQ is the gate of the low-side drive circuit 13.
  • the high-side drive circuit 12 has a reference potential terminal connected to the midpoint of the totem pole and the negative terminal of the high-side power supply 14, and a power supply terminal connected to the positive terminal of the high-side power supply 14.
  • the reference potential terminal of the low-side drive circuit 13 is connected to the ground GND and the negative terminal of the low-side power supply 15, and the power supply terminal is connected to the positive terminal of the low-side power supply 15.
  • the low side power supply potential is indicated by VCC with reference to the ground GND
  • the high side reference potential and the high side power supply potential are indicated by VS and VB with respect to the ground GND, respectively.
  • the semiconductor device also includes a pulse generation circuit 16, a level shift circuit 17, a high side potential detection circuit 18, and a high side potential determination circuit 19.
  • the pulse generation circuit 16 receives a logic input signal HIN for high side control from the outside, and generates a set signal SET and a reset signal RESET.
  • the pulse generation circuit 16 includes a rising edge trigger circuit 20 that receives a logic input signal HIN and outputs a set signal SET.
  • the pulse generation circuit 16 also includes an inverter 21, a rising edge trigger circuit 22, an OR circuit 23, and an AND circuit 24.
  • the input of the inverter 21 is connected to the input terminal of the logic input signal HIN, and the output of the inverter 21 is connected to the input of the rising edge trigger circuit 22 and one input of the AND circuit 24.
  • the output of the rising edge trigger circuit 22 is connected to one input of the OR circuit 23, and the output of the OR circuit 23 constitutes the output terminal of the reset signal RESET.
  • the other input of the AND circuit 24 is connected to the input terminal of the event signal EVENT output from the high side potential determination circuit 19, and the output of the AND circuit 24 is connected to the other input of the OR circuit 23.
  • the rising edge trigger circuit 20 includes an inverter 25 whose input is connected to the input terminal of the logic input signal HIN.
  • the output of the inverter 25 is connected to the gates of the nMOS transistor 26 and the pMOS transistor 27.
  • the source of the nMOS transistor 26 is connected to the ground GND, and the drain of the nMOS transistor 26 is connected to the drain of the pMOS transistor 27.
  • the source of the pMOS transistor 27 is connected to the positive terminal of the low-side power supply 15 that supplies the low-side power supply potential VCC.
  • the output of the inverter circuit composed of the nMOS transistor 26 and the pMOS transistor 27 is connected to one end of a capacitor 28, and the other end of the capacitor 28 is connected to the ground GND.
  • the output of the inverter circuit is also connected to one input of the comparator 29.
  • the other input of the comparator 29 is connected to the positive terminal of the reference voltage source 30, and the negative terminal of the reference voltage source 30 is connected to the ground GND.
  • the output of the comparator 29 is connected to the input of the inverter 31, the output of the inverter 31 is connected to one input of the AND circuit 32, and the other input of the AND circuit 32 is connected to the input terminal of the logic input signal HIN. Has been.
  • the output of the AND circuit 32 constitutes an output terminal that outputs a set signal SET.
  • the input of the rising edge trigger circuit 22 is a signal obtained by logically inverting the logic input signal HIN, and the output is a reset signal RESET via the OR circuit 23.
  • the pulse generation circuit 16 receives a logic input signal HIN for high side control from the outside.
  • the logic input signal LIN for low side control is directly input to the low side drive circuit 13 from the outside. .
  • the level shift circuit 17 has high breakdown voltage MOS transistors HVN1, HVN2, resistors LSR1, LSR2, and clamping diodes D1, D2.
  • the gates of the MOS transistors HVN1 and HVN2 are connected to the set signal output terminal and the reset signal output terminal of the pulse generation circuit 16, respectively.
  • the drains of the MOS transistors HVN1 and HVN2 are connected to one ends of the resistors LSR1 and LSR2, respectively, and the other ends of the resistors LSR1 and LSR2 are connected to the power supply terminal of the high side drive circuit 12.
  • connection point between the drains of the MOS transistors HVN1 and HVN2 and the resistors LSR1 and LSR2 is connected to the input terminal of the high-side drive circuit 12 and to the cathode terminals of the diodes D1 and D2.
  • the anode terminals of the diodes D1 and D2 are connected to the midpoint of the totem pole.
  • the sources of the MOS transistors HVN1 and HVN2 are connected to the ground GND.
  • the high-side potential detection circuit 18 detects a high-side potential, in the illustrated example, a high-side reference potential VS.
  • a resistive field plate (RFP) is used as a detection means.
  • This resistive field plate is formed for the purpose of electric field relaxation in a high-voltage region HVJT (High Voltage-Junction-Terminal) in a high-voltage circuit device of a high side circuit (for example, International Publication No. 2013/0669408). reference).
  • the high-side potential detection circuit 18 is divided into two resistors RFP1 and RFP2 by providing a branch point in the resistive field plate, one terminal is connected to the midpoint of the totem pole, and the other terminal is connected to the ground GND. It is connected.
  • a branch point of the resistive field plate is connected to an input terminal of the high-side potential determination circuit 19 so as to output a detection signal SENSE representing a change in the high-side reference potential VS.
  • the high-side potential determination circuit 19 receives the detection signal SENSE detected by the high-side potential detection circuit 18, and determines whether the high-side potential, here, the high-side reference potential VS is changed by the influence of external noise. A signal EVENT for determination is generated. As shown in FIG. 4, the high-side potential determination circuit 19 includes two protection diodes 41 and 42, a comparator 43, a reference voltage source 44, an inverter 45, and a rising edge trigger circuit 46. ing. The high side potential determination circuit 19 is installed on the low side potential side with respect to the potential of the ground GND together with the high side potential detection circuit 18.
  • the input terminal of the detection signal SENSE is connected to the cathode of the protective diode 41, the anode of the protective diode 42, and one input of the comparator 43.
  • the anode of the protection diode 41 is connected to the ground GND, and the cathode of the protection diode 42 is connected to the low side power supply potential VCC.
  • the other input of the comparator 43 is connected to the positive terminal of the reference voltage source 44, and the negative terminal of the reference voltage source 44 is connected to the ground GND.
  • the output of the comparator 43 is connected to the input of the rising edge trigger circuit 46 via the inverter 45, and the output of the rising edge trigger circuit 46 constitutes an output terminal for outputting the event signal EVENT.
  • the rising edge trigger circuit 46 has the same circuit configuration as that of the rising edge trigger circuit 20 shown in FIG. 3. Therefore, the following description of the operation of the rising edge trigger circuit 46 will be made with reference to FIG. .
  • the input of the rising edge trigger circuit 46 becomes an inverted signal of the output signal MPLS of the comparator 43, and the output becomes the event signal EVENT.
  • FIG. 5 is a diagram showing a main part waveform during a normal switching operation of the semiconductor device
  • FIG. 6 is a diagram showing a main part waveform of the switching operation due to external noise of the semiconductor device.
  • a logic input signal HIN for high side control is input to the pulse generation circuit 16, and a logic input signal LIN for low side control is input to the low side drive circuit 13.
  • the logic input signal HIN and the logic input signal LIN are set with dead time so that the high-side power device HQ and the low-side power device LQ are not turned on at the same time.
  • the rising edge trigger circuit 20 When the logic input signal HIN is input, in the pulse generation circuit 16, the rising edge trigger circuit 20 outputs a set signal SET triggered by the rising edge of the logic input signal HIN (high (H on the rising edge of HIN in FIG. 5). ) See SET for level). That is, in the rising edge trigger circuit 20 of FIG. 3, when the logic input signal HIN is at the low (L) level, the output of the inverter 25 is at the H level, and the nMOS transistor 26 is turned on (the pMOS transistor 27 is turned off). ing. As a result, since the capacitor 28 is discharged, the output of the comparator 29 is L level and the output of the inverter 31 is H level.
  • the AND circuit 32 is L level.
  • the set signal SET is output.
  • the AND circuit 32 receiving the H level from the inverter 31 outputs an H level set signal SET.
  • the output of the inverter 25 becomes L level
  • the pMOS transistor 27 is turned on (the nMOS transistor 26 is turned off), and the capacitor 28 is charged.
  • the output of the comparator 29 becomes H level and the output of the inverter 31 becomes L level.
  • the AND circuit 32 blocks the logic input signal HIN at the H level and outputs the set signal SET at the L level. That is, the set signal SET is output as a pulse signal having a predetermined time width.
  • the MOS transistor HVN1 of the level shift circuit 17 When the set signal SET is output, the MOS transistor HVN1 of the level shift circuit 17 is turned on, and when the high side drive circuit 12 detects a voltage drop at the connection point between the resistor LSR1 and the MOS transistor HVN1, the high side output signal HO Becomes a high potential state from the high side reference potential VS. As a result, the high side power device HQ transitions to an on state (at this time, the low side power device LQ is in an off state), and the high side reference potential VS is increased to supply current to the load 11.
  • the rising edge trigger circuit 22 outputs the reset signal RESET triggered by the rising edge of the logic input signal HIN inverted by the inverter 21. That is, as shown in FIG. 5, the pulse generation circuit 16 generates the reset signal RESET using the falling edge of the logic input signal HIN as a trigger, and the reset signal RESET is output via the OR circuit 23.
  • the MOS transistor HVN2 of the level shift circuit 17 When the H level reset signal RESET is output, the MOS transistor HVN2 of the level shift circuit 17 is turned on, and when the high side drive circuit 12 detects a voltage drop at the connection point between the resistor LSR2 and the MOS transistor HVN2, the high side The output signal HO returns to the high side reference potential VS. Accordingly, the high side power device HQ is turned off, and the high side reference potential VS becomes a potential corresponding to the state of the low side power device LQ. That is, the high-side reference potential VS decreases to the level of the ground GND when the low-side power device LQ transitions to the on state.
  • the high side potential determination circuit 19 monitors the change in the high side reference potential VS, and the absolute value of the high side reference potential VS is the reference potential REF1 of the reference voltage source 44. If exceeded, an event signal EVENT is output.
  • the high-side reference potential VS is at the level of the ground GND
  • the 0-volt detection signal SENSE is input to the high-side potential determination circuit 19, and the output signal MPLS of the comparator 43 is at the H level. ing.
  • the output of the inverter 45 becomes L level
  • the rising edge trigger circuit 46 outputs the event signal EVENT of L level by the AND circuit 32 (see FIG. 3) arranged in the output stage.
  • the output signal MPLS of the comparator 43 is output. Becomes L level.
  • the output of the inverter 45 transitions to the H level, which is detected by the rising edge trigger circuit 46, and a pulse signal having a predetermined time width is output as the event signal EVENT.
  • the event signal EVENT generated during the period when the logic input signal HIN is at the H level the output of the inverter 21 is at the L level, so that it does not participate in the control of the high side power device HQ.
  • the set signal SET is generated with the rising edge of the logic input signal HIN as a trigger, and this is transmitted to the high side drive circuit 12 via the level shift circuit 17.
  • the high-side power device HQ is turned on, the high-side reference potential VS is increased, and the change is detected by the high-side potential detection circuit 18 and the high-side potential determination circuit 19 to generate the event signal EVENT. Is done. Up to this point, the operation is the same as that of the normal switching operation described with reference to FIG.
  • a reset signal RESET pulse P1 in FIG. 6
  • the reset signal RESET is transmitted to the high side drive circuit 12 via the level shift circuit 17, and the high side output signal HO is transferred to the high side power device at time t1, as indicated by a broken line in FIG. It becomes a signal for transitioning the HQ to the OFF state.
  • the potential at the connection point between the resistor LSR2 and the MOS transistor HVN2 is a reference power source (not shown) provided in the high-side drive circuit 12 to determine the potential (a voltage based on the high-side reference potential VS).
  • the level shift circuit 17 cannot normally transmit the reset signal RESET to the high side drive circuit 12, and the high side power device HQ continues to be in the ON state. Will end up.
  • the high-side potential determination circuit 19 monitors the high-side reference potential VS detected by the high-side potential detection circuit 18.
  • the comparator 43 generates the output signal MPLS (pulse P2 in FIG. 6).
  • the output signal MPLS is logically inverted by the inverter 45 and then supplied to the rising edge trigger circuit 46, and an event signal EVENT (pulse P3 in FIG. 6) having a predetermined time width is generated by using the falling edge of the output signal MPLS as a trigger.
  • the event signal EVENT is supplied to the pulse generation circuit 16, and the pulse generation circuit 16 generates the reset signal RESET again.
  • an L-level logic input signal HIN is input to the logic input terminal of the pulse generation circuit 16 in FIG. 2, and an H-level event signal EVENT is input to the input terminal that receives the signal from the high-side potential determination circuit 19. Entered.
  • the reset signal RESET (FIG. 6 pulses P4) are output.
  • the high side drive circuit 12 receives the transmitted reset signal RESET (pulse P4), sets the high side output signal HO to the high side reference potential VS at time t2, and turns off the high side power device HQ.
  • the subsequent operations in FIG. 6 are the same as those described with reference to FIG.
  • the pulse generation circuit 12 uses the event signal EVENT and the logic input signal HIN to The reset signal RESET is regenerated by determining the signal transmission failure.
  • the determination in the high-side potential determination circuit 19 detects the change in potential in the direction in which the high-side reference potential VS returns to normal, and generates the event signal EVENT, so that the reset signal RESET regenerated thereafter is Thus, the high-side drive circuit 12 can be reliably transmitted. As a result, the high-side power device HQ can be surely turned off even if it is slightly delayed from the original transition timing to the off-state.
  • the pulse generation circuit 16 generates the set signal SET when the logical input signal HIN becomes H level because the event signal EVENT is not related to the generation of the set signal SET.
  • the reset signal RESET is generated when the logic input signal HIN falls from the H level to the L level, and at the same time, generated when the event signal EVENT is input.
  • the AND circuit 24 blocks the input of the event signal EVENT so that the reset signal RESET is not generated. Therefore, the logic input signal HIN is prioritized and the set signal SET is generated.
  • FIG. 7 is a circuit diagram showing a semiconductor device according to the second embodiment.
  • the same or equivalent components as those shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the configuration of the high-side potential detection circuit 18a and the high-side potential to be detected are changed as compared with the semiconductor device according to the first embodiment. Yes. That is, the high side potential detection circuit 18a uses the high side power supply potential VB as the detection target as the high side potential.
  • the high-side power supply potential VB is obtained by shifting the high-side reference potential VS by the potential of the high-side power supply 14, and changes in the same manner following the high-side reference potential VS. Therefore, even if the high side potential detection circuit 18a monitors the high side power supply potential VB, the high side reference potential VS is monitored.
  • the high-side potential detection circuit 18a has an NPN-type bipolar transistor 51, and its emitter is connected to the line of the high-side power supply potential VB.
  • the base of the bipolar transistor 51 is connected to the positive terminal of the voltage source 52, and the negative terminal of the voltage source 52 is connected to the ground GND.
  • the collector of the bipolar transistor 51 is connected to one end of the resistor 53, the other end of the resistor 53 is connected to the positive terminal of the voltage source 54, and the negative terminal of the voltage source 54 is connected to the ground GND.
  • the collector of the bipolar transistor 51 constitutes the output of the high side potential detection circuit 18a and outputs the detection signal SENSE.
  • the bipolar transistor 51 has a base-emitter potential Vbe having a reverse breakdown voltage corresponding to the high breakdown voltage of the high side circuit.
  • the bipolar transistor 51 detects it. That is, normally, the potential of the high-side power supply 14 higher than the potential of the voltage source 52 is applied to the emitter of the bipolar transistor 51 even if the high-side power supply potential VB is the lowest. Therefore, the bipolar transistor 51 is in an OFF state, and a signal having a potential level of the voltage source 54 is output as the detection signal SENSE.
  • the bipolar transistor 51 When the high side reference potential VS fluctuates and the high side power supply potential VB further falls below the potential obtained by subtracting the forward potential between the base and emitter of the bipolar transistor 51 from the potential of the voltage source 52, the bipolar transistor 51 is turned on. Transition to. As a result, the high side potential detection circuit 18a outputs an L level detection signal SENSE.
  • the decrease in the high-side power supply potential VB is detected by the NPN-type bipolar transistor 51.
  • a configuration using a PNP-type bipolar transistor is also possible. That is, when the high side power supply potential VB changes from the potential of the positive terminal of the voltage source 52 to the potential obtained by adding the forward potential between the base and the emitter of the PNP type bipolar transistor, it switches to the on state or the off state. If configured as described above, detection may be performed by a PNP-type bipolar transistor.
  • FIG. 8 is a circuit diagram showing a configuration example of the high-side potential determination circuit of the semiconductor device according to the third embodiment
  • FIG. 9 shows a waveform of a main part during the switching operation of the semiconductor device according to the third embodiment.
  • This high side potential determination circuit 19a has a capacitor 61 having one end connected to the input terminal of the detection signal SENSE. Since the detection signal SENSE is input through the capacitor 61, the high side potential determination circuit 19a constitutes a ⁇ dV / dt detection circuit (differential circuit). The other end of the capacitor 61 is connected to the cathode of the protective diode 62 and the anode of the protective diode 63, the anode of the protective diode 62 is connected to the ground GND, and the cathode of the protective diode 63 is the low-side power supply. It is connected to the potential VCC.
  • Resistors 64 and 65 are connected in parallel to the protection diode 62 and the protection diode 63, respectively.
  • the connection point of the resistors 64 and 65 is connected to one input of the comparator 66, the other input of the comparator 66 is connected to the positive terminal of the reference voltage source 67, and the negative terminal of the reference voltage source 67 is connected to the ground. Connected to GND.
  • the connection point of the resistors 64 and 65 is also connected to one input of another comparator 68, the other input of the comparator 68 is connected to the positive terminal of the reference voltage source 69, and the negative electrode of the reference voltage source 69. The terminal is connected to the ground GND.
  • the outputs of the comparators 66 and 68 are each connected to the input of the OR circuit 70, and the output of the OR circuit 70 constitutes the output terminal of the event signal EVENT. Note that an output terminal of the high-side potential detection circuit 18 in FIG. 1 or the high-side potential detection circuit 18a in FIG. 7 is connected to an input terminal of the detection signal SENSE.
  • the potential of the terminal of the capacitor 61 opposite to the input terminal of the detection signal SENSE is shown as the potential signal CS in FIG. 8, and the detection signal SENSE maintains a constant value.
  • the low-side power supply potential VCC is fixed by the potential divided by the resistors 64 and 65.
  • the steady-state potential signal CS has a value that is half of the low-side power supply potential VCC.
  • the reference voltage source 67 of the comparator 66 has a reference potential REF2
  • the reference voltage source 69 of the comparator 68 has a reference potential REF3, which has a relationship of REF2> CS> REF3.
  • the comparator 66 outputs the L level output signal PPLS, and the comparator 68 outputs the L level output signal MPLS. .
  • the output of the OR circuit 70 outputs an event signal EVENT of L level.
  • the high side reference potential VS is set to the positive side.
  • This change in the high-side reference potential VS is detected by the high-side potential detection circuit 18 or 18a, and is input to the high-side potential determination circuit 19a as a detection signal SENSE.
  • the potential signal CS has a waveform on which the differential (dV / dt) signal changed to the plus side is superimposed.
  • the comparator 66 that detects a change on the plus side detects the change in the potential signal CS, outputs an H level output signal PPLS, and outputs it from the OR circuit 70 as an event signal EVENT.
  • the high side power device HQ When the reset signal RESET is output in response to the fall of the logic input signal HIN, the high side power device HQ is turned off, and the high side reference potential VS changes to the negative side.
  • This change in the high-side reference potential VS is detected by the high-side potential detection circuit 18 or 18a, and is input to the high-side potential determination circuit 19a as a detection signal SENSE.
  • the potential signal CS has a waveform on which the differential signal changed to the minus side is superimposed.
  • the comparator 68 that detects the change on the minus side detects the change in the potential signal CS, outputs the H level output signal MPLS, and outputs it from the OR circuit 70 as the event signal EVENT.
  • the comparators 66 and 68 are connected to the potential signal even when the external noises N1 and N2 are superimposed on the high-side reference potential VS. Detect CS ⁇ dV / dt.
  • the detected output signals PPLS and MPLS are logically ORed and output as an event signal EVENT.
  • FIG. 10 is a circuit diagram showing a configuration example of the high-side potential determination circuit of the semiconductor device according to the fourth embodiment.
  • the high side potential determination circuit 19b is configured by combining the high side potential determination circuit 19 of FIG. 4 and the high side potential determination circuit 19a of FIG.
  • the input terminal of the detection signal SENSE is connected to the inputs of the high side potential determination circuits 19 and 19a
  • the outputs of the high side potential determination circuits 19 and 19a are connected to the inputs of the OR circuit 71, respectively.
  • the output of the OR circuit 71 constitutes the output terminal of the high side potential determination circuit 19b and outputs the event signal EVENT.
  • the high side potential determination circuit 19b can have a characteristic that combines these characteristics by combining the high side potential determination circuit 19 and the high side potential determination circuit 19a. Since the high-side potential determination circuit 19 directly detects the high-side reference potential VS with its absolute value, it can be confirmed that the high-side reference potential VS has changed, while the resistance value and the internal There is a possibility that an operation delay is caused by the parasitic capacitance. On the other hand, since the high side potential determination circuit 19a detects only a voltage change, it can quickly detect a change in the high side reference potential VS. Therefore, the high side potential determination circuit 19b can quickly and reliably detect a change in the high side reference potential VS.
  • the high-side potential determination circuit 19b has an OR circuit 71 disposed at the outputs of the high-side potential determination circuit 19 and the high-side potential determination circuit 19a, but can also be configured by an AND circuit. .
  • the reset signal RESET when the high-side power device HQ in the on state cannot be controlled to the off state, the reset signal RESET is regenerated and reliably controlled to the off state.
  • the reset signal RESET is regenerated but also the set signal SET can be regenerated when the off-state high-side power device HQ cannot be turned on.
  • FIG. 11 is a circuit diagram illustrating a configuration example of a high-side potential determination circuit of a semiconductor device according to the fifth embodiment.
  • FIG. 12 is a circuit diagram illustrating a configuration example of a pulse generation circuit of the semiconductor device according to the fifth embodiment.
  • FIG. 13 and FIG. 13 are diagrams showing operation waveforms of main parts of the semiconductor device according to the fifth embodiment. 11 and 12, the same or equivalent components as those shown in FIGS. 4 and 2 are denoted by the same reference numerals.
  • the high-side potential determination circuit 19c and the pulse generation circuit 16 of the semiconductor device according to the first embodiment shown in FIG. The circuit 16a is changed.
  • the high-side potential determination circuit 19c has a rising edge trigger circuit 46a added to the high-side potential determination circuit 19 shown in FIG. That is, the input of the rising edge trigger circuit 46a is connected to the output of the comparator 43, the output of the rising edge trigger circuit 46 is the event signal EVENT1, and the output of the rising edge trigger circuit 46a is the output terminal of the event signal EVENT2. It has become.
  • the rising edge trigger circuit 46 and the rising edge trigger circuit 46a have the same circuit configuration as the rising edge trigger circuit 20 shown in FIG.
  • the pulse generation circuit 16a has an OR circuit 23a and an AND circuit 24a added to the pulse generation circuit 16 shown in FIG. That is, the AND circuit 24a has one input connected to the input terminal of the logic input signal HIN, the other input connected to the input terminal of the event signal EVENT2, and the output connected to one input of the OR circuit 23a. Yes.
  • the OR circuit 23a connects the other input to the output of the rising edge trigger circuit 20, and the output constitutes the output terminal of the set signal SET.
  • One input of the AND circuit 24 is connected to the input terminal of the event signal EVENT1.
  • the high-side power device HQ transitions to the OFF state even though the rising edge trigger circuit 22 generates the reset signal RESET (pulse P11 in FIG. 13) triggered by the falling edge of the logic input signal HIN. If not, the operation is the same as that in the above embodiment. That is, the high-side potential determination circuit 19c determines the lowered state of the high-side reference potential VS, which is the cause that the reset signal RESET is not transmitted to the high-side drive circuit 12, and outputs the event signal EVENT1 (pulse P12 in FIG. 13). To do.
  • the pulse generation circuit 16a receives the event signal EVENT1 and regenerates the reset signal RESET (pulse P13 in FIG. 13).
  • the rising edge trigger circuit 20 generated the set signal SET (pulse P14 in FIG. 13) using the rising edge of the logic input signal HIN as a trigger, the high side power device HQ did not transition to the ON state.
  • the set signal SET when the set signal SET is generated, external noise is superimposed on the high-side reference potential VS, and the set signal SET is not normally transmitted to the high-side drive circuit 12.
  • the set signal SET is generated, if the high-side potential detection circuit 18 detects a change in potential due to the change in the high-side reference potential VS, more precisely, the set signal SET is generated and the high-side reference potential VS is raised.
  • the rising edge trigger circuit 46a of the high side potential determination circuit 19c When the reverse falling is detected although it must be raised, the rising edge trigger circuit 46a of the high side potential determination circuit 19c generates the event signal EVENT2 (pulse P15 in FIG. 13).
  • the pulse generation circuit 16a at this time has the logic input signal HIN at the H level, so the AND circuit 24a outputs an H level signal, and the OR circuit 23a outputs the set signal SET ( Re-output as pulse P16) in FIG.
  • the high-side power device HQ transitions to the on state.
  • FIG. 14 is a circuit diagram showing a configuration example of a high-side potential determination circuit of a semiconductor device according to the sixth embodiment
  • FIG. 15 is a diagram showing operation waveforms of main parts of the semiconductor device according to the sixth embodiment.
  • the same or equivalent components as those shown in FIG. 8 are denoted by the same reference numerals.
  • the high-side potential determination circuit 19a of the semiconductor device according to the third embodiment shown in FIG. 8 is changed to a high-side potential determination circuit 19d and added to the reset signal RESET.
  • the set signal SET can also be regenerated. Therefore, the output of the comparator 66 is used as an output terminal for the event signal EVENT1, and the output of the comparator 68 is used as an output terminal for the event signal EVENT2.
  • the comparator 66 outputs the L-level event signal EVENT1
  • the comparator 68 outputs the L-level event signal EVENT2.
  • the high side reference potential VS changes to the plus side. To do.
  • This change in the high-side reference potential VS is detected by the high-side potential detection circuit 18 or 18a and is input to the high-side potential determination circuit 19d as a detection signal SENSE.
  • the potential signal CS has a waveform on which the differential signal changed to the plus side is superimposed.
  • the comparator 66 that detects a change on the plus side detects the change in the potential signal CS and outputs an H-level event signal EVENT1.
  • the high side power device HQ When the reset signal RESET is output in response to the fall of the logic input signal HIN, the high side power device HQ is turned off, and the high side reference potential VS changes to the negative side.
  • This change in the high-side reference potential VS is detected by the high-side potential detection circuit 18 or 18a and is input to the high-side potential determination circuit 19d as a detection signal SENSE.
  • the potential signal CS has a waveform on which the differential signal changed to the minus side is superimposed.
  • the comparator 68 that detects the change on the minus side detects the change in the potential signal CS and outputs the H-level event signal EVENT2.
  • the comparators 66 and 68 detect ⁇ dV / dt of the potential signal CS and output event signals EVENT1 and EVENT2.
  • the reset signal RESET signal is regenerated in response to the event signal EVENT2.
  • the logic input signal HIN is at the L level, that is, high
  • the event signal EVENT2 is output (corresponding to the pulse P15 in FIG. 13), and the logic input signal HIN may transition to the H level at that timing. In such a case, the pulse generation circuit 16 regenerates the set signal SET.
  • the two high-side potential determination circuits 19 and 19a receive the common detection signal SENSE.
  • one of the high side potential determination circuits 19 and 19a may receive the output of the high side potential detection circuit 18 of FIG. 1, and the other may receive the output of the high side potential detection circuit 18a of FIG.
  • the constituent elements of the plurality of embodiments can be appropriately combined and implemented within a consistent range.

Abstract

　レベルシフト回路がハイサイドのパワーデバイスを駆動する信号が伝達されない場合でも誤動作を確実に回避できるようにする。　パルス生成回路（１６）がハイサイドパワーデバイス（ＨＱ）をオンまたはオフさせるセット信号およびリセット信号を生成し、レベルシフト回路（１７）を介してハイサイド駆動回路（１２）に伝達する駆動回路において、ハイサイドの電位（ハイサイド基準電位ＶＳまたはハイサイド電源電位ＶＢ）をハイサイド電位検出回路（１８）が検出し、ハイサイド電位判定回路（１９）がレベルシフト回路（１７）でセット信号またはリセット信号の伝達を阻害するような電位の変化を判定し、その検出のタイミングがセット信号またはリセット信号の生成のタイミングと重なった場合に、パルス生成回路（１６）にセット信号またはリセット信号を再生成させるようにする。

Description

駆動回路および半導体装置
　本発明は駆動回路および半導体装置に関し、特にトーテムポール接続された２つのパワーデバイスのうちハイサイド側のパワーデバイスを駆動する駆動回路および半導体装置に関する。
　インバータまたはコンバータにおいては、パワーデバイスをトーテムポール接続し、ハイサイドおよびローサイドのパワーデバイスをそれぞれ駆動回路によって駆動する回路構成が採られている。ハイサイド用の駆動回路として、ＨＶドライバＩＣ（ＨＶＩＣ）が知られている。
　ＨＶドライバＩＣは、ハイサイドのパワーデバイスをオンまたはオフさせる信号を生成するパルス生成回路と、レベルシフト回路と、このレベルシフト回路を介して伝達された信号によってハイサイドのパワーデバイスを駆動するハイサイド駆動回路とを備えている。レベルシフト回路は、パルス生成回路によってグランド電位を基準に生成された信号をレベルシフトしてハイサイドに設置されたハイサイド駆動回路に伝達するものである。このとき、レベルシフト回路では、グランド電位とＨＶドライバＩＣのハイサイド電源電位の間で変化する振幅の信号が発生している。ハイサイド駆動回路は、そのような振幅の電圧を受け入れてハイサイドのパワーデバイスをオンまたはオフ駆動を行う。
　ところで、ローサイドのパワーデバイスとハイサイドのパワーデバイスとの接続点、すなわち、トーテムポールの中点は、負荷に接続されている。そのため、そのトーテムポールの中点に負荷および寄生インダクタンスに起因する外来ノイズが重畳されてしまうことがある。このようなとき、トーテムポールの中点電位がオーバーシュートやアンダーシュート状態となるため、トーテムポールの中点電位は、ハイサイドのパワーデバイスの高圧電位以上の電位になったり、グランド電位以下の電位になったりする。
　トーテムポールの中点電位がグランド電位よりも低くなるタイミングのときに、パルス生成回路から信号が出力されるようなことがあると、レベルシフト回路は、その信号を正常にハイサイド駆動回路に伝達することができなくなってしまう。その場合、ハイサイドのパワーデバイスは、オフすべきタイミングにオフできずにオンのままであったり、オンすべきタイミングにオンできずにオフのままであったりして、本来のスイッチング機能を維持することができなくなってしまう。
　ここで、オフすべきタイミングにオフすることができなくなることに対応した技術（たとえば、特許文献１参照）およびオンすべきタイミングにオンすることができなくなることに対応した技術（たとえば、特許文献２参照）が知られている。特許文献１の技術によれば、第１のオフパルス信号を出力してから所定時間経過後に第２のオフパルス信号を出力するようにしている。これにより、第１のオフパルス信号がレベルシフト回路を正常に伝達できなかったとしても、第２のオフパルス信号がレベルシフト回路を正常に伝達できるようにしている。特許文献２の技術も同様に、第１のオンパルス信号を出力してから所定時間経過後に第２のオンパルス信号を出力するようにしている。これにより、第１のオンパルス信号がレベルシフト回路を正常に伝達できなかったとしても、第２のオンパルス信号がレベルシフト回路を正常に伝達できるようにしている。
特開２００４－１２０１５２号公報 特開２００５－１３０３５５号公報
　しかしながら、従来の技術では、第１のオフまたはオンパルス信号を出力してから所定時間経過後に第２のオフまたはオンパルス信号を機械的に出力しているだけである。そのため、所定時間経過した時点でも新たな外来ノイズが発生する可能性はあるので、本質的に誤動作を完全に回避できないという課題は残されている。
　本発明はこのような点に鑑みてなされたものであり、ハイサイドのパワーデバイスをオフまたはオン状態にする信号がレベルシフト回路で正常に伝達できなくなった場合でも誤動作を確実に回避できる駆動回路および半導体装置を提供することを目的とする。
　本発明では上記の課題を解決するために、駆動回路が提供される。この駆動回路は、ハイサイドパワーデバイスを駆動するハイサイド駆動回路と、外部から入力された論理入力信号の第１のエッジおよび第２のエッジに基づいてハイサイドパワーデバイスをオンさせるセット信号およびオフさせるリセット信号を生成するパルス生成回路と、セット信号およびリセット信号をハイサイド駆動回路に伝達するレベルシフト回路と、ハイサイド電位を検出するハイサイド電位検出回路と、ハイサイド電位検出回路が検出したハイサイド電位の変化に基づきイベント信号を出力するハイサイド電位判定回路と、を備え、ハイサイド電位判定回路が出力したイベント信号と外部から入力された論理入力信号に応じてパルス生成回路はリセット信号を再生成するようにしたことを特徴とする。
　また、本発明では、上記の駆動回路を備えた半導体装置が提供される。
　このような駆動回路および半導体装置によれば、ハイサイド電位判定回路がハイサイド電位の変化に基づくイベント信号を出力し、イベント信号と外部から入力された論理入力に応じて、再度、リセット信号を生成するようにした。これにより、オフ状態に遷移すべきであったハイサイドパワーデバイスを確実にオフ状態に制御することができる。
　上記構成の駆動回路および半導体装置は、レベルシフト回路がハイサイドのパワーデバイスをオンまたはオフ状態にするセットまたはリセット信号を正常に伝達できていない場合を判定してリセット信号を再生成するようにしたので、機能的に誤動作を防ぐことができるという利点がある。また、セット信号に関しても、同様に再生成を可能にすることができ、機能的に誤動作を防ぐことができる。
　本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
第１の実施の形態に係る半導体装置を示す回路図である。 パルス生成回路の一例を示す回路図である。 立上りエッジトリガ回路の一例を示す回路図である。 ハイサイド電位判定回路の一例を示す回路図である。 半導体装置の通常のスイッチング動作時における要部波形を示す図である。 半導体装置の外来ノイズによるスイッチング動作の要部波形を示す図である。 第２の実施の形態に係る半導体装置を示す回路図である。 第３の実施の形態に係る半導体装置のハイサイド電位判定回路の構成例を示す回路図である。 第３の実施の形態に係る半導体装置のスイッチング動作時における要部波形を示す図である。 第４の実施の形態に係る半導体装置のハイサイド電位判定回路の構成例を示す回路図である。 第５の実施の形態に係る半導体装置のハイサイド電位判定回路の構成例を示す回路図である。 第５の実施の形態に係る半導体装置のパルス生成回路の構成例を示す回路図である。 第５の実施の形態に係る半導体装置の要部動作波形を示す図である。 第６の実施の形態に係る半導体装置のハイサイド電位判定回路の構成例を示す回路図である。 第６の実施の形態に係る半導体装置の要部動作波形を示す図である。
　以下、本発明の実施の形態について、ＨＶドライバＩＣに適用した場合を例に図面を参照して詳細に説明する。なお、各実施の形態は、矛盾のない範囲で複数の実施の形態を適宜組み合わせて実施することができる。
　図１は第１の実施の形態に係る半導体装置を示す回路図、図２はパルス生成回路の一例を示す回路図、図３は立上りエッジトリガ回路の一例を示す回路図、図４はハイサイド電位判定回路の一例を示す回路図である。
　第１の実施の形態に係る半導体装置は、図１に示したように、トーテムポール接続されたハイサイドパワーデバイスＨＱおよびローサイドパワーデバイスＬＱを有している。本実施の形態では、ハイサイドパワーデバイスＨＱおよびローサイドパワーデバイスＬＱは、それぞれパワーＭＯＳトランジスタで構成しているが、ＩＧＢＴ（Insulated Gate Bipolar Transistor）のような他のデバイスであってもよい。ハイサイドパワーデバイスＨＱのドレインは、高圧電源１０の正極端子に接続され、ローサイドパワーデバイスＬＱのソースおよび高圧電源１０の負極端子は、グランドＧＮＤに接続されている。ローサイドパワーデバイスＬＱのソースは抵抗を介してグランドＧＮＤに接続されてもよい。ハイサイドパワーデバイスＨＱのソースとローサイドパワーデバイスＬＱのドレインとの接続点、すなわち、トーテムポールの中点は、負荷１１に接続されている。
　ハイサイドパワーデバイスＨＱのゲートは、ハイサイド駆動回路１２の出力端子ＨＯ（その電位信号であるハイサイド出力信号もＨＯと記す）に接続され、ローサイドパワーデバイスＬＱのゲートは、ローサイド駆動回路１３の出力端子ＬＯに接続されている。ハイサイド駆動回路１２は、その基準電位端子がトーテムポールの中点およびハイサイド電源１４の負極端子に接続され、電源端子がハイサイド電源１４の正極端子に接続されている。ローサイド駆動回路１３は、その基準電位端子がグランドＧＮＤおよびローサイド電源１５の負極端子に接続され、電源端子がローサイド電源１５の正極端子に接続されている。ここで、ローサイド電源電位は、グランドＧＮＤを基準としたＶＣＣで示され、ハイサイド基準電位およびハイサイド電源電位は、それぞれグランドＧＮＤを基準としたＶＳ，ＶＢで示している。
　半導体装置は、また、パルス生成回路１６と、レベルシフト回路１７と、ハイサイド電位検出回路１８と、ハイサイド電位判定回路１９とを備えている。
　パルス生成回路１６は、外部からハイサイド制御用の論理入力信号ＨＩＮを入力し、セット信号ＳＥＴおよびリセット信号ＲＥＳＥＴを生成する。具体的には、図２に示したように、パルス生成回路１６は、論理入力信号ＨＩＮを入力し、セット信号ＳＥＴを出力する立上りエッジトリガ回路２０を備えている。パルス生成回路１６は、また、インバータ２１と、立上りエッジトリガ回路２２と、ＯＲ回路２３と、ＡＮＤ回路２４とを備えている。インバータ２１の入力は、論理入力信号ＨＩＮの入力端子に接続され、インバータ２１の出力は、立上りエッジトリガ回路２２の入力とＡＮＤ回路２４の一方の入力とに接続されている。立上りエッジトリガ回路２２の出力は、ＯＲ回路２３の一方の入力に接続され、ＯＲ回路２３の出力は、リセット信号ＲＥＳＥＴの出力端子を構成している。ＡＮＤ回路２４の他方の入力は、ハイサイド電位判定回路１９から出力されるイベント信号ＥＶＥＮＴの入力端子に接続され、ＡＮＤ回路２４の出力は、ＯＲ回路２３の他方の入力に接続されている。
　立上りエッジトリガ回路２０は、図３に示したように、入力が論理入力信号ＨＩＮの入力端子に接続されたインバータ２５を備えている。このインバータ２５の出力は、ｎＭＯＳトランジスタ２６およびｐＭＯＳトランジスタ２７のゲートに接続されている。ｎＭＯＳトランジスタ２６のソースは、グランドＧＮＤに接続され、ｎＭＯＳトランジスタ２６のドレインは、ｐＭＯＳトランジスタ２７のドレインに接続されている。ｐＭＯＳトランジスタ２７のソースは、ローサイド電源電位ＶＣＣを供給するローサイド電源１５の正極端子に接続されている。ｎＭＯＳトランジスタ２６およびｐＭＯＳトランジスタ２７からなるインバータ回路の出力は、コンデンサ２８の一端に接続され、コンデンサ２８の他端は、グランドＧＮＤに接続されている。インバータ回路の出力は、また、比較器２９の一方の入力に接続されている。比較器２９の他方の入力には、基準電圧源３０の正極端子に接続され、基準電圧源３０の負極端子は、グランドＧＮＤに接続されている。比較器２９の出力は、インバータ３１の入力に接続され、インバータ３１の出力は、ＡＮＤ回路３２の一方の入力に接続され、ＡＮＤ回路３２の他方の入力は、論理入力信号ＨＩＮの入力端子に接続されている。ＡＮＤ回路３２の出力は、セット信号ＳＥＴを出力する出力端子を構成している。
　なお、ここでは、立上りエッジトリガ回路２０の具体例について説明したが、立上りエッジトリガ回路２２においても、同じ構成を有している。したがって、以下の立上りエッジトリガ回路２２の動作説明には、図３を参照することにする。立上りエッジトリガ回路２２の入力は、論理入力信号ＨＩＮを論理反転した信号となり、出力は、ＯＲ回路２３を介してリセット信号ＲＥＳＥＴとなる。また、このパルス生成回路１６は、外部からハイサイド制御用の論理入力信号ＨＩＮを入力しているが、ローサイド制御用の論理入力信号ＬＩＮについては、外部からローサイド駆動回路１３に直接入力されている。
　レベルシフト回路１７は、高耐圧のＭＯＳトランジスタＨＶＮ１，ＨＶＮ２と、抵抗ＬＳＲ１，ＬＳＲ２と、クランプ用のダイオードＤ１，Ｄ２とを有している。ＭＯＳトランジスタＨＶＮ１，ＨＶＮ２のゲートは、それぞれパルス生成回路１６のセット信号出力端子およびリセット信号出力端子に接続されている。ＭＯＳトランジスタＨＶＮ１，ＨＶＮ２のドレインは、それぞれ抵抗ＬＳＲ１，ＬＳＲ２の一端に接続され、抵抗ＬＳＲ１，ＬＳＲ２の他端は、ハイサイド駆動回路１２の電源端子に接続されている。ＭＯＳトランジスタＨＶＮ１，ＨＶＮ２のドレインと抵抗ＬＳＲ１，ＬＳＲ２との接続点は、それぞれハイサイド駆動回路１２の入力端子に接続されるとともに、ダイオードＤ１，Ｄ２のカソード端子に接続されている。ダイオードＤ１，Ｄ２のアノード端子は、トーテムポールの中点に接続されている。ＭＯＳトランジスタＨＶＮ１，ＨＶＮ２のソースは、グランドＧＮＤに接続されている。
　ハイサイド電位検出回路１８は、ハイサイドの電位、図示の例では、ハイサイド基準電位ＶＳを検出するもので、本実施の形態では、検出手段として抵抗性フィールドプレート（ＲＦＰ：Resistant Field Plate）を利用している。この抵抗性フィールドプレートは、ハイサイド回路の高耐圧領域デバイスにおいて、耐圧領域ＨＶＪＴ（High Voltage Junction Terminal）の電界緩和を目的に形成されているものである（たとえば、国際公開第２０１３／０６９４０８号公報参照）。ハイサイド電位検出回路１８は、抵抗性フィールドプレートに分岐点を設けて２つの抵抗ＲＦＰ１，ＲＦＰ２に分割し、一方の端子は、トーテムポールの中点に接続され、他方の端子は、グランドＧＮＤに接続されている。抵抗性フィールドプレートの分岐点は、ハイサイド電位判定回路１９の入力端子に接続され、ハイサイド基準電位ＶＳの変化を表す検出信号ＳＥＮＳＥを出力するようにしている。
　ハイサイド電位判定回路１９は、ハイサイド電位検出回路１８が検出した検出信号ＳＥＮＳＥを入力し、ハイサイド電位、ここでは、ハイサイド基準電位ＶＳが外来ノイズの影響を受けて変化しているかどうかを判定するための信号ＥＶＥＮＴを生成する。このハイサイド電位判定回路１９は、図４に示したように、２つの保護用ダイオード４１，４２と、比較器４３と、基準電圧源４４と、インバータ４５と、立上りエッジトリガ回路４６とを備えている。また、ハイサイド電位判定回路１９は、ハイサイド電位検出回路１８とともに、グランドＧＮＤの電位を基準としたローサイドの電位側に設置してある。
　検出信号ＳＥＮＳＥの入力端子は、保護用ダイオード４１のカソードと、保護用ダイオード４２のアノードと、比較器４３の一方の入力に接続されている。保護用ダイオード４１のアノードは、グランドＧＮＤに接続され、保護用ダイオード４２のカソードは、ローサイド電源電位ＶＣＣに接続されている。比較器４３の他方の入力は、基準電圧源４４の正極端子に接続され、基準電圧源４４の負極端子は、グランドＧＮＤに接続されている。比較器４３の出力は、インバータ４５を介して立上りエッジトリガ回路４６の入力に接続され、立上りエッジトリガ回路４６の出力は、イベント信号ＥＶＥＮＴを出力する出力端子を構成している。立上りエッジトリガ回路４６は、図３に示した立上りエッジトリガ回路２０と同じ回路構成を有しており、したがって、以下の立上りエッジトリガ回路４６の動作説明には、図３を参照することにする。このとき、立上りエッジトリガ回路４６の入力は、比較器４３の出力信号ＭＰＬＳの反転信号となり、出力は、イベント信号ＥＶＥＮＴとなる。
　次に、以上の構成を有する半導体装置の動作について説明する。
　図５は半導体装置の通常のスイッチング動作時における要部波形を示す図、図６は半導体装置の外来ノイズによるスイッチング動作の要部波形を示す図である。
　まず、パルス生成回路１６には、ハイサイド制御用の論理入力信号ＨＩＮが入力され、ローサイド駆動回路１３には、ローサイド制御用の論理入力信号ＬＩＮが入力されている。論理入力信号ＨＩＮおよび論理入力信号ＬＩＮは、ハイサイドパワーデバイスＨＱおよびローサイドパワーデバイスＬＱが同時にオン状態になることがないようにデッドタイムが設定されている。
　論理入力信号ＨＩＮが入力されると、パルス生成回路１６では、立上りエッジトリガ回路２０が論理入力信号ＨＩＮの立上りエッジをトリガとしてセット信号ＳＥＴを出力する（図５のＨＩＮの立上りエッジでハイ（Ｈ）レベルとなるＳＥＴを参照）。すなわち、図３の立上りエッジトリガ回路２０では、論理入力信号ＨＩＮがロー（Ｌ）レベルのとき、インバータ２５の出力がＨレベルとなり、ｎＭＯＳトランジスタ２６がオン状態（ｐＭＯＳトランジスタ２７はオフ状態）になっている。これにより、コンデンサ２８の電荷が放電されているので、比較器２９の出力はＬレベル、インバータ３１の出力はＨレベルとなるが、論理入力信号ＨＩＮがＬレベルなので、ＡＮＤ回路３２は、Ｌレベルのセット信号ＳＥＴを出力する。論理入力信号ＨＩＮがＨレベルになると、インバータ３１からＨレベルを受けているＡＮＤ回路３２は、Ｈレベルのセット信号ＳＥＴを出力する。このとき、インバータ２５の出力がＬレベルとなり、ｐＭＯＳトランジスタ２７がオン状態（ｎＭＯＳトランジスタ２６がオフ状態）になって、コンデンサ２８を充電する。コンデンサ２８の容量等によって決まる所定時間後にコンデンサ２８の充電電位が基準電圧源３０の電位を超えると、比較器２９の出力はＨレベル、インバータ３１の出力はＬレベルとなる。これにより、ＡＮＤ回路３２は、Ｈレベルの論理入力信号ＨＩＮをブロックし、Ｌレベルのセット信号ＳＥＴを出力する。つまり、セット信号ＳＥＴは、所定時間幅を有するパルス信号で出力される。
　セット信号ＳＥＴが出力されると、レベルシフト回路１７のＭＯＳトランジスタＨＶＮ１がオン状態となり、抵抗ＬＳＲ１とＭＯＳトランジスタＨＶＮ１との接続点の電圧降下をハイサイド駆動回路１２が検出すると、ハイサイド出力信号ＨＯは、ハイサイド基準電位ＶＳから高電位状態になる。これにより、ハイサイドパワーデバイスＨＱは、オン状態（このとき、ローサイドパワーデバイスＬＱは、オフ状態にある）に遷移し、ハイサイド基準電位ＶＳが高くなって負荷１１に電流が供給される。
　一方、論理入力信号ＨＩＮがＨレベルからＬレベルになると、パルス生成回路１６では、立上りエッジトリガ回路２２がインバータ２１によって反転された論理入力信号ＨＩＮの立上りエッジをトリガとしてリセット信号ＲＥＳＥＴを出力する。すなわち、パルス生成回路１６は、図５に示したように、論理入力信号ＨＩＮの立下りエッジをトリガとしてリセット信号ＲＥＳＥＴを生成し、このリセット信号ＲＥＳＥＴは、ＯＲ回路２３を介して出力される。
　Ｈレベルのリセット信号ＲＥＳＥＴが出力されると、レベルシフト回路１７のＭＯＳトランジスタＨＶＮ２がオン状態となり、抵抗ＬＳＲ２とＭＯＳトランジスタＨＶＮ２との接続点の電圧降下をハイサイド駆動回路１２が検出すると、ハイサイド出力信号ＨＯがハイサイド基準電位ＶＳに戻る。これにより、ハイサイドパワーデバイスＨＱは、オフ状態となり、ハイサイド基準電位ＶＳは、ローサイドパワーデバイスＬＱの状態に応じた電位になる。すなわち、ハイサイド基準電位ＶＳは、ローサイドパワーデバイスＬＱがオン状態に遷移した時点で、グランドＧＮＤのレベルに低下する。
　通常のスイッチング動作においては、ハイサイド電位判定回路１９（図４参照）は、ハイサイド基準電位ＶＳの変化を監視していて、ハイサイド基準電位ＶＳの絶対値が基準電圧源４４の基準電位ＲＥＦ１を超えると、イベント信号ＥＶＥＮＴを出力する。
　すなわち、ハイサイド基準電位ＶＳがグランドＧＮＤのレベルにあるとき、ハイサイド電位判定回路１９には、０ボルトの検出信号ＳＥＮＳＥが入力されていて、比較器４３の出力信号ＭＰＬＳは、Ｈレベルになっている。これにより、インバータ４５の出力は、Ｌレベルとなり、立上りエッジトリガ回路４６は、その出力段に配置されたＡＮＤ回路３２（図３参照）によってＬレベルのイベント信号ＥＶＥＮＴを出力している。
　この状態のとき、ハイサイド電位検出回路１８がハイサイド基準電位ＶＳの立上りエッジを検出し、Ｈレベルの検出信号ＳＥＮＳＥがハイサイド電位判定回路１９に入力されると、比較器４３の出力信号ＭＰＬＳは、Ｌレベルになる。これにより、インバータ４５の出力は、Ｈレベルに遷移するので、これは立上りエッジトリガ回路４６によって検出され、イベント信号ＥＶＥＮＴとして所定時間幅のパルス信号が出力される。ただし、この論理入力信号ＨＩＮがＨレベルの期間に生成されるイベント信号ＥＶＥＮＴに関しては、インバータ２１の出力がＬレベルとなっているので、ハイサイドパワーデバイスＨＱの制御に何ら関与しない。
　次に、ハイサイド基準電位ＶＳが外来ノイズの影響を受けた場合について説明する。図６の例では、リセット信号ＲＥＳＥＴが出力されたタイミングに外来ノイズの侵入があって、ハイサイド基準電位ＶＳがグランドＧＮＤのレベル以下に低下し、リセット信号ＲＥＳＥＴがハイサイド駆動回路１２に正常に伝達できなくなった場合について説明する。
　まず、パルス生成回路１６に論理入力信号ＨＩＮが入力されたとき、論理入力信号ＨＩＮの立上りエッジをトリガとしてセット信号ＳＥＴが生成され、これがレベルシフト回路１７を介してハイサイド駆動回路１２に伝達される。これにより、ハイサイドパワーデバイスＨＱがオン状態になり、ハイサイド基準電位ＶＳが高くなって、その変化を、ハイサイド電位検出回路１８およびハイサイド電位判定回路１９が検出してイベント信号ＥＶＥＮＴが生成される。ここまでは、図４を参照して説明した通常スイッチング動作の場合と同じ動作である。
　次に、論理入力信号ＨＩＮがＬレベルになると、その立下りエッジをトリガとしてリセット信号ＲＥＳＥＴ（図６のパルスＰ１）が生成される。本来なら、このリセット信号ＲＥＳＥＴは、レベルシフト回路１７を介してハイサイド駆動回路１２に伝達され、ハイサイド出力信号ＨＯが、図６に破線で示したように、時刻ｔ１にてハイサイドパワーデバイスＨＱをオフ状態に遷移させる信号になる。
　ここで、リセット信号ＲＥＳＥＴが生成されたタイミングのときに、トーテムポールの中点に外来ノイズＮが侵入し、ハイサイド基準電位ＶＳがグランドＧＮＤのレベルよりも低い電位になった事例を考える。この場合、抵抗ＬＳＲ２とＭＯＳトランジスタＨＶＮ２との接続点の電位が、その電位を判定するためにハイサイド駆動回路１２内に設けられた図示しない基準電源（ハイサイド基準電位ＶＳを基準とした電圧を出力する）の出力電位より低くなることができないため、レベルシフト回路１７は、リセット信号ＲＥＳＥＴを正常にハイサイド駆動回路１２に伝達することができなくなり、ハイサイドパワーデバイスＨＱは、オン状態を継続してしまうことになる。
　このとき、ハイサイド電位判定回路１９は、ハイサイド電位検出回路１８によって検出されたハイサイド基準電位ＶＳを監視している。ここで、ハイサイド基準電位ＶＳが一旦低下して回復したとき、ハイサイド電位判定回路１９では、比較器４３が出力信号ＭＰＬＳ（図６のパルスＰ２）を生成する。この出力信号ＭＰＬＳは、インバータ４５で論理反転された後、立上りエッジトリガ回路４６に供給され、出力信号ＭＰＬＳの立下りをトリガとして所定時間幅のイベント信号ＥＶＥＮＴ（図６のパルスＰ３）が生成される。このイベント信号ＥＶＥＮＴは、パルス生成回路１６に供給され、パルス生成回路１６で改めてリセット信号ＲＥＳＥＴを生成することになる。すなわち、図２のパルス生成回路１６の論理入力端子には、Ｌレベルの論理入力信号ＨＩＮが入力され、ハイサイド電位判定回路１９からの信号を受ける入力端子には、Ｈレベルのイベント信号ＥＶＥＮＴが入力される。このとき、ＡＮＤ回路２４には、インバータ２１によって論理反転されたＨレベルの論理入力信号ＨＩＮと、Ｈレベルのイベント信号ＥＶＥＮＴとが入力されているので、ＯＲ回路２３を介してリセット信号ＲＥＳＥＴ（図６のパルスＰ４）が出力される。
　このリセット信号ＲＥＳＥＴ（パルスＰ４）が生成されたときには、ハイサイド基準電位ＶＳの状態は回復されているので、レベルシフト回路１７がハイサイド駆動回路１２にリセット信号ＲＥＳＥＴ（パルスＰ４）を正常に伝達できる状態に戻っていることになる。したがって、ハイサイド駆動回路１２は、伝達されたリセット信号ＲＥＳＥＴ（パルスＰ４）を受け、時刻ｔ２にてハイサイド出力信号ＨＯをハイサイド基準電位ＶＳにし、ハイサイドパワーデバイスＨＱをオフ状態にする。なお、この図６のその後の動作については、図５に示して説明したものと同じである。
　このようにして、ハイサイドパワーデバイスＨＱがオフ状態に遷移しなければならないときに、レベルシフト回路１７の信号伝達不良があると、パルス生成回路１２がイベント信号ＥＶＥＮＴと論理入力信号ＨＩＮとによりその信号伝達不良を判定してリセット信号ＲＥＳＥＴを再生成するようにしている。しかも、ハイサイド電位判定回路１９における判定は、ハイサイド基準電位ＶＳが正常に戻る方向の電位の変化を検出してイベント信号ＥＶＥＮＴを生成しているので、その後に再生成されたリセット信号ＲＥＳＥＴは、確実にハイサイド駆動回路１２に伝達できることになる。これにより、ハイサイドパワーデバイスＨＱの本来のオフ状態への遷移タイミングよりも多少遅れることはあっても、確実にオフ状態にすることができる。
　なお、パルス生成回路１６は、図２からも分かる通り、イベント信号ＥＶＥＮＴがセット信号ＳＥＴの生成に関わっていないので、論理入力信号ＨＩＮがＨレベルになったときは、セット信号ＳＥＴを生成する。また、リセット信号ＲＥＳＥＴは、論理入力信号ＨＩＮがＨレベルからＬレベルに立下ったときに生成され、同時に、イベント信号ＥＶＥＮＴが入力されたときにも生成される。このイベント信号ＥＶＥＮＴが入力されているとき、論理入力信号ＨＩＮがＬレベルからＨレベルに立上ったときには、ＡＮＤ回路２４がイベント信号ＥＶＥＮＴの入力をブロックしてリセット信号ＲＥＳＥＴが生成されないようにするので、論理入力信号ＨＩＮが優先されてセット信号ＳＥＴが生成される。
　図７は第２の実施の形態に係る半導体装置を示す回路図である。この図７において、図１に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。
　この第２の実施の形態に係る半導体装置によれば、第１の実施の形態に係る半導体装置と比較して、ハイサイド電位検出回路１８ａの構成および検出しようとするハイサイド電位を変更している。すなわち、ハイサイド電位検出回路１８ａは、ハイサイド電位としてハイサイド電源電位ＶＢを検出対象としている。このハイサイド電源電位ＶＢは、ハイサイド基準電位ＶＳをハイサイド電源１４の電位の分だけシフトしたものであり、ハイサイド基準電位ＶＳに追随して同じ変化をする。したがって、ハイサイド電位検出回路１８ａがハイサイド電源電位ＶＢを監視しても、ハイサイド基準電位ＶＳを監視していることになる。
　ハイサイド電位検出回路１８ａは、ＮＰＮ型のバイポーラトランジスタ５１を有しており、そのエミッタは、ハイサイド電源電位ＶＢのラインに接続されている。バイポーラトランジスタ５１のベースは、電圧源５２の正極端子に接続され、電圧源５２の負極端子は、グランドＧＮＤに接続されている。バイポーラトランジスタ５１のコレクタは、抵抗５３の一端に接続され、抵抗５３の他端は、電圧源５４の正極端子に接続され、電圧源５４の負極端子は、グランドＧＮＤに接続されている。バイポーラトランジスタ５１のコレクタは、このハイサイド電位検出回路１８ａの出力を構成し、検出信号ＳＥＮＳＥを出力する。バイポーラトランジスタ５１は、そのベース－エミッタ間の電位Ｖｂｅがハイサイド回路の高耐圧に相当する逆耐圧を有しているものとしている。
　以上の構成により、ハイサイド基準電位ＶＳが変動すると、それに追従してハイサイド電源電位ＶＢが変動し、それをバイポーラトランジスタ５１が検出する。すなわち、通常は、ハイサイド電源電位ＶＢが最も低下したとしても電圧源５２の電位よりも高いハイサイド電源１４の電位がバイポーラトランジスタ５１のエミッタに印加されている。そのため、バイポーラトランジスタ５１はオフ状態にあり、検出信号ＳＥＮＳＥとして、電圧源５４の電位のレベルの信号が出力されている。
　ハイサイド基準電位ＶＳが変動して、ハイサイド電源電位ＶＢが電圧源５２の電位からバイポーラトランジスタ５１のベース－エミッタ間の順方向電位を差し引いた電位よりもさらに低下すると、バイポーラトランジスタ５１はオン状態に遷移する。これによって、ハイサイド電位検出回路１８ａは、Ｌレベルの検出信号ＳＥＮＳＥを出力する。
　なお、この実施の形態では、ハイサイド電源電位ＶＢの低下をＮＰＮ型のバイポーラトランジスタ５１で検出するように構成したが、ＰＮＰ型のバイポーラトランジスタを用いて構成することもできる。すなわち、ハイサイド電源電位ＶＢが電圧源５２の正極端子の電位からＰＮＰ型のバイポーラトランジスタのベース－エミッタ間の順方向電位を加えた電位を境に変化したときにオン状態またはオフ状態に切り換わるように構成されるなら、ＰＮＰ型のバイポーラトランジスタで検出するようにしてもよい。
　図８は第３の実施の形態に係る半導体装置のハイサイド電位判定回路の構成例を示す回路図、図９は第３の実施の形態に係る半導体装置のスイッチング動作時における要部波形を示す図である。
　このハイサイド電位判定回路１９ａは、一端が検出信号ＳＥＮＳＥの入力端子に接続されたコンデンサ６１を有している。検出信号ＳＥＮＳＥがコンデンサ６１を介して入力されているので、このハイサイド電位判定回路１９ａは、±ｄＶ／ｄｔ検出回路（微分回路）を構成している。コンデンサ６１の他端は、保護用ダイオード６２のカソードと、保護用ダイオード６３のアノードとに接続され、保護用ダイオード６２のアノードは、グランドＧＮＤに接続され、保護用ダイオード６３のカソードは、ローサイド電源電位ＶＣＣに接続されている。保護用ダイオード６２および保護用ダイオード６３には、それぞれに並列に抵抗６４，６５が接続されている。抵抗６４，６５の接続点は、比較器６６の一方の入力に接続され、比較器６６の他方の入力は、基準電圧源６７の正極端子に接続され、基準電圧源６７の負極端子は、グランドＧＮＤに接続されている。抵抗６４，６５の接続点は、また、別の比較器６８の一方の入力に接続され、比較器６８の他方の入力は、基準電圧源６９の正極端子に接続され、基準電圧源６９の負極端子は、グランドＧＮＤに接続されている。比較器６６，６８の出力は、それぞれＯＲ回路７０の入力に接続され、ＯＲ回路７０の出力は、イベント信号ＥＶＥＮＴの出力端子を構成している。なお、検出信号ＳＥＮＳＥの入力端子には、図１のハイサイド電位検出回路１８または、図７のハイサイド電位検出回路１８ａの出力が接続されている。
　以上の構成のハイサイド電位判定回路１９ａにおいて、検出信号ＳＥＮＳＥの入力端子と反対側のコンデンサ６１の端子の電位は図８で電位信号ＣＳとして示してあり、検出信号ＳＥＮＳＥが一定値を保っているとき（定常状態）にはローサイド電源電位ＶＣＣを抵抗６４，６５で分圧した電位によって固定されている。また、図９では、定常状態の電位信号ＣＳは、ローサイド電源電位ＶＣＣの半分の値としている。比較器６６の基準電圧源６７は、基準電位ＲＥＦ２を有し、比較器６８の基準電圧源６９は、基準電位ＲＥＦ３を有していて、ＲＥＦ２＞ＣＳ＞ＲＥＦ３の関係を有している。
　このため、入力端子に変化のある検出信号ＳＥＮＳＥが入力されていないとき、比較器６６は、Ｌレベルの出力信号ＰＰＬＳを出力し、比較器６８は、Ｌレベルの出力信号ＭＰＬＳを出力している。これにより、ＯＲ回路７０の出力は、Ｌレベルのイベント信号ＥＶＥＮＴを出力している。
　ここで、図９に示したように、論理入力信号ＨＩＮの立上りに応答してセット信号ＳＥＴが出力され、それにより、ハイサイドパワーデバイスＨＱがオン状態になると、ハイサイド基準電位ＶＳはプラス側に変化する。このハイサイド基準電位ＶＳの変化は、ハイサイド電位検出回路１８または１８ａによって検出され、ハイサイド電位判定回路１９ａに検出信号ＳＥＮＳＥとして入力される。このとき、ハイサイド基準電位ＶＳが高くなる方向に変化しているので、電位信号ＣＳは、プラス側に変化した微分（ｄＶ／ｄｔ）信号が重畳された波形になる。プラス側の変化を検出する比較器６６は、その電位信号ＣＳの変化を検出して、Ｈレベルの出力信号ＰＰＬＳを出力し、ＯＲ回路７０からイベント信号ＥＶＥＮＴとして出力する。
　論理入力信号ＨＩＮの立下りに応答してリセット信号ＲＥＳＥＴが出力されると、それにより、ハイサイドパワーデバイスＨＱがオフ状態になり、ハイサイド基準電位ＶＳはマイナス側に変化する。このハイサイド基準電位ＶＳの変化は、ハイサイド電位検出回路１８または１８ａによって検出され、ハイサイド電位判定回路１９ａに検出信号ＳＥＮＳＥとして入力される。このとき、ハイサイド基準電位ＶＳが低くなる方向に変化しているので、電位信号ＣＳは、マイナス側に変化した微分信号が重畳された波形になる。マイナス側の変化を検出する比較器６８は、その電位信号ＣＳの変化を検出して、Ｈレベルの出力信号ＭＰＬＳを出力し、ＯＲ回路７０からイベント信号ＥＶＥＮＴとして出力する。
　論理入力信号ＨＩＮがＬレベルのとき、すなわち、ハイサイドパワーデバイスＨＱがオフ状態のとき、ハイサイド基準電位ＶＳに外来ノイズＮ１，Ｎ２が重畳されたときにおいても、比較器６６，６８が電位信号ＣＳの±ｄＶ／ｄｔを検出する。検出された出力信号ＰＰＬＳ，ＭＰＬＳは、論理和演算されてイベント信号ＥＶＥＮＴとして出力される。
　図１０は第４の実施の形態に係る半導体装置のハイサイド電位判定回路の構成例を示す回路図である。
　このハイサイド電位判定回路１９ｂは、図４のハイサイド電位判定回路１９および図８のハイサイド電位判定回路１９ａを組み合わせて構成している。すなわち、ハイサイド電位判定回路１９，１９ａの入力には、検出信号ＳＥＮＳＥの入力端子が接続され、ハイサイド電位判定回路１９，１９ａの出力は、それぞれＯＲ回路７１の入力に接続されている。ＯＲ回路７１の出力は、ハイサイド電位判定回路１９ｂの出力端子を構成し、イベント信号ＥＶＥＮＴを出力する。
　ハイサイド電位判定回路１９ｂは、ハイサイド電位判定回路１９およびハイサイド電位判定回路１９ａを組み合わせたことにより、これらの特徴を合わせ持った特性を有することができる。ハイサイド電位判定回路１９は、ハイサイド基準電位ＶＳをその絶対値で直接検出しているので、ハイサイド基準電位ＶＳが変化していることを確実に確認することができる反面、抵抗値や内部の寄生容量で動作遅延が生じる可能性がある。一方、ハイサイド電位判定回路１９ａは、電圧変化だけを検出しているので、ハイサイド基準電位ＶＳの変化を素早く検出することができる。したがって、ハイサイド電位判定回路１９ｂは、ハイサイド基準電位ＶＳの変化を迅速かつ確実に検出できることになる。
　なお、このハイサイド電位判定回路１９ｂは、図示の例では、ハイサイド電位判定回路１９およびハイサイド電位判定回路１９ａの出力にＯＲ回路７１を配置しているが、ＡＮＤ回路で構成することもできる。
　以上の実施の形態は、オン状態のハイサイドパワーデバイスＨＱをオフ状態に制御しようとしてもできない場合に、リセット信号ＲＥＳＥＴを再生成し、確実にオフ状態に制御するものである。以下は、このリセット信号ＲＥＳＥＴを再生成するだけでなく、オフ状態のハイサイドパワーデバイスＨＱをオン状態にできない場合にセット信号ＳＥＴを再生成できる例について説明する。
　図１１は第５の実施の形態に係る半導体装置のハイサイド電位判定回路の構成例を示す回路図、図１２は第５の実施の形態に係る半導体装置のパルス生成回路の構成例を示す回路図、図１３は第５の実施の形態に係る半導体装置の要部動作波形を示す図である。なお、この図１１および図１２において、図４および図２に示した構成要素と同じまたは均等の構成要素については同じ符号を付している。
　第５の実施の形態に係る半導体装置では、図１に示した第１の実施の形態に係る半導体装置のハイサイド電位判定回路１９およびパルス生成回路１６をそれぞれハイサイド電位判定回路１９ｃおよびパルス生成回路１６ａに変更している。
　ハイサイド電位判定回路１９ｃは、図１１に示したように、図４に示したハイサイド電位判定回路１９に立上りエッジトリガ回路４６ａを追加している。すなわち、立上りエッジトリガ回路４６ａは、その入力が比較器４３の出力に接続されており、立上りエッジトリガ回路４６の出力はイベント信号ＥＶＥＮＴ１、立上りエッジトリガ回路４６ａの出力はイベント信号ＥＶＥＮＴ２の出力端子となっている。また、立上りエッジトリガ回路４６および立上りエッジトリガ回路４６ａは、図３に示した立上りエッジトリガ回路２０と同じ回路構成を有している。
　パルス生成回路１６ａは、図１２に示したように、図２に示したパルス生成回路１６にＯＲ回路２３ａおよびＡＮＤ回路２４ａを追加している。すなわち、ＡＮＤ回路２４ａは、その一方の入力を論理入力信号ＨＩＮの入力端子に接続し、他方の入力をイベント信号ＥＶＥＮＴ２の入力端子に接続し、出力をＯＲ回路２３ａの一方の入力に接続している。ＯＲ回路２３ａは、その他方の入力を立上りエッジトリガ回路２０の出力に接続し、出力は、セット信号ＳＥＴの出力端子を構成している。なお、ＡＮＤ回路２４の入力の一つは、イベント信号ＥＶＥＮＴ１の入力端子に接続されている。
　以上の構成において、論理入力信号ＨＩＮの立下りエッジをトリガに立上りエッジトリガ回路２２がリセット信号ＲＥＳＥＴ（図１３のパルスＰ１１）を生成したにも拘わらず、ハイサイドパワーデバイスＨＱがオフ状態に遷移しなかった場合、上記の実施の形態の動作と同じである。すなわち、リセット信号ＲＥＳＥＴがハイサイド駆動回路１２に伝達されなかった原因であるハイサイド基準電位ＶＳの低下状態をハイサイド電位判定回路１９ｃが判定し、イベント信号ＥＶＥＮＴ１（図１３のパルスＰ１２）を出力する。パルス生成回路１６ａは、イベント信号ＥＶＥＮＴ１を受けてリセット信号ＲＥＳＥＴ（図１３のパルスＰ１３）を再生成する。
　次に、論理入力信号ＨＩＮの立上りエッジをトリガに立上りエッジトリガ回路２０がセット信号ＳＥＴ（図１３のパルスＰ１４）を生成したにも拘わらず、ハイサイドパワーデバイスＨＱがオン状態に遷移しなかった場合について説明する。この場合も、セット信号ＳＥＴの生成時に、ハイサイド基準電位ＶＳに外来ノイズが重畳して、セット信号ＳＥＴがハイサイド駆動回路１２に正常に伝達されなかったことが原因である。セット信号ＳＥＴの生成時に、ハイサイド電位検出回路１８がハイサイド基準電位ＶＳの変化に起因する電位の変化を検出すると、より厳密にいうと、セット信号ＳＥＴが生成されハイサイド基準電位ＶＳは立上がらなければならないのに逆の立下りが検出されると、ハイサイド電位判定回路１９ｃの立上りエッジトリガ回路４６ａがイベント信号ＥＶＥＮＴ２（図１３のパルスＰ１５）を生成する。このイベント信号ＥＶＥＮＴ２を受けたパルス生成回路１６ａは、このとき、論理入力信号ＨＩＮがＨレベルになっているので、ＡＮＤ回路２４ａは、Ｈレベルの信号を出力し、ＯＲ回路２３ａからセット信号ＳＥＴ（図１３のパルスＰ１６）として再出力される。これにより、ハイサイドパワーデバイスＨＱは、オン状態に遷移される。
　図１４は第６の実施の形態に係る半導体装置のハイサイド電位判定回路の構成例を示す回路図、図１５は第６の実施の形態に係る半導体装置の要部動作波形を示す図である。なお、この図１４において、図８に示した構成要素と同じまたは均等の構成要素については同じ符号を付している。
　第６の実施の形態に係る半導体装置では、図８に示した第３の実施の形態に係る半導体装置のハイサイド電位判定回路１９ａをハイサイド電位判定回路１９ｄに変更し、リセット信号ＲＥＳＥＴに加え、セット信号ＳＥＴの再生成をも可能にしている。そのために、比較器６６の出力をイベント信号ＥＶＥＮＴ１の出力端子とし、比較器６８の出力をイベント信号ＥＶＥＮＴ２の出力端子としている。
　ここで、入力端子に変化のある検出信号ＳＥＮＳＥが入力されていないとき、比較器６６は、Ｌレベルのイベント信号ＥＶＥＮＴ１を出力し、比較器６８は、Ｌレベルのイベント信号ＥＶＥＮＴ２を出力している。
　この状態で、図１５に示したように、論理入力信号ＨＩＮの立上りに応答してセット信号ＳＥＴが出力され、ハイサイドパワーデバイスＨＱがオン状態になると、ハイサイド基準電位ＶＳはプラス側に変化する。このハイサイド基準電位ＶＳの変化は、ハイサイド電位検出回路１８または１８ａによって検出され、ハイサイド電位判定回路１９ｄに検出信号ＳＥＮＳＥとして入力される。このとき、ハイサイド基準電位ＶＳが高くなる方向に変化しているので、電位信号ＣＳは、プラス側に変化した微分信号が重畳された波形になる。プラス側の変化を検出する比較器６６は、その電位信号ＣＳの変化を検出して、Ｈレベルのイベント信号ＥＶＥＮＴ１を出力する。
　論理入力信号ＨＩＮの立下りに応答してリセット信号ＲＥＳＥＴが出力されると、ハイサイドパワーデバイスＨＱがオフ状態になり、ハイサイド基準電位ＶＳはマイナス側に変化する。このハイサイド基準電位ＶＳの変化は、ハイサイド電位検出回路１８または１８ａによって検出され、ハイサイド電位判定回路１９ｄに検出信号ＳＥＮＳＥとして入力される。このとき、ハイサイド基準電位ＶＳが低くなる方向に変化しているので、電位信号ＣＳは、マイナス側に変化した微分信号が重畳された波形になる。マイナス側の変化を検出する比較器６８は、その電位信号ＣＳの変化を検出して、Ｈレベルのイベント信号ＥＶＥＮＴ２を出力する。
　ハイサイド基準電位ＶＳに外来ノイズＮ１，Ｎ２が重畳されると、比較器６６，６８が電位信号ＣＳの±ｄＶ／ｄｔを検出し、イベント信号ＥＶＥＮＴ１，ＥＶＥＮＴ２を出力する。図１５では論理入力信号ＨＩＮがＬレベルを保持しているのでイベント信号ＥＶＥＮＴ２に応じてリセット信号ＲＥＳＥＴ信号が再生成されているが、ここで、論理入力信号ＨＩＮがＬレベルのとき、すなわち、ハイサイドパワーデバイスＨＱがオフ状態のときにイベント信号ＥＶＥＮＴ２が出力され（図１３のパルスＰ１５に相当）、そのタイミングで論理入力信号ＨＩＮがＨレベルに遷移することがある。このような場合、パルス生成回路１６がセット信号ＳＥＴを再生成することになる。
　以上、本発明をその好適な実施の形態について詳述したが、本発明はこの特定の実施の形態に限定されるものではなく、本発明の精神の範囲内で各種変化変形が可能であることはいうまでもない。たとえば、第４の実施の形態に係る半導体装置では、２つのハイサイド電位判定回路１９，１９ａは、共通の検出信号ＳＥＮＳＥを入力するようにしている。しかし、ハイサイド電位判定回路１９，１９ａの一方は、図１のハイサイド電位検出回路１８の出力を、他方は、図７のハイサイド電位検出回路１８ａの出力を受けるようにしてもよい。それ以外にも、矛盾のない範囲で複数の実施の形態の構成要素を適宜組み合わせて実施することができる。
　上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
　１０　高圧電源
　１１　負荷
　１２　ハイサイド駆動回路
　１３　ローサイド駆動回路
　１４　ハイサイド電源
　１５　ローサイド電源
　１６，１６ａ　パルス生成回路
　１７　レベルシフト回路
　１８，１８ａ　ハイサイド電位検出回路
　１９，１９ａ，１９ｂ，１９ｃ，１９ｄ　ハイサイド電位判定回路
　２０　立上りエッジトリガ回路
　２１　インバータ
　２２　立上りエッジトリガ回路
　２３，２３ａ　ＯＲ回路
　２４，２４ａ　ＡＮＤ回路
　２５　インバータ
　２６　ｎＭＯＳトランジスタ
　２７　ｐＭＯＳトランジスタ
　２８　コンデンサ
　２９　比較器
　３０　基準電圧源
　３１　インバータ
　３２　ＡＮＤ回路
　４１，４２　保護用ダイオード
　４３　比較器
　４４　基準電圧源
　４５　インバータ
　４６，４６ａ　立上りエッジトリガ回路
　５１　バイポーラトランジスタ
　５２　電圧源
　５３　抵抗
　５４　電圧源
　６１　コンデンサ
　６２，６３　保護用ダイオード
　６４，６５　抵抗
　６６　比較器
　６７　基準電圧源
　６８　比較器
　６９　基準電圧源
　７０，７１　ＯＲ回路

Claims (14)

  1. 　ハイサイドパワーデバイスを駆動するハイサイド駆動回路と、
    　外部から入力された論理入力信号の第１のエッジおよび第２のエッジに基づいて前記ハイサイドパワーデバイスをオンさせるセット信号およびオフさせるリセット信号を生成するパルス生成回路と、
    　前記セット信号および前記リセット信号を前記ハイサイド駆動回路に伝達するレベルシフト回路と、
    　ハイサイド電位を検出するハイサイド電位検出回路と、
    　前記ハイサイド電位検出回路が検出した前記ハイサイド電位の変化に基づきイベント信号を出力するハイサイド電位判定回路と、
    　を備え、前記ハイサイド電位判定回路が出力した前記イベント信号と前記論理入力信号に応じて前記パルス生成回路は前記リセット信号を再生成するようにしたことを特徴とする駆動回路。
  2. 　前記イベント信号が、前記論理入力信号によって定まる通常の状態では発生しないときに生成されると、前記パルス生成回路は前記リセット信号を再生成するようにしたことを特徴とする請求項１記載の駆動回路。
  3. 　前記イベント信号は、前記論理入力信号の前記第１のエッジをトリガにして前記ハイサイド電位が変化する第１の方向への前記ハイサイド電位の変化に基づいて出力されることを特徴とする請求項１記載の駆動回路。
  4. 　前記ハイサイド電位は、ハイサイド基準電位またはハイサイド電源電位であることを特徴とする請求項１記載の駆動回路。
  5. 　前記ハイサイド電位検出回路は、ハイサイド回路の高耐圧領域に電界緩和を目的に形成される抵抗性フィールドプレートを備え、前記抵抗性フィールドプレートの一端を前記ハイサイド電位に接続し、他端をローサイドの基準電位に接続し、中間の分岐点を出力端子としたことを特徴とする請求項１記載の駆動回路。
  6. 　前記ハイサイド電位検出回路は、前記ハイサイド電位がローサイドの基準電位を境に変化したときにオン状態またはオフ状態に切り換わるように構成されたバイポーラトランジスタを備えていることを特徴とする請求項１記載の駆動回路。
  7. 　前記ハイサイド電位判定回路は、グランド電位を基準としたローサイドの基準電位側に設置されていることを特徴とする請求項１記載の駆動回路。
  8. 　前記ハイサイド電位判定回路は、前記ハイサイド電位の絶対値に基づいて前記レベルシフト回路の誤動作を判定する第１の回路および前記ハイサイド電位のｄＶ／ｄｔに基づいて前記レベルシフト回路の誤動作を判定する第２の回路の少なくとも一方を備えていることを特徴とする請求項１記載の駆動回路。
  9. 　前記第１の回路は、前記ハイサイド電位検出回路によって検出された前記ハイサイド電位に相当する電位を所定の基準電位と比較する比較器と、前記比較器の出力信号の第１のエッジに基づいて所定の時間幅の前記イベント信号を出力するエッジトリガ回路とを備えていることを特徴とする請求項８記載の駆動回路。
  10. 　前記第１の回路は、前記ハイサイド電位検出回路によって検出された前記ハイサイド電位に相当する電位を所定の基準電位と比較する比較器と、前記比較器の出力信号の第１のエッジに基づいて所定の時間幅の第１のイベント信号を出力する第１のエッジトリガ回路と、前記比較器の出力信号を反転した信号の第１のエッジに基づいて所定の時間幅の第２のイベント信号を出力する第２のエッジトリガ回路とを備えていることを特徴とする請求項８記載の駆動回路。
  11. 　前記第２の回路は、前記ハイサイド電位検出回路によって検出された前記ハイサイド電位に相当する電位の変化を伝達するコンデンサと、前記コンデンサを介して伝達された前記ハイサイド電位に相当する電位の変化を所定の第１の基準電位と比較する第１の比較器と、前記コンデンサを介して伝達された前記ハイサイド電位に相当する電位の変化を所定の第２の基準電位と比較する第２の比較器と、前記第１の比較器の出力と前記第２の比較器の出力とを論理演算して前記イベント信号を出力する回路と、を備えていることを特徴とする請求項８記載の駆動回路。
  12. 　前記第２の回路は、前記ハイサイド電位検出回路によって検出された前記ハイサイド電位に相当する電位の変化を伝達するコンデンサと、前記コンデンサを介して伝達された前記ハイサイド電位に相当する電位の変化を所定の第１の基準電位と比較して第１のイベント信号を出力する第１の比較器と、前記コンデンサを介して伝達された前記ハイサイド電位に相当する電位の変化を所定の第２の基準電位と比較して第２のイベント信号を出力する第２の比較器とを備えていることを特徴とする請求項８記載の駆動回路。
  13. 　前記パルス生成回路は、前記論理入力信号に基づく前記セット信号および前記リセット信号の生成を、前記イベント信号に基づく前記セット信号または前記リセット信号の生成に優先して実施するようにしたことを特徴とする請求項１記載の駆動回路。
  14. 　請求項１記載の駆動回路を備えていることを特徴とする半導体装置。
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