JP2021166328A - デバイス駆動回路 - Google Patents

Abstract

【課題】基準電位の負電位状態時での誤動作を防止し、かつ、負電位状態解消後に速やかに正常状態に復帰することができるデバイス駆動回路を得る。【解決手段】負電位検出回路３ｂは、２次側基準電位ＶＳが１次側基準電位ＧＮＤより低下する負電位状態を検出し、負電位状態の有／無を“Ｈ”／“Ｌ”で指示する負電位検出信号ｍＶＳを出力する。パルス発生回路２ｂは、負電位検出信号ｍＶＳが“Ｈ”のとき、パルス信号ＯＮＬＶ及びＯＦＦＬＶの出力を“Ｌ”に固定して無効化する第１の負電位制御動作と、第１の負電位制御動作実行後に入力信号ＩＮ１が“Ｈ”の時、第１の負電位制御動作終了時を起点としてパルス信号ＯＮＬＶに“Ｈ”のオン用パルスを発生させる第２の負電位制御動作とを実行する。【選択図】図１

Description

本開示は、パワーデバイス等のデバイスを駆動するデバイス駆動回路に関するものである。

第１の電位を基準として動作する１次側回路から、第１の電位と異なる第２の電位を基準として動作する２次側回路へ信号伝達するためには、信号の基準電位をレベルシフトする必要がある。パワーデバイスを駆動する半導体デバイス駆動回路で代表されるデバイス駆動回路においては、２次側回路の基準電位となる第２の電位は第１の電位に比べ高電位となるため、一般的には信号のレベルシフトには高耐圧素子を用い、高耐圧素子の発熱抑制のためパルス信号にてレベルシフトを行うのが一般的であった。

このようなデバイス駆動回路として例えば特許文献１で開示された半導体装置がある。この半導体装置は、１次側回路に負電位検出回路を設け、この負電位検出回路によって、２次側回路の第２の電位が１次側回路の第１の電位より低くなる負電位状態を検出する負電位検出技術を採用している。

国際公開第２０１６／００９７１９号

上述した従来のデバイス駆動回路は、負電位検出回路によって負電位状態を検出すると、１次側回路の動作を停止させ、かつ、１次側回路に入力信号を出力する外部の制御装置も併せて停止させることにより、２次側回路の誤動作を防止していた。

しかしながら、従来のデバイス駆動回路は、負電位状態の解消後に、１次側回路の動作及び制御装置の動作を再開させる必要があるため、速やかに正常動作に復帰することが困難となる問題点があった。

本開示は上記問題点を解決するためになされたもので、負電位状態時での誤動作を防止し、かつ、負電位状態解消後に速やかに正常状態に復帰することができるデバイス駆動回路を得ることを目的とする。

本開示に係るデバイス駆動回路は、デバイス駆動用の入力信号を受け、該入力信号に基づき、第１の電位を基準として第１のパルス信号を出力する第１の回路と、前記第１のパルス信号を、前記第１の電位と異なる第２の電位を基準とした第２のパルス信号に変換するレベルシフト回路とを備え、前記レベルシフト回路は、通常時に前記第２の電位が前記第１の電位より高くなるように動作し、前記第２のパルス信号に基づき、前記第２の電位を基準として出力信号を出力する第２の回路と、前記第２の電位が前記第１の電位より低下する負電位状態を検出し、前記負電位状態の有無を指示する負電位検出信号を出力する負電位検出回路とをさらに備え、前記入力信号は活性状態あるいは非活性状態を指示し、前記第１の回路は、パルス制御信号を受けるパルス発生回路を含み、前記パルス制御信号は前記負電位検出信号に同期して前記負電位状態の指示を開始し、前記パルス制御信号が前記負電位状態を指示する期間が負電位状態指示期間として規定され、前記パルス発生回路は、前記パルス制御信号が前記負電位状態を指示する時、信号無効化状態となり、前記パルス制御信号が前記負電位状態を指示しない時、通常状態となり、前記パルス発生回路は、通常状態時に、前記入力信号における前記非活性状態から前記活性状態への第１の信号遷移時を起点として前記第１のパルス信号にオン用パルスを発生させ、前記入力信号における前記活性状態から前記非活性状態への第２の信号遷移時を起点として前記第１のパルス信号にオフ用パルスを発生させ、前記信号無効化状態時に、前記第１のパルス信号の出力を無効化する第１の負電位制御動作を実行し、前記第１の負電位制御動作の終了時に前記入力信号が前記活性状態の時、前記第１の負電位制御動作の終了時を起点として前記第１のパルス信号に前記オン用パルスを発生させる第２の負電位制御動作を実行する。

本開示のデバイス駆動回路におけるパルス発生回路は、信号無効化状態時に上述した第１の負電位制御動作を実行することにより、負電位状態指示期間に、第２の回路が誤った内容で出力信号を出力してしまう誤動作を確実に回避することができる。

本開示のデバイス駆動回路におけるパルス発生回路は、さらに、上述した第２の負電位制御動作を実行することにより、負電位状態指示期間において入力信号に第１の信号遷移が生じた際、負電位状態指示期間の経過後、速やかに、入力信号の第１の信号遷移を反映して第１のパルス信号にオン用パルスを発生させることができる。

その結果、本開示のデバイス駆動回路は、負電位状態の解消後、速やかに正常状態に復帰することができる効果を奏する。

加えて、本開示のデバイス駆動回路は、負電位状態指示期間に入力信号を停止したり、負電位状態指示期間の経過後に入力信号の出力を再開させたりする必要はない。このため、本開示のデバイス駆動回路は、入力信号を出力する外部の制御装置に対する制御の簡略化を図り、かつ、制御装置自体の負担の軽減化を図ることができる。

実施の形態１である半導体デバイス駆動回路の構成を示すブロック図である。 図１で示したパルス発生回路の内部構成を示す説明図である。 図１で示した負電位検出回路の内部構成を示す回路図である。 実施の形態１である半導体デバイス駆動回路による動作を示すタイミング図である。 実施の形態１のパルス発生回路の動作を示すタイミング図である。 実施の形態２である半導体デバイス駆動回路の構成を示すブロック図である。 実施の形態２である半導体デバイス駆動回路の動作を示すタイミング図である。 実施の形態２である半導体デバイス駆動回路の動作を示すタイミング図である。 実施の形態３の半導体デバイス駆動回路内のパルス発生回路の内部構成を示す説明図である。 半導体デバイス駆動回路が用いられるインバータ装置の構成を示す説明図である。 図１０で示した半導体デバイス駆動回路の一般的な内部構成を示すブロック図である。 図１１で示したレベルシフト回路の一般的な構成例を示す回路図である。 半導体デバイス駆動回路による動作を示すタイミング図（その１）である。 半導体デバイス駆動回路による動作を示すタイミング図（その２）である。

＜基本技術＞
図１０は本開示の半導体デバイス駆動回路が用いられるインバータ装置３００の構成を示す説明図である。

同図に示すように、インバータ装置３００は駆動回路群５００及びインバータ６００を主要構成要素として含んでいる。

インバータ６００において、Ｐ側スイッチングデバイス２００ａ、Ｎ側スイッチングデバイス２００ｂ、Ｐ側還流ダイオード４００ａ、及びＮ側還流ダイオード４００ｂを含んでいる。図１０では、Ｐ側スイッチングデバイス２００ａ及びＮ側スイッチングデバイス２００ｂとしてＮチャネルのＩＧＢＴを示している。

Ｐ側スイッチングデバイス２００ａはコレクタにインバータ電源電位ＶＰを受け、半導体デバイス駆動回路ＨＶＩＣ０からの出力信号ＯＵＴをゲートに受ける。Ｐ側スイッチングデバイス２００ａのエミッタに２次側基準電位ＶＳが付与される。Ｐ側還流ダイオード４００ａはアノードがＰ側スイッチングデバイス２００ａのエミッタに接続され、カソードがＰ側スイッチングデバイス２００ａのコレクタに接続される。

Ｎ側スイッチングデバイス２００ｂはコレクタがＰ側スイッチングデバイス２００ａのエミッタに接続され、半導体デバイス駆動回路ＬＶＩＣ０からの出力信号ＬＯＵＴをゲートに受ける。Ｎ側スイッチングデバイス２００ｂのエミッタに１次側基準電位ＧＮＤが付与される。Ｎ側還流ダイオード４００ｂはアノードがＮ側スイッチングデバイス２００ｂのエミッタに接続され、カソードがＮ側スイッチングデバイス２００ｂのコレクタに接続される。

インバータ６００において、Ｐ側スイッチングデバイス２００ａのエミッタ、あるいはＮ側スイッチングデバイス２００ｂのコレクタより得られる信号が、インバータ装置３００の出力信号ＨＯＵＴとなる。

駆動回路群５００は半導体デバイス駆動回路ＨＶＩＣ０と半導体デバイス駆動回路ＬＶＩＣ０とを主要構成要素として含み、１次側電源電位ＶＣＣ及び２次側電源電位ＶＢを受け、１次側基準電位ＧＮＤに接続されている。

半導体デバイス駆動回路ＨＶＩＣ０は、外部よりＰ側スイッチングデバイス２００ａ駆動用の入力信号ＩＮ１を受け、入力信号ＩＮ１に基づき出力信号ＯＵＴをインバータ６００に出力する。

半導体デバイス駆動回路ＬＶＩＣ０は、外部よりＮ側スイッチングデバイス２００ｂ駆動用の入力信号ＬＩＮ１を受け、入力信号ＬＩＮ１に基づき出力信号ＬＯＵＴをインバータ６００に出力する。

このような構成のインバータ装置３００において、図示しない外部の制御装置から入力信号ＩＮ１を半導体デバイス駆動回路ＨＶＩＣ０に出力させることにより、半導体デバイス駆動回路ＨＶＩＣ０から、インバータ６００内のＰ側スイッチングデバイス２００ａのゲートに出力信号ＯＵＴを付与することができる。

同様に、外部の制御装置から入力信号ＬＩＮ１を半導体デバイス駆動回路ＬＶＩＣ０に出力させることにより、半導体デバイス駆動回路ＬＶＩＣ０から、インバータ６００内のＮ側スイッチングデバイス２００ｂのゲートに出力信号ＬＯＵＴを付与することができる。

図１１は図１０で示した半導体デバイス駆動回路ＨＶＩＣ０の一般的な内部構成を示すブロック図である。

半導体デバイス駆動回路ＨＶＩＣ０は、１次側回路１０１ａ、２次側回路１０２ａ及びレベルシフト回路３ａを主要構成要素として含んでいる。

第１の回路である１次側回路１０１ａは第１の電位である１次側基準電位ＧＮＤを基準として動作する。第２の回路である２次側回路１０２ａは第２の電位である２次側基準電位ＶＳを基準電位として動作する。

第１の回路である１次側回路１０１ａは入力回路１及びパルス発生回路２ａを主要構成要素として含んでいる。

第２の回路である２次側回路１０２ａはロジックフィルタ回路４、ラッチ回路５及び出力回路６を主要構成要素として含んでいる。なお、レベルシフト回路３ａは１次側回路１０１ａ，２次側回路１０２ａ間を中継する回路である。

以下、半導体デバイス駆動回路ＨＶＩＣ０が用いる各種信号の活性状態を“Ｈ”、非活性状態を“Ｌ”として説明する。

なお、１次側回路１０１ａ内で発生する信号おける“Ｈ”は１次側電源電位ＶＣＣを意味し、“Ｌ”は１次側基準電位ＧＮＤを意味する。さらに、外部から得られる入力信号ＩＮ１における“Ｈ”は１次側電源電位ＶＣＣを意味し、“Ｌ”は１次側基準電位ＧＮＤを意味する。

２次側回路１０２ａにおける“Ｈ”は２次側電源電位ＶＢを意味し、“Ｌ”は２次側基準電位ＶＳを意味する。さらに、外部に出力される出力信号ＯＵＴにおける“Ｈ”は２次側電源電位ＶＢを意味し、“Ｌ”は２次側基準電位ＶＳを意味する。また、レベルシフト回路３ａが出力するパルス信号ＯＮＨＶ１及びＯＦＦＨＶ１における“Ｈ”は２次側電源電位ＶＢを意味し、“Ｌ”は２次側基準電位ＶＳを意味する。

このような構成において、入力回路１は図示しない外部の制御装置から入力信号ＩＮ１を受け、入力信号ＩＮ１に同期した入力信号ＩＮ２を出力する。

パルス発生回路２ａは入力信号ＩＮ２が“Ｌ”から“Ｈ”に遷移する第１の信号遷移時を起点として、パルス信号ＯＮＬＶに単発の“Ｈ”パルスを発生させる。この“Ｈ”パルスがオン用パルスとなる。

パルス発生回路２ａは入力信号ＩＮ２が“Ｈ”から“Ｌ”に遷移する第２の信号遷移時を起点として、パルス信号ＯＦＦＬＶに単発の“Ｈ”パルスを発生させる。この“Ｈ”パルスがオフ用パルスとなる。

このように、パルス発生回路２ａは、パルス信号ＯＮＬＶ及びパルス信号ＯＦＦＬＶを含む信号を第１のパルス信号として出力する。

レベルシフト回路３ａは、基準電位が１次側基準電位ＧＮＤであるパルス信号ＯＮＬＶ及びＯＦＦＬＶを、基準電位が２次側基準電位ＶＳであるパルス信号ＯＮＨＶ１及びＯＦＦＨＶ１に変換する。パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１が第２のパルス信号となる。

したがって、レベルシフト回路３ａは、第１のパルス信号を、１次側基準電位ＧＮＤと異なる２次側基準電位ＶＳを基準とした第２のパルス信号に変換する回路となる。レベルシフト回路３ａは、通常時に２次側基準電位ＶＳが１次側基準電位ＧＮＤより高くなるように動作する。

２次側回路１０２ａにおいて、パルス信号ＯＮＨＶ１及びパルス信号ＯＦＦＨＶ１がラッチ回路５に直接、付与される構成では、信号ＯＮＨＶ１と信号ＯＦＦＨＶ１が同時刻に“Ｈ”となる同相信号状態時に、ラッチ回路５は誤った内容で信号ＬＡＴを出力するという誤動作の恐れがある。

このため、同相信号状態の除去を目的にレベルシフト回路３ａとラッチ回路５との間にロジックフィルタ回路４を挿入している。ロジックフィルタ回路４は信号ＯＮＨＶ１と信号ＯＦＦＨＶ１とが同相信号状態となっている場合、強制的に共に“Ｌ”となるパルス信号ＯＮＨＶ２及びパルス信号ＯＦＦＨＶ２を出力する。

ロジックフィルタ回路４は、パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１が同送信号状態で無い場合、パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１をそのままパルス信号ＯＮＨＶ２及びＯＦＦＨＶ２として出力する。

ラッチ回路５は、パルス信号ＯＮＨＶ２が“Ｌ”から“Ｈ”に遷移する第１の信号遷移時を起点として、“Ｈ”となる信号ＬＡＴを出力する。

ラッチ回路５は、パルス信号ＯＦＦＨＶ２が“Ｈ”から“Ｌ”に遷移する第２の信号遷移時を起点として、“Ｌ”となる信号ＬＡＴを出力する。

出力回路６は信号ＬＡＴに同期した出力信号ＯＵＴを出力する。すなわち、出力回路６は信号ＬＡＴと同じ信号値の出力信号ＯＵＴを出力する。この出力信号ＯＵＴによって半導体デバイスであるＰ側スイッチングデバイス２００ａが駆動される。

図１２は図１１で示したレベルシフト回路３ａの一般的な構成例を示す回路図である。レベルシフト回路３ａは、ＮＭＯＳトランジスタ１０５ａ及び１０５ｂ、抵抗１０６ａ及び１０６ｂ、並びにインバータ１０７ａ及び１０７ｂを主要構成要素として有する。なお、ＮＭＯＳトランジスタ１０５ａ及び１０５ｂとして、３０Ｖ程度以上の電圧に耐えうる高耐圧素子が用いられる。

ＮＭＯＳトランジスタ１０５ａのドレインは抵抗１０６ａを介して２次側電源電位ＶＢを受け、ＮＭＯＳトランジスタ１０５ｂのドレインは抵抗１０６ｂを介して２次側電源電位ＶＢを受ける。

ＮＭＯＳトランジスタ１０５ａのゲートにはパルス信号ＯＮＬＶが付与され、ＮＭＯＳトランジスタ１０５ｂのゲートにはパルス信号ＯＦＦＬＶが付与される。ＮＭＯＳトランジスタ１０５ａ及び１０５ｂのソースは１次側基準電位ＧＮＤが付与される。

インバータ１０７ａ及び１０７ｂは共に２次側電源電位ＶＢ及び２次側基準電位ＶＳを動作電源としている。インバータ１０７ａの入力がＮＭＯＳトランジスタ１０５ａのドレインに接続され、インバータ１０７ｂの入力がＮＭＯＳトランジスタ１０５ｂのドレインに接続される。

そして、インバータ１０７ａの出力信号がパルス信号ＯＮＨＶ１となり、インバータ１０７ｂの出力信号がパルス信号ＯＦＦＨＶ１となる。

このような構成において、レベルシフト回路３ａは、パルス信号ＯＮＬＶをＮＭＯＳトランジスタ１０５ａのゲートに印加し、パルス信号ＯＦＦＬＶをＮＭＯＳトランジスタ１０５ｂのゲートに印加して、ＮＭＯＳトランジスタ１０５ａ及び１０５ｂのオン／オフ動作を駆動している。

その結果、レベルシフト回路３ａは、パルス信号ＯＮＬＶ及びＯＦＦＬＶに同期して“Ｈ”／“Ｌ”となるパルス信号ＯＮＨＶ１及びＯＦＦＨＶ１を出力することができる。

このように、レベルシフト回路３ａは、基準電位が１次側基準電位ＧＮＤであるパルス信号ＯＮＬＶ及びＯＦＦＬＶを、基準電位が２次側基準電位ＶＳであるパルス信号ＯＮＨＶ１及びＯＦＦＨＶ１にレベルシフトしている。

スイッチングデバイス２００ａ及び２００ｂを駆動する際、２次側基準電位ＶＳの変動によって、レベルシフト回路３ａ内の高耐圧素子であるＮＭＯＳトランジスタ１０５ａ及び１０５ｂに変位電流が生じ、パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１が共に“Ｈ”となる同相信号状態が発生することがある。

パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１に同相信号状態が発生しても、ロジックフィルタ回路４において同相信号状態が適切に除去される場合、後段のラッチ回路５及び出力回路６が誤動作することはない。

一方、半導体デバイス駆動回路ＨＶＩＣ０の動作時に、２次側基準電位ＶＳが１次側基準電位ＧＮＤよりも低くなる負電位状態が発生することがある。ここで、負電位状態の発生期間を「ＶＳ負電位期間」と呼ぶ。

ＶＳ負電位期間とレベルシフト回路３ａが駆動する期間とが重なると、パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１に生じる変位電流由来の信号の幅に差が生じ、ロジックフィルタ回路４において同相信号状態を完全に除去できず、ラッチ回路５から出力される信号ＬＡＴが誤信号となる場合がある。

図１３及び図１４はそれぞれ、半導体デバイス駆動回路ＨＶＩＣ０によるパルス信号ＯＮＨＶ１及びＯＦＦＨＶ１の同相信号状態時の動作を示すタイミング図である。図１３は同相信号状態が完全除去できた場合、図１４は同相信号状態が一部除去できなかった場合を示している。

図１３では時刻ｔ４１に入力信号ＩＮ１が“Ｈ”から“Ｌ”に立ち下がり、時刻ｔ４２〜時刻ｔ４３にかけて同相信号状態が発生した場合を示している。

図１３の斜線ハッチング領域に示すように、パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１が共に“Ｈ”となっている期間が時刻ｔ４２〜ｔ４３の期間で完全一致しているため、ロジックフィルタ回路４は、時刻ｔ４２〜ｔ４３の期間においてパルス信号ＯＮＨＶ２及びＯＦＦＨＶ２を強制的に“Ｌ”にすることができる。

したがって、ラッチ回路５は、パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１に同相信号状態が発生しても、支障なく正常な信号ＬＡＴを出力することができる。その結果、出力回路６の出力信号ＯＵＴは正常な信号値となる。

図１４では時刻ｔ４１に入力信号ＩＮ１が“Ｈ”から“Ｌ”に立ち下がり、時刻ｔ４２〜時刻ｔ４３にかけて同相信号状態が発生した場合を示している。

ただし、時刻ｔ４２以降もパルス信号ＯＦＦＬＶが“Ｈ”の活性状態となっている。このように、ＶＳ負電位期間とパルス信号ＯＦＦＬＶの活性状態期間とが重複した場合、レベルシフト回路３ａはパルス信号ＯＮＨＶ１及びＯＦＦＨＶ１のうち一方の“Ｈ”期間が他方より長くなる非同相出力状態になる可能性がある。

図１４の斜線ハッチング領域に示すように、時刻ｔ４２〜時刻ｔ４３間、パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１が共に“Ｈ”となっている。しかし、時刻ｔ４３以降において、パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１の一方のパルス信号ＯＮＨＶ１のみが“Ｈ”となる残存“Ｈ”期間が存在する。

このように、レベルシフト回路３ａは非同相出力状態となると、パルス信号ＯＦＦＨＶ１が時刻ｔ４３で“Ｌ”に信号遷移し、パルス信号ＯＮＨＶ１は時刻ｔ４３を経過しても“Ｈ”を維持し、時刻ｔ４４まで“Ｈ”を出力する残存“Ｈ”期間が存在する。

パルス信号ＯＦＦＨＶ１に残存“Ｈ”期間が存在するため、ロジックフィルタ回路４は、パルス信号ＯＮＨＶ１の残存“Ｈ”期間を反映し、時刻ｔ４３〜時刻ｔ４４の期間、パルス信号ＯＮＨＶ２に“Ｈ”パルスを誤って発生させてしまう。

したがって、ラッチ回路５は、同相信号状態が終了した時刻ｔ４３以降、パルス信号ＯＮＨＶ２の“Ｌ”から“Ｈ”への第１の信号遷移をトリガとして、“Ｈ”の信号ＬＡＴを誤って出力してしまう。

このように、ラッチ回路５は本来“Ｌ”となるべき時刻ｔ４３以降に、誤信号である“Ｈ”の信号ＬＡＴを出力してしまう。その結果、出力回路６は時刻ｔ４４に信号ＬＡＴに連動して、誤って“Ｈ”の出力信号ＯＵＴを出力する誤動作が発生してしまう。

そこで、特許文献１で述べた従来のデバイス駆動回路の負電位検出技術を、半導体デバイス駆動回路ＨＶＩＣ０に適用することが考えられる。以下、上記負電位検出技術を採用した半導体デバイス駆動回路ＨＶＩＣ０を「改良デバイス駆動回路」と称する。

すなわち、改良デバイス駆動回路内において、負電位検出技術によってＶＳ負電位期間を検出し、負電位状態を指示する負電位検出信号を得る。

そして、改良デバイス駆動回路内において、負電位検出信号に基づきパルス発生回路２ａからレベルシフト回路３ａへのパルス信号ＯＮＬＶ及びＯＦＦＬＶの出力を強制的に無効化する。

このように、ＶＳ負電位期間にパルス発生回路２ａのパルス信号ＯＮＬＶ及びＯＦＦＬＶを無効化することにより、改良デバイス駆動回路は、ＶＳ負電位期間とパルス信号ＯＮＬＶ及びＯＦＦＬＶのうち少なくとも一方の活性状態期間とが重複する現象を確実に回避することができる。

その結果、改良デバイス駆動回路は、レベルシフト回路３ａが非同相出力状態になることを確実に防止することができるため、２次側回路１０２ａが誤って出力信号ＯＵＴを出力する誤動作を確実に回避することができる。

さらに、改良デバイス駆動回路は、負電位検出信号に基づき入力信号ＩＮ１を出力する外部の制御装置を停止させている。

しかしながら、外部の制御装置を停止状態にした場合、改良デバイス駆動回路は、ＶＳ負電位期間の終了後に、制御装置から再度、入力信号ＩＮ１を出力させる必要が生じる。

このため、ＶＳ負電位期間の終了後、入力信号ＩＮ１の再入力から、パルス発生回路２ａから正常なパルス信号ＯＮＬＶ及びＯＦＦＬＶを発生させるまでの復旧動作に時間的ロスが発生してしまう。

また、ＶＳ負電位期間は、Ｐ側スイッチングデバイス２００ａがオン状態からオフ状態に切り替わる度、すなわち、出力信号ＯＵＴが“Ｌ”の期間に発生する。

このため、改良デバイス駆動回路は、ＶＳ負電位発生毎に、ＶＳ負電位期間中は外部の制御装置による入力信号ＩＮ１の出力を停止させ、ＶＳ負電位期間の経過後に制御装置による入力信号ＩＮ１の出力を再開させる必要があり、制御装置の動作制御が複雑になる問題点があった。

このように、半導体デバイス駆動回路ＨＶＩＣ０に負電位検出技術を採用しても残存する上述した問題点の解決を図ったのが以下で述べる実施の形態である。

＜実施の形態１＞
図１は本開示の実施の形態１である半導体デバイス駆動回路ＨＶＩＣ１の構成を示すブロック図である。本開示のデバイス駆動回路である半導体デバイス駆動回路ＨＶＩＣ１は図１０で示したインバータ装置３００の駆動回路群５００内に設けられる半導体デバイス駆動回路ＨＶＩＣ０に相当する。半導体デバイス駆動回路ＨＶＩＣ１において、半導体デバイス駆動回路ＨＶＩＣ０と同様な構成部分は同一符号を付して内容を適宜省略する。

半導体デバイス駆動回路ＨＶＩＣ１は、１次側回路１０１ｂ、２次側回路１０２ｂ、レベルシフト回路３ａ及び負電位検出回路３ｂを主要構成要素として含んでいる。

第１の回路である１次側回路１０１ｂは第１の電位である１次側基準電位ＧＮＤを基準として動作する。第２の回路である２次側回路１０２ｂは第２の電位である２次側基準電位ＶＳを基準として動作する。

第１の回路である１次側回路１０１ｂは入力回路１及びパルス発生回路２ｂを主要構成要素として含んでいる。

第２の回路である２次側回路１０２ｂはロジックフィルタ回路４、ラッチ回路５及び出力回路６を主要構成要素として含んでいる。なお、レベルシフト回路３ａは１次側回路１０１ｂ，２次側回路１０２ｂ間を中継する回路であり、負電位検出回路３ｂは２次側基準電位ＶＳが１次側基準電位ＧＮＤよりも低下したことを検出する回路である。

以下、半導体デバイス駆動回路ＨＶＩＣ１が用いる各種信号の活性状態を“Ｈ”、非活性状態を“Ｌ”として説明する。“Ｈ”及び“Ｌ”の意味内容が主として１次側回路１０１ｂと２次側回路１０２ｂ間で異なることは、図１１で示した基本技術の半導体デバイス駆動回路ＨＶＩＣ０と同様である。

このような構成において、入力回路１は図示しない外部の制御装置から、半導体デバイス駆動用の入力信号ＩＮ１を受け、入力信号ＩＮ１に同期した入力信号ＩＮ２を出力する。入力信号ＩＮ１は活性状態の“Ｈ”あるいは非活性状態の“Ｌ”を指示している。

図２は図１で示したパルス発生回路２ｂの内部構成を示す説明図である。同図に示すように、パルス発生回路２ｂは内部にＯＮ側パルス発生回路７、ＯＦＦ側パルス発生回路８、インバータ１０７ｄ及び１０７ｅ並びにＡＮＤゲート１０８ａ及び１０８ｂを主要構成要素として含んでいる。

インバータ１０７ｄは入力に入力信号ＩＮ２を受け、インバータ１０７ｅは後述する負電位検出信号ｍＶＳを入力信号としている。

ＡＮＤゲート１０８ａは一方入力に入力信号ＩＮ１を受け、他方入力にインバータ１０７ｅの出力信号を受け、ＡＮＤ信号ＩＮ２０を出力する。

ＡＮＤゲート１０８ｂは一方入力にインバータ１０７ｄの出力信号である信号ＩＮ２１を受け、他方入力にインバータ１０７ｅの出力信号を受け、ＡＮＤ信号ＩＮ２２を出力する。

ＯＮ側パルス発生回路７はＡＮＤ信号ＩＮ２０を受け、ＡＮＤ信号ＩＮ２０が“Ｌ”から“Ｈ”に遷移する第１の信号遷移時を起点として、パルス信号ＯＮＬＶに単発の“Ｈ”パルスを発生させる。なお、パルス信号ＯＮＬＶは“Ｈ”パルス発生期間を除き、“Ｌ”に設定されている。

ＯＦＦ側パルス発生回路８はＡＮＤ信号ＩＮ２２を受け、ＡＮＤ信号ＩＮ２２が“Ｌ”から“Ｈ”に遷移する第１の信号遷移時を起点として、パルス信号ＯＦＦＬＶに単発の“Ｈ”パルスを発生させる。なお、パルス信号ＯＦＦＬＶは“Ｈ”パルス発生期間を除き、“Ｌ”に設定されている。

このような構成のパルス発生回路２ｂは、負電位検出回路３ｂより負電位検出信号ｍＶＳを受け、負電位検出信号ｍＶＳが“Ｌ”の時に通常状態となり、負電位検出信号ｍＶＳが“Ｈ”の時に信号無効化状態になる。

パルス発生回路２ｂ内において、通常状態時に入力信号ＩＮ２がそのままＡＮＤ信号ＩＮ２０となり、入力信号ＩＮ２の反転信号がそのままＡＮＤ信号ＩＮ２２となる。

したがって、パルス発生回路２ｂは通常状態時に入力信号ＩＮ２が“Ｌ”から“Ｈ”に遷移する第１の信号遷移時を起点として、パルス信号ＯＮＬＶに単発の“Ｈ”パルスを発生させる。この“Ｈ”パルスがオン用パルスとなる。

同様に、パルス発生回路２ｂは通常状態時に入力信号ＩＮ２が“Ｈ”から“Ｌ”に遷移する第２の信号遷移時を起点として、パルス信号ＯＦＦＬＶに単発の“Ｈ”パルスを発生させる。この“Ｈ”パルスがオフ用パルスとなる。

パルス発生回路２ｂは、信号無効化状態時にＡＮＤ信号ＩＮ２０及びＡＮＤ信号ＩＮ２２を強制的に“Ｌ”に固定することにより、入力信号ＩＮ２を実質的に遮断することができる。

したがって、パルス発生回路２ｂは信号無効化状態時には入力信号ＩＮ２の信号値に関係なく、パルス信号ＯＮＬＶ及びＯＦＦＬＶを共に“Ｌ”に固定して無効化する。

このように、パルス発生回路２ｂは、パルス信号ＯＮＬＶ及びパルス信号ＯＦＦＬＶを含む信号を第１のパルス信号として出力している。

以上、１次側回路１０１ｂは上述した入力回路１及びパルス発生回路２ｂを主要構成要素として含んでいる。

したがって、第１の回路である１次側回路１０１ｂは、半導体デバイス駆動用の入力信号ＩＮ１を受け、入力信号ＩＮ１に基づき、第１の電位である１次側基準電位ＧＮＤを基準として第１のパルス信号であるパルス信号ＯＮＬＶ及びＯＦＦＬＶを出力する。

レベルシフト回路３ａは、基準電位が１次側基準電位ＧＮＤであるパルス信号ＯＮＬＶ及びＯＦＦＬＶを、基準電位が２次側基準電位ＶＳであるパルス信号ＯＮＨＶ１及びＯＦＦＨＶ１に変換する。

パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１を含む信号が第２のパルス信号となる。なお、レベルシフト回路３ａの内部構成は図１２で示した通りである。

図３は図１で示した負電位検出回路３ｂの内部構成を示す回路図である。負電位検出回路３ｂは、インバータ１０７ｃ、高耐圧用の抵抗１１０ａ、中耐圧用の抵抗１１１ａ、及びクランプダイオード１１５を主要構成要素として含んでいる。

２次側電源電位ＶＢと１次側基準電位ＧＮＤとの間に抵抗１１０ａ及び抵抗１１１ａが直列に接続される。すなわち、抵抗１１０ａの一端に２次側電源電位ＶＢを受け、抵抗１１０ａの他端と抵抗１１１ａの一端とがノードＮ１で接続され、抵抗１１１ａの他端に１次側基準電位ＧＮＤが付与される。抵抗１１０ａは３０Ｖ程度以上の電圧に耐えうる高耐圧素子であり、抵抗１１１ａは抵抗１１０ａに比べ耐圧が低い中耐圧素子である。

したがって、２次側電源電位ＶＢが抵抗１１０ａ及び抵抗１１１ａで分圧された分圧電位ＤＶＢがノードＮ１より得られる電位となる。

クランプダイオード１１５はアノードがノードＮ１に接続され、カソードに１次側電源電位ＶＣＣを受ける。

インバータ１０７ｃは１次側電源電位ＶＣＣ及び１次側基準電位ＧＮＤを動作電源として動作し、ノードＮ１に得られる分圧電位ＤＶＢを反転して負電位検出信号ｍＶＳを出力する。したがって、負電位検出信号ｍＶＳにおいて“Ｈ”は１次側電源電位ＶＣＣを意味し、“Ｌ”は１次側基準電位ＧＮＤを意味する。

なお、２次側電源電位ＶＢは２次側基準電位ＶＳから一定の値（例えば｜ΔＶ｜）だけ高い電位であるため、負電位検出回路３ｂでは２次側電源電位ＶＢが１次側基準電位ＧＮＤより上述した一定の値だけ高い電位を下回ること、つまりＶＢ＜｜ΔＶ｜となることを検出することで、２次側基準電位ＶＳが１次側基準電位ＧＮＤより下回る負電位状態を検出している。なお、上述した「一定の値」は、使用する半導体デバイス駆動回路ＨＶＩＣ１毎に事前に設定可能な固定値を意味する。

このような構成の負電位検出回路３ｂは、２次側基準電位ＶＳが通常の設定電位の場合、分圧電位ＤＶＢがインバータ１０７ｃの閾値電位を上回るため、負電位検出信号ｍＶＳは“Ｌ”となる。

一方、２次側基準電位ＶＳが通常の設定電位から低下し、分圧電位ＤＶＢがインバータ１０７ｃの閾値電位を下回ると、負電位検出信号ｍＶＳが“Ｈ”となる。

したがって、インバータ１０７ｃの閾値電位を調整したり、抵抗１１０ａ及び１１１ａの抵抗値を調整したりすることにより、第２の電位である２次側基準電位ＶＳが第１の電位である１次側基準電位ＧＮＤを下回る負電位状態時に、“Ｈ”の負電位検出信号ｍＶＳを正確に出力させることができる。

ダイオード１１５はインバータ１０７ｃの入力電位となる分圧電位ＤＶＢが、１次側電源電位ＶＣＣ以上となることを防止する目的で設けられる。

このように、負電位検出回路３ｂは、２次側基準電位ＶＳが１次側基準電位ＧＮＤより低下する負電位状態を検出し、負電位状態の有／無を“Ｈ”／“Ｌ”で指示する負電位検出信号ｍＶＳを出力している。

２次側回路１０２ｂ内のロジックフィルタ回路４はパルス信号ＯＮＨＶ１及びＯＦＦＨＶ１に基づき、以下のようにパルス信号ＯＮＨＶ２及びＯＦＦＨＶ２を出力する。

ロジックフィルタ回路４は信号ＯＮＨＶ１と信号ＯＦＦＨＶ１とが共に“Ｈ”となる同相信号状態である場合、強制的に共に“Ｌ”となるパルス信号ＯＮＨＶ２及びＯＦＦＨＶ２を出力する。

ロジックフィルタ回路４は、パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１が同送信号状態で無い場合、パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１をそのままパルス信号ＯＮＨＶ２及びＯＦＦＨＶ２として出力する。

ラッチ回路５は、パルス信号ＯＮＨＶ２が“Ｌ”から“Ｈ”に遷移する第１の信号遷移時を起点として、“Ｈ”となる信号ＬＡＴを出力する。

ラッチ回路５は、パルス信号ＯＦＦＨＶ２が“Ｈ”から“Ｌ”に遷移する第２の信号遷移時を起点として、“Ｌ”となる信号ＬＡＴを出力する。

出力回路６は信号ＬＡＴに同期して、信号ＬＡＴと同じ信号値の出力信号ＯＵＴを出力する。

第２の回路である２次側回路１０２ｂは、上述したロジックフィルタ回路４、ラッチ回路５及び出力回路６を主要構成要素として含んでいる。

したがって、２次側回路１０２ｂは、第２のパルス信号であるパルス信号ＯＮＨＶ１及びＯＦＦＨＶ１に基づき、第２の電位である２次側基準電位ＶＳを基準として、出力信号ＯＵＴを出力している。

図４は実施の形態１である半導体デバイス駆動回路ＨＶＩＣ１による動作を示すタイミング図である。図５はパルス発生回路２ｂの動作を示すタイミング図である。

図４では時刻ｔ１１に入力信号ＩＮ１が“Ｈ”から“Ｌ”に立ち下がり、時刻ｔ１２〜時刻ｔ１５間の負電位発生期間ＴＭに、２次側基準電位ＶＳが１次側基準電位ＧＮＤ（＝０Ｖ）を下回った場合を示している。

そして、時刻ｔ１３〜時刻ｔ１５間の同相信号期間ＴＳに、パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１間で同相信号状態が発生した場合を示している。

図５に示すように、時刻ｔ１２までは、負電位検出信号ｍＶＳが“Ｌ”のため、パルス発生回路２ｂは通常状態となり、入力信号ＩＮ２がＡＮＤ信号ＩＮ２０として出力され、入力信号ＩＮ２の反転信号がＡＮＤ信号ＩＮ２２として出力される。

したがって、パルス発生回路２ｂは、時刻ｔ１１における入力信号ＩＮ２の“Ｈ”から“Ｌ”への立ち下がりである第２の信号遷移時を起点として、パルス信号ＯＦＦＬＶに単発の“Ｈ”パルスを発生させる。

図４に示すように、時刻ｔ１１におけるパルス信号ＯＦＦＬＶの“Ｈ”パルスに連動して、レベルシフト回路３ａはパルス信号ＯＦＦＨＶ１に“Ｈ”パルスを発生させ、ロジックフィルタ回路４はパルス信号ＯＦＦＨＶ２に“Ｈ”パルスを発生させる。その結果、時刻ｔ１１に信号ＬＡＴが“Ｌ”に立ち下がるため、出力回路６は出力信号ＯＵＴを“Ｈ”から“Ｌ”に変化させる。

その後、上述したように、時刻ｔ１２〜時刻ｔ１５の期間が負電位発生期間ＴＭとなっている。

図４の斜線ハッチング領域に示すように、パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１が同時に“Ｈ”となっている同相信号期間ＴＳは完全一致しているため、ロジックフィルタ回路４は同相信号期間ＴＳにおけるパルス信号ＯＮＨＶ２及びＯＦＦＨＶ２を強制的に“Ｌ”にすることができる。

したがって、ラッチ回路５は、負電位発生期間ＴＭ内に同相信号状態が発生しても、支障なく正常な信号ＬＡＴを出力することができる。

加えて、負電位発生期間ＴＭに一致する負電位状態指示期間ＴＣは負電位検出信号ｍＶＳが“Ｈ”のため、パルス発生回路２ｂは信号無効化状態となり、図５に示すように。ＡＮＤ信号ＩＮ２０及びＡＮＤ信号ＩＮ２２が“Ｌ”固定される。

実施の形態１において、負電位検出信号ｍＶＳがパルス発生回路２ｂの動作を制御するパルス制御信号となる。そして、負電位検出信号ｍＶＳが負電位状態を指示する“Ｈ”の期間が負電位状態指示期間ＴＣとなる。実施の形態１では、負電位状態指示期間ＴＣは負電位発生期間ＴＭに一致している。

このように、信号無効化状態の負電位検出回路３ｂは、入力信号ＩＮ２の信号値に関係無くパルス信号ＯＮＬＶ及びＯＦＦＬＶを共に“Ｌ”に固定する。

図４及び図５に示すように、負電位状態指示期間ＴＣ内の時刻ｔ１４に入力信号ＩＮ１及びＩＮ２は“Ｌ”から“Ｈ”に立ち上っている。しかし、負電位検出回路３ｂは信号無効化状態であるため、パルス信号ＯＮＬＶに“Ｈ”パルスを発生せることはなく、“Ｌ”で固定される。

時刻ｔ１５で負電位状態指示期間ＴＣが終了すると、パルス発生回路２ｂは、通常状態に戻るため、図５に示すように、ＡＮＤ信号ＩＮ２０に入力信号ＩＮ２の“Ｈ”が反映される。

その結果、負電位検出回路３ｂは、時刻ｔ１５直後の時刻ｔ１６に、パルス信号ＯＮＬＶに単発の“Ｈ”パルスを発生させる。なお、説明の都合上、時刻ｔ１５と時刻ｔ１６との間に微小な時間差を持たせたが、時刻ｔ１５及び時刻ｔ１６が同時刻であってもよい。

図４に示すように、時刻ｔ１６におけるパルス信号ＯＮＬＶの“Ｈ”パルスに連動して、レベルシフト回路３ａはパルス信号ＯＮＨＶ１に“Ｈ”パルスを発生させ、ロジックフィルタ回路４はパルス信号ＯＮＨＶ２に“Ｈ”パルスを発生させる。

その結果、時刻ｔ１６に信号ＬＡＴが“Ｈ”に立ち上がるため、出力回路６は出力信号ＯＵＴを“Ｌ”から“Ｈ”に変化させる。

このように、実施の形態１の半導体デバイス駆動回路ＨＶＩＣ１は、負電位発生期間ＴＭに一致する負電位状態指示期間ＴＣの終了後、外部からの入力信号ＩＮ１に速やかに応答して、正常動作に復帰することができる。

また、負電位状態指示期間ＴＣ中は入力信号ＩＮ１の信号値は無視されるため、外部の制御装置は負電位状態指示期間ＴＣにおいても入力信号ＩＮ１を引き続き出力することができる。したがって、半導体デバイス駆動回路ＨＶＩＣ１は、負電位状態指示期間ＴＣ中に外部装置を制御して入力信号ＩＮ１の出力を停止させる制御処理を実行する必要はない。

実施の形態１の半導体デバイス駆動回路ＨＶＩＣ１において、パルス発生回路２ｂは、第１の回路である１次側回路１０１ｂ内に設けられる。上述したパルス発生回路２ｂの特徴を以下にまとめる。

パルス発生回路２ｂは、入力信号ＩＮ２に加え、パルス制御信号である負電位検出信号ｍＶＳを受ける。負電位検出信号ｍＶＳは、負電位発生期間ＴＭに一致する負電位状態指示期間ＴＣにおいて“Ｈ”の負電位状態を指示し、負電位状態指示期間ＴＣ以外の時間帯は“Ｌ”の通常状態を指示する。

パルス発生回路２ｂは、負電位検出信号ｍＶＳが“Ｈ”で負電位状態を指示する時、信号無効化状態となり、負電位検出信号ｍＶＳが“Ｌ”で通常状態を指示する時、通常状態となる。

パルス発生回路２ｂは、通常状態時に入力信号ＩＮ１における“Ｌ”から“Ｈ”への第１の信号遷移時を起点としてパルス信号ＯＮＬＶに“Ｈ”のオン用パルスを発生させ、入力信号ＩＮ１における“Ｈ”から“Ｌ”への第２の信号遷移時を起点としてパルス信号ＯＦＦＬＶに“Ｈ”のオフ用パルスを発生させる。

パルス発生回路２ｂは、信号無効化状態時に、パルス信号ＯＮＬＶ及びＯＦＦＬＶを含む第１のパルス信号の出力を“Ｌ”に固定して無効化する第１の負電位制御動作を実行している。

さらに、パルス発生回路２ｂは、第１の負電位制御動作の実行後に入力信号ＩＮ１が“Ｈ”の活性状態の時、第１の負電位制御動作の終了時を起点として第１のパルス信号に含まれるパルス信号ＯＮＬＶに“Ｈ”のオン用パルスを発生させる第２の負電位制御動作を実行している。

このように、実施の形態１の半導体デバイス駆動回路ＨＶＩＣ１におけるパルス発生回路２ｂは、信号無効化状態時に上述した第１の負電位制御動作を実行している。したがって、負電位発生期間ＴＭに一致する負電位状態指示期間ＴＣにパルス信号ＯＮＬＶ及びＯＦＦＬＶが“Ｈ”の活性状態になることはない。

このため、半導体デバイス駆動回路ＨＶＩＣ１は、パルス制御信号である負電位検出信号ｍＶＳが“Ｈ”で負電位状態を指示する負電位状態指示期間ＴＣにおいて、第２の回路である２次側回路１０２ｂが誤った内容で出力信号ＯＵＴを出力してしまう誤動作を確実に回避することができる。

パルス発生回路２ｂは、さらに、第１の負電位制御動作の終了後に上述した第２の負電位制御動作を実行している。このため、パルス発生回路２ｂは、負電位状態指示期間ＴＣ中に入力信号ＩＮ１に“Ｌ”から“Ｈ”への第１の信号遷移が生じた場合、負電位状態指示期間ＴＣの経過後、速やかに、入力信号ＩＮ１及びＩＮ２の上記第１の信号遷移を反映して第１のパルス信号に含まれるパルス信号ＯＮＬＶにオン用パルスを発生させることができる。

その結果、実施の形態１の半導体デバイス駆動回路ＨＶＩＣ１は、負電位状態指示期間ＴＣの経過後に速やかに正常状態に復帰することができる効果を奏する。

さらに、負電位状態指示期間ＴＣに、入力信号ＩＮ１を出力する外部の制御装置を停止させる必要はないため、半導体デバイス駆動回路ＨＶＩＣ１は、制御装置の制御を行う必要がない。加えて、外部の制御装置は負電位状態指示期間ＴＣにおいても通常通り、入力信号ＩＮ１の出力を継続することができる。

その結果、実施の形態１の半導体デバイス駆動回路ＨＶＩＣ１は、入力信号ＩＮ１を出力する外部の制御装置に対する制御の簡略化を図り、かつ、外部の制御装置の負担の軽減化を図ることができる。

＜実施の形態２＞
図６は本開示の実施の形態２である半導体デバイス駆動回路ＨＶＩＣ２の構成を示すブロック図である。本開示のデバイス駆動回路である半導体デバイス駆動回路ＨＶＩＣ２は図１０で示したインバータ装置３００の駆動回路群５００内に設けられる半導体デバイス駆動回路ＨＶＩＣ０に相当する。半導体デバイス駆動回路ＨＶＩＣ２において、実施の形態１の半導体デバイス駆動回路ＨＶＩＣ１と同様な構成部分は同一符号を付して内容を適宜省略する。

半導体デバイス駆動回路ＨＶＩＣ２は、１次側回路１０１ｃ及び２次側回路１０２ｃを主要構成要素として含んでいる。

第１の回路である１次側回路１０１ｃは第１の電位である１次側基準電位ＧＮＤを基準電位として動作する。第２の回路である２次側回路１０２ｃは第２の電位である２次側基準電位ＶＳを基準電位として動作する。

第１の回路である１次側回路１０１ｃは入力回路１、パルス発生回路２ｃ及びタイマー回路１５ａを主要構成要素として含んでいる。

第２の回路である２次側回路１０２ｃはロジックフィルタ回路４、ラッチ回路５及び出力回路６を主要構成要素として含んでいる。レベルシフト回路３ａは１次側回路１０１ｃ，２次側回路１０２ｃ間を中継する回路であり、負電位検出回路３ｂは２次側基準電位ＶＳが１次側基準電位ＧＮＤよりも低下したことを検出する回路である。

以下、半導体デバイス駆動回路ＨＶＩＣ２が用いる各種信号の活性状態を“Ｈ”、非活性状態を“Ｌ”として説明する。“Ｈ”及び“Ｌ”の意味内容が主として１次側回路１０１ｃと２次側回路１０２ｃ間で異なることは、図１１で示した基本技術の半導体デバイス駆動回路ＨＶＩＣ０と同様である。

パルス発生回路２ｃはパルス発生回路２ｂと異なり、負電位検出信号ｍＶＳではなく、後述するタイマー制御信号ｔＶＳをパルス制御信号として受けている。

パルス発生回路２ｃの内部構成は、負電位検出信号ｍＶＳがタイマー制御信号ｔＶＳに置き換わる点を除き、図２で示したパルス発生回路２ｂと同一の構成を呈している。すなわち、図２において、インバータ１０７ｅが負電位検出信号ｍＶＳに代えてタイマー制御信号ｔＶＳを入力に受ける点が異なる。

パルス発生回路２ｃは後述するタイマー回路１５ａよりタイマー制御信号ｔＶＳを受け、タイマー制御信号ｔＶＳが“Ｌ”の時に通常状態となり、タイマー制御信号ｔＶＳが“Ｈ”の時に信号無効化状態になる。

したがって、パルス発生回路２ｃは通常状態時に入力信号ＩＮ２が“Ｌ”から“Ｈ”に遷移する第１の信号遷移時を起点として、パルス信号ＯＮＬＶに単発の“Ｈ”パルスを発生させる。この“Ｈ”パルスがオン用パルスとなる。

同様に、パルス発生回路２ｃは通常状態時に入力信号ＩＮ２が“Ｈ”から“Ｌ”に遷移する第２の信号遷移時を起点として、パルス信号ＯＦＦＬＶに単発の“Ｈ”パルスを発生させる。この“Ｈ”パルスがオフ用パルスとなる。

パルス発生回路２ｃは信号無効化状態時には入力信号ＩＮ２の信号値に関係なく、パルス信号ＯＮＬＶ及びＯＦＦＬＶを共に“Ｌ”に固定する第１の負電位制御動作を実行する。

このように、パルス発生回路２ｃは、パルス発生回路２ｂと同様に、パルス信号ＯＮＬＶ及びパルス信号ＯＦＦＬＶを含む信号を第１のパルス信号として出力している。

以上、１次側回路１０１ｃは上述した入力回路１及びパルス発生回路２ｃを主要構成要素として含んでいる。

したがって、第１の回路である１次側回路１０１ｃは、半導体デバイス駆動用の入力信号ＩＮ１を受け、入力信号ＩＮ１に基づき、第１の電位である１次側基準電位ＧＮＤを基準として第１のパルス信号であるパルス信号ＯＮＬＶ及びＯＦＦＬＶを出力する。

レベルシフト回路３ａは、パルス信号ＯＮＬＶ及びＯＦＦＬＶをパルス信号ＯＮＨＶ１及びＯＦＦＨＶ１にレベルシフトする。パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１を含む信号が第２のパルス信号となる。

負電位検出回路３ｂは、２次側基準電位ＶＳが１次側基準電位ＧＮＤより低下する負電位状態を検出し、負電位状態の有／無を“Ｈ”／“Ｌ”で指示する負電位検出信号ｍＶＳを出力している。

１次側回路１０１ｃ内のタイマー回路１５ａは、負電位検出回路３ｂから出力される負電位検出信号ｍＶＳを受ける。

タイマー回路１５ａは、負電位検出信号ｍＶＳに同期して負電位状態の指示を開始し、開始時点からタイマー設定時間ＴＲの経過後に負電位状態の指示を終了する。すなわち、タイマー回路１５ａは、負電位検出信号ｍＶＳの“Ｈ”立上りに同期して“Ｈ”となり、その後、タイマー設定時間ＴＲが経過するまで“Ｈ”を継続するタイマー制御信号ｔＶＳを出力する。

したがって、タイマー制御信号ｔＶＳは、パルス発生回路２ｃの動作を制御するためのパルス制御信号として機能する。

すなわち、実施の形態２では、負電位状態指示期間ＴＣは、タイマー制御信号ｔＶＳが“Ｈ”の負電位状態を指示する期間となる。タイマー制御信号ｔＶＳが“Ｈ”を継続する時間はタイマー設定時間ＴＲによって規定される。

図７は実施の形態２である半導体デバイス駆動回路ＨＶＩＣ２の動作を示すタイミング図である。図８はパルス発生回路２ｃの動作を示すタイミングである。

図７では時刻ｔ２１に入力信号ＩＮ１が“Ｈ”から“Ｌ”に立ち下がり、時刻ｔ２２〜時刻ｔ２５間の負電位発生期間ＴＭに、２次側基準電位ＶＳが１次側基準電位ＧＮＤ（＝０Ｖ）を下回る場合を示している。そして、時刻ｔ２３〜時刻ｔ２４間の同相信号期間ＴＳに、パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１間で同相信号状態が発生した場合を示している。

図８に示すように、時刻ｔ２２までは、タイマー制御信号ｔＶＳが“Ｌ”のため、パルス発生回路２ｃは通常状態となり、入力信号ＩＮ２がＡＮＤ信号ＩＮ２０として出力され、入力信号ＩＮ２の反転信号がＡＮＤ信号ＩＮ２２として出力される。

したがって、パルス発生回路２ｂは、時刻ｔ２１における入力信号ＩＮ２の“Ｈ”から“Ｌ”への立ち下がりである第２の信号遷移時を起点として、パルス信号ＯＦＦＬＶに単発の“Ｈ”パルスを発生させる。

図７に示すように、時刻ｔ２１におけるパルス信号ＯＦＦＬＶの“Ｈ”パルスに連動して、レベルシフト回路３ａはパルス信号ＯＦＦＨＶ１に“Ｈ”パルスを発生させ、ロジックフィルタ回路４はパルス信号ＯＦＦＨＶ２に“Ｈ”パルスを発生させる。その結果、時刻ｔ２１に信号ＬＡＴが“Ｌ”に立ち下がるため、出力回路６は出力信号ＯＵＴを“Ｈ”から“Ｌ”に変化させる。

その後、前述したように、時刻ｔ２２〜時刻ｔ２４の期間が負電位発生期間ＴＭとなっている。

図７の斜線ハッチング領域に示すように、パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１が“Ｈ”となっている同相信号期間ＴＳは完全一致しているため、ロジックフィルタ回路４はパルス信号ＯＮＨＶ２及びＯＦＦＨＶ２を強制的に“Ｌ”にすることができる。

したがって、ラッチ回路５は、負電位発生期間ＴＭに同相信号状態が発生しても、支障なく正常な信号ＬＡＴを出力することができる。

加えて、負電位状態指示期間ＴＣ中はタイマー制御信号ｔＶＳが“Ｈ”のため、パルス発生回路２ｃは信号無効化状態となり、図８に示すように。ＡＮＤ信号ＩＮ２０及びＡＮＤ信号ＩＮ２２が“Ｌ”固定される。

その結果、信号無効化状態のパルス発生回路２ｃは、入力信号ＩＮ２の信号値に関係無くパルス信号ＯＮＬＶ及びＯＦＦＬＶを共に“Ｌ”に固定する。

図７及び図８に示すように。負電位発生期間ＴＭの経過後、負電位状態指示期間ＴＣ内の時刻ｔ２５に入力信号ＩＮ１及びＩＮ２は“Ｌ”から“Ｈ”に立ち上がっている。

しかし、負電位状態指示期間ＴＣに含まれる時刻ｔ２５では、パルス発生回路２ｃは依然として信号無効化状態であるため、パルス信号ＯＮＬＶに“Ｈ”パルスが発生することはなく、“Ｌ”で固定される。

時刻ｔ２６で負電位状態指示期間ＴＣが終了すると、パルス発生回路２ｃは、通常状態に戻るため、図８に示すように、ＡＮＤ信号ＩＮ２０に入力信号ＩＮ２の“Ｈ”が反映される。

その結果、パルス発生回路２ｃは、時刻ｔ２６に、パルス信号ＯＮＬＶに単発の“Ｈ”パルスを発生させる第２の負電位制御動作を実行する。

図７に示すように、時刻ｔ２６におけるパルス信号ＯＮＬＶの“Ｈ”パルスに連動して、レベルシフト回路３ａはパルス信号ＯＮＨＶ１に“Ｈ”パルスを発生させ、ロジックフィルタ回路４はパルス信号ＯＮＨＶ２に“Ｈ”パルスを発生させる。

その結果、時刻ｔ２６に信号ＬＡＴが“Ｈ”に立ち下がるため、出力回路６は出力信号ＯＵＴを“Ｌ”から“Ｈ”に変化させる。

このように、実施の形態２の半導体デバイス駆動回路ＨＶＩＣ２は、負電位状態指示期間ＴＣの終了後、外部からの入力信号ＩＮ１に速やかに応答して、正常動作に復帰することができる。

また、負電位状態指示期間ＴＣ中は入力信号ＩＮ１の信号値は無視されるため、外部の制御装置は負電位状態指示期間ＴＣにおいても入力信号ＩＮ１を引き続き出力することができる。したがって、半導体デバイス駆動回路ＨＶＩＣ２は、負電位状態指示期間ＴＣ中に外部装置を制御して入力信号ＩＮ１の出力を停止させる必要はない。

実施の形態２の半導体デバイス駆動回路ＨＶＩＣ２において、パルス発生回路２ｃは、第１の回路である１次側回路１０１ｃ内に設けられる。上述したパルス発生回路２ｃの特徴を以下にまとめる。

パルス発生回路２ｃは、入力信号ＩＮ２に加え、タイマー制御信号ｔＶＳを受ける。タイマー制御信号ｔＶＳは負電位検出信号ｍＶＳの“Ｈ”立ち上がりに同期して負電位状態を指示する“Ｈ”となり、タイマー設定時間ＴＲによって規定される負電位状態指示期間ＴＣの経過後に負電位状態の指示を終了して“Ｌ”となる。したがって、タイマー回路１５ａは、負電位状態指示期間ＴＣを除く期間、“Ｌ”の通常状態を指示する。

このように、タイマー制御信号ｔＶＳは、パルス発生回路２ｃの動作を制御するためのパルス制御信号として機能する。

パルス発生回路２ｃは、タイマー制御信号ｔＶＳが“Ｈ”で負電位状態を指示する時、信号無効化状態となり、タイマー制御信号ｔＶＳが“Ｌ”で通常状態を指示する時、通常状態となる。

パルス発生回路２ｃは、通常状態時に入力信号ＩＮ１における“Ｌ”から“Ｈ”への第１の信号遷移時を起点としてパルス信号ＯＮＬＶに“Ｈ”のオン用パルスを発生させ、入力信号ＩＮ１における“Ｈ”から“Ｌ”への第２の信号遷移時を起点としてパルス信号ＯＦＦＬＶに“Ｈ”のオフ用パルスを発生させる。

パルス発生回路２ｃは、信号無効化状態時に、パルス信号ＯＮＬＶ及びＯＦＦＬＶを含む第１のパルス信号の出力を“Ｌ”に固定して無効化する第１の負電位制御動作を実行している。

さらに、パルス発生回路２ｃは、第１の負電位制御動作の実行後に入力信号ＩＮ１が“Ｈ”の活性状態の時、第１の負電位制御動作の終了時を起点として第１のパルス信号に含まれるパルス信号ＯＮＬＶに“Ｈ”のオン用パルスを発生させる第２の負電位制御動作を実行している。

このように、実施の形態２の半導体デバイス駆動回路ＨＶＩＣ２におけるパルス発生回路２ｃは、信号無効化状態時に上述した第１の負電位制御動作を実行している。したがって、タイマー設定時間ＴＲによって規定される負電位状態指示期間ＴＣ内にパルス信号ＯＮＬＶ及びＯＦＦＬＶが“Ｈ”の活性状態になることはない。

このため、半導体デバイス駆動回路ＨＶＩＣ２は、パルス制御信号であるタイマー制御信号ｔＶＳが“Ｈ”で負電位状態を指示する負電位状態指示期間ＴＣ内に、第２の回路である２次側回路１０２ｃが誤った内容で出力信号ＯＵＴを出力してしまう誤動作を確実に回避することができる。

パルス発生回路２ｃは、さらに、第１の負電位制御動作の終了後に上述した第２の負電位制御動作を実行している。このため、負電位状態指示期間ＴＣ中に入力信号ＩＮ１に“Ｌ”から“Ｈ”への第１の信号遷移が生じた際、パルス発生回路２ｃは、負電位状態指示期間ＴＣの経過後、速やかに、入力信号ＩＮ１及びＩＮ２の上記第１の信号遷移を反映して第１のパルス信号に含まれるパルス信号ＯＮＬＶにオン用パルスを発生させることができる。

その結果、実施の形態２の半導体デバイス駆動回路ＨＶＩＣ２は、負電位状態指示期間ＴＣの経過後に速やかに正常状態に復帰することができる効果を奏する。

半導体デバイス駆動回路ＨＶＩＣ２は、負電位状態指示期間ＴＣに、入力信号ＩＮ１を出力する外部の制御装置を停止させる必要なく、制御装置の制御が不要となる。加えて、制御装置は負電位状態指示期間ＴＣにおいても通常通り、入力信号ＩＮ１の出力を継続することができる。

その結果、実施の形態２の半導体デバイス駆動回路ＨＶＩＣ２は、入力信号ＩＮ１を出力する外部の制御装置に対する制御の簡略化を図り、かつ、制御装置の負担の軽減化を図ることができる。

さらに、半導体デバイス駆動回路ＨＶＩＣ２は、負電位検出信号ｍＶＳでなく、タイマー制御信号ｔＶＳをパルス発生回路２ｃに出力している。このため、負電位検出信号ｍＶＳが“Ｈ”に変化した後、２次側基準電位ＶＳの変動により負電位検出回路３ｂに変位電流が流れ、負電位検出信号ｍＶＳにノイズが入ったとしても、安定して“Ｈ”のタイマー制御信号ｔＶＳを出力することができる。

このように、半導体デバイス駆動回路ＨＶＩＣ２は、タイマー制御信号ｔＶＳをパルス制御信号とすることにより、パルス発生回路２ｃの信号無効化状態を安定して設定することができる。

また、タイマー設定時間ＴＲを想定される負電位発生期間ＴＭより長く設定することにより、負電位状態指示期間ＴＣの経過後に負電位発生期間ＴＭが存在する場合に、負電位発生期間ＴＭ内に、パルス発生回路２ｃが通常状態に復帰してしまう不具合を確実に回避することができる。

＜実施の形態３＞
図９は実施の形態３の半導体デバイス駆動回路ＨＶＩＣ３内のパルス発生回路２ｄの内部構成を示す説明図である。

本開示のデバイス駆動回路である半導体デバイス駆動回路ＨＶＩＣ３は、図６で示す半導体デバイス駆動回路ＨＶＩＣ２において、パルス発生回路２ｃをパルス発生回路２ｄに置き換え、負電位検出回路３ｂから出力される負電位検出信号ｍＶＳをタイマー回路１５ａに加え、パルス発生回路２ｄにも出力するようにした点が異なる。

図９に示すように、パルス発生回路２ｄは内部にＯＮ側パルス発生回路７、ＯＦＦ側パルス発生回路８、インバータ１０７ｄ及び１０７ｅ、ＡＮＤゲート１０８ａ及び１０８ｂ並びにＯＲゲート１０９ａを主要構成要素として含んでいる。

以下、図２で示したパルス発生回路２ｂと異なる点を中心に説明する。この際、実施の形態１のパルス発生回路２ｂと同様な構成部分は同一符号を付して内容を適宜省略する。

ＯＲゲート１０９ａは一方入力に負電位検出信号ｍＶＳを受け、他方入力にタイマー制御信号ｔＶＳを受け、ＯＲ信号ｏｒＶＳを出力する。ＯＲ信号ｏｒＶＳは、負電位状態を指示する“Ｈ”を論理的に正とした、負電位検出信号ｍＶＳとタイマー制御信号ｔＶＳとの論理和信号となる。

インバータ１０７ｅはＯＲゲート１０９ａから出力されるＯＲ信号ｏｒＶＳを入力信号としている。

パルス発生回路２ｄは負電位検出回路３ｂより負電位検出信号ｍＶＳを受け、タイマー回路１５ａよりタイマー制御信号ｔＶＳを受ける。したがって、実施の形態３では、負電位検出信号ｍＶＳ及びタイマー制御信号ｔＶＳの組合せがパルス制御信号となる。

パルス発生回路２ｄはＯＲ信号ｏｒＶＳが“Ｌ”の時に通常状態となり、ＯＲ信号ｏｒＶＳが“Ｈ”の時に信号無効化状態になる。すなわち、パルス発生回路２ｄは、負電位検出信号ｍＶＳ及びタイマー制御信号ｔＶＳが共に“Ｌ”時に通常状態となり、負電位検出信号ｍＶＳ及びタイマー制御信号ｔＶＳのうち少なくとも一方が“Ｈ”の時に信号無効化状態になる。

したがって、実施の形態３において、負電位状態指示期間ＴＣは、負電位検出信号ｍＶＳ及びタイマー制御信号ｔＶＳのうち少なくとも一方が負電位状態である“Ｈ”を指示する期間となる。

パルス発生回路２ｄ内において、通常状態時に入力信号ＩＮ２がそのままＡＮＤ信号ＩＮ２０となり、入力信号ＩＮ２の反転信号がそのままＡＮＤ信号ＩＮ２２となる。

したがって、パルス発生回路２ｄは通常状態時に入力信号ＩＮ２が“Ｌ”から“Ｈ”に遷移する第１の信号遷移時を起点として、パルス信号ＯＮＬＶに単発の“Ｈ”パルスを発生させる。この“Ｈ”パルスがオン用パルスとなる。

同様に、パルス発生回路２ｄは通常状態時に入力信号ＩＮ２が“Ｈ”から“Ｌ”に遷移する第２の信号遷移時を起点として、パルス信号ＯＦＦＬＶに単発の“Ｈ”パルスを発生させる。この“Ｈ”パルスがオフ用パルスとなる。

パルス発生回路２ｄは、信号無効化状態時にＡＮＤ信号ＩＮ２０及びＡＮＤ信号ＩＮ２２を強制的に“Ｌ”に固定することにより、入力信号ＩＮ２を実質的に遮断することができる。

したがって、パルス発生回路２ｄは信号無効化状態時には入力信号ＩＮ２の信号値に関係なく、パルス信号ＯＮＬＶ及びＯＦＦＬＶを共に“Ｌ”に固定して無効化する。すなわち、パルス発生回路２ｄは信号無効化状態時に第１の負電位制御動作を実行している。

このように、パルス発生回路２ｄは、パルス信号ＯＮＬＶ及びパルス信号ＯＦＦＬＶを含む信号を第１のパルス信号として出力している。

上述した実施の形態３の半導体デバイス駆動回路ＨＶＩＣ３は、負電位検出信号ｍＶＳとタイマー制御信号ｔＶＳとの組合せをパルス制御信号として入力するパルス発生回路２ｄを有することを特徴としている。

したがって、タイマー設定時間ＴＲが負電位発生期間ＴＭより長い場合、実施の形態３の半導体デバイス駆動回路ＨＶＩＣ３は、実施の形態２の半導体デバイス駆動回路ＨＶＩＣ２と同様な内容で第１及び第２の負電位制御動作を実行することができる。

この場合、実施の形態３の半導体デバイス駆動回路ＨＶＩＣ３は、実施の形態２と同様な効果を奏する。

一方、負電位発生期間ＴＭがタイマー設定時間ＴＲより長い場合、実施の形態３の半導体デバイス駆動回路ＨＶＩＣ３は、実施の形態１の半導体デバイス駆動回路ＨＶＩＣ１と同様な内容で第１及び第２の負電位制御動作を実行することができる。

この場合、実施の形態３の半導体デバイス駆動回路ＨＶＩＣ３は、実施の形態１と同様な効果を奏する。

このように、実施の形態３の半導体デバイス駆動回路ＨＶＩＣ３は、負電位状態指示期間ＴＣの最小期間を規定するタイマー設定時間ＴＲを一定の長さに設定することにより、安定して第１の負電位制御動作を実行することができる。

さらに、半導体デバイス駆動回路ＨＶＩＣ３においては、負電位発生期間ＴＭがタイマー設定時間ＴＲより長くなった場合、負電位状態指示期間ＴＣが負電位発生期間ＴＭに一致する。このため、半導体デバイス駆動回路ＨＶＩＣ３は、負電位発生期間ＴＭがタイマー設定時間ＴＲより長くなっても、第１及び第２の負電位制御動作を支障無く実行することができる。

＜その他＞
上述した実施の形態において、各々が第１の信号遷移時を起点としてパルス信号ＯＮＬＶに単発の“Ｈ”パルスを発生させるパルス発生回路２ａ〜２ｄを示した。しかしながら、パルス発生回路２ａ〜２ｄは、それぞれ「単発の“Ｈ”パルス」に代えて「複数の“Ｈ”パルス」を発生するようにしても良い。

なお、本開示は、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。

１ 入力回路、２ａ〜２ｄ パルス発生回路、３ａ レベルシフト回路、３ｂ 負電位検出回路、４ ロジックフィルタ回路、５ ラッチ回路、６ 出力回路、１５ａ タイマー回路、１０１ａ〜１０１ｃ １次側回路、１０２ａ〜１０２ｃ ２次側回路、ＨＶＩＣ１〜ＨＶＩＣ３ 半導体デバイス駆動回路。

Claims (4)

1. デバイス駆動用の入力信号を受け、該入力信号に基づき、第１の電位を基準として第１のパルス信号を出力する第１の回路と、
   前記第１のパルス信号を、前記第１の電位と異なる第２の電位を基準とした第２のパルス信号に変換するレベルシフト回路とを備え、前記レベルシフト回路は、通常時に前記第２の電位が前記第１の電位より高くなるように動作し、
   前記第２のパルス信号に基づき、前記第２の電位を基準として出力信号を出力する第２の回路と、
   前記第２の電位が前記第１の電位より低下する負電位状態を検出し、前記負電位状態の有無を指示する負電位検出信号を出力する負電位検出回路とをさらに備え、
   前記入力信号は活性状態あるいは非活性状態を指示し、
   前記第１の回路は、パルス制御信号を受けるパルス発生回路を含み、前記パルス制御信号は前記負電位検出信号に同期して前記負電位状態の指示を開始し、前記パルス制御信号が前記負電位状態を指示する期間が負電位状態指示期間として規定され、
   前記パルス発生回路は、前記パルス制御信号が前記負電位状態を指示する時、信号無効化状態となり、前記パルス制御信号が前記負電位状態を指示しない時、通常状態となり、
   前記パルス発生回路は、
   通常状態時に、前記入力信号における前記非活性状態から前記活性状態への第１の信号遷移時を起点として前記第１のパルス信号にオン用パルスを発生させ、前記入力信号における前記活性状態から前記非活性状態への第２の信号遷移時を起点として前記第１のパルス信号にオフ用パルスを発生させ、
   前記信号無効化状態時に、前記第１のパルス信号の出力を無効化する第１の負電位制御動作を実行し、
   前記第１の負電位制御動作の終了時に前記入力信号が前記活性状態の時、前記第１の負電位制御動作の終了時を起点として前記第１のパルス信号に前記オン用パルスを発生させる第２の負電位制御動作を実行する、
   デバイス駆動回路。
2. 請求項１記載のデバイス駆動回路であって、
   前記パルス制御信号は前記負電位検出信号であり、
   前記負電位状態指示期間は、前記負電位検出信号が前記負電位状態を指示する期間である、
   デバイス駆動回路。
3. 請求項１記載のデバイス駆動回路であって、
   前記第１の回路は、
   前記負電位検出信号に基づきタイマー制御信号を出力するタイマー回路をさらに含み、
   前記パルス制御信号は前記タイマー制御信号であり、
   前記タイマー制御信号は前記負電位検出信号に同期して前記負電位状態の指示を開始し、タイマー設定時間の経過後に前記負電位状態の指示を終了し、
   前記負電位状態指示期間は、前記タイマー制御信号が前記負電位状態を指示する期間である、
   デバイス駆動回路。
4. 請求項１記載のデバイス駆動回路であって、
   前記第１の回路は、
   前記負電位検出信号に基づきタイマー制御信号を出力するタイマー回路をさらに含み、
   前記タイマー制御信号は前記負電位検出信号に同期して前記負電位状態の指示を開始し、タイマー設定時間の経過後に前記負電位状態の指示を終了し、
   前記パルス制御信号は、前記負電位検出信号と前記タイマー制御信号との組合せであり、
   前記負電位状態指示期間は前記負電位検出信号及び前記タイマー制御信号のうち少なくとも一方が前記負電位状態を指示する期間である、
   デバイス駆動回路。

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