JP2017098823A - 負荷駆動回路 - Google Patents

Abstract

【課題】メイン電源電圧及びサブ電源電圧を用いて動作する負荷駆動回路において、起動時における誤動作を極力防止できるようにした負荷駆動回路を提供する。【解決手段】起動時に電源スイッチ５がオンされ、バッテリ電源電圧ＶBDが急速に増加し、出力トランジスタＭ１のドレインに与えられると、出力トランジスタＭ１のドレインゲート間がカップリングして出力トランジスタＭ１がセルフターンオンしかかる。このとき、出力トランジスタＭ１のドレインソース間に通電されることに応じて簡易電源回路２６が動作する。簡易電源回路２６は、メイン電源電圧ＶBDを用いて動作するときに、ロジック電源回路３の電源電圧Ｖccが起動するよりも速く起動する。このため、誤動作防止回路２４は簡易電源回路２６による起動時の出力を用いて、出力トランジスタＭ１のゲート電圧をグランド電圧０Ｖに速く設定できる。【選択図】図１

Description

本発明は、負荷駆動回路に関する。

この種の負荷駆動回路の一例が特許文献１に開示されている。この特許文献１記載の技術は、別電源を用いない構成でプルダウン抵抗の接続を切り換えることを目的として、通常動作ではプルダウン抵抗素子を有効化してプルダウン抵抗として機能させ、リーク検査時にはプルダウン抵抗素子を無効化してゲート端子をハイインピーダンス状態に制御している。この特許文献１記載の技術によれば、高圧電源や負電源を必要とせず、抵抗素子の切替え制御を行うことができる。

特開２０１４−１７５９９４号公報 特開平８−１６２９３１号公報

この種の負荷駆動回路は、通常電源電圧が安定供給されているときには負荷を安定的に駆動可能になる。しかし、メイン電源電圧の起動時には、その起動時におけるメイン電源電圧の不安定さに起因して負荷駆動回路が誤動作してしまう虞がある。

例えば、負荷駆動回路が出力トランジスタとしてのＭＯＳトランジスタを用いて構成されているとき、メイン電源電圧が急激に印加されるとＭＯＳトランジスタがセルフターンオンしてしまい誤動作してしまう虞がある。この対策としてＭＯＳトランジスタのゲートを抵抗によりプルダウン又はプルアップするなどの対策を施すことが考えられる。しかし、定常的にプルダウン等してしまうと、ＭＯＳトランジスタの出力信号の波形歪みの原因となったり、ＭＯＳトランジスタのゲートの品質検査の妨げとなったりすることがある。この問題を解決するため、発明者は、特許文献１記載の技術の適用を鋭意検討したが、例えばプルダウンを無効化するときに例えば前段に構成される抵抗に通電し続ける必要があり、電流を多く消費してしまうという新たな課題を見出した。

また、例えば、他の論理回路を用いて電源投入時に回路を初期化して誤動作を防止する方法も考えられるが、この他の論理回路がメイン電源電圧を用いたサブ電源回路によるサブ電源電圧（例えばロジック電源電圧）を用いて動作するときには、このサブ電源電圧が通常動作保証電圧に至るまで回路の動作を保証できず、サブ電源回路の起動がメイン電源電圧の起動よりも大幅に遅いと、サブ電源回路が正常に起動するまで誤動作してしまうことになり望ましくない。

本発明の開示の目的は、メイン電源電圧及びサブ電源電圧を用いて動作する負荷駆動回路において、起動時における誤動作を極力防止しながら出力トランジスタを安定的に使用できるようにした負荷駆動回路を提供することにある。

請求項１記載の発明によれば次のように作用する。請求項１記載の発明は、２つの電源ノード間に印加されるメイン電源電圧を用いると共に、メイン電源電圧を用いてサブ電源回路により生成されるサブ電源電圧を用いて、出力端子に接続される負荷に通電オン及び通電オフ駆動する負荷駆動回路を対象としている。

出力トランジスタは少なくとも制御端子及び２つの通電端子を備え、２つの電源ノードのうち一方の電源ノードと出力端子との間に２つの通電端子が接続されている。駆動回路は通常動作時には入力信号に応じた制御信号を出力トランジスタの制御端子に印加する。簡易電源回路は、少なくとも一部が出力トランジスタの２つの通電端子の何れかの通電端子に直列接続された通電経路に設けられ、起動時に出力トランジスタの２つの通電端子に通電されることに応じて起動する。

起動時に、メイン電源電圧が急速に増加し出力トランジスタの一方の通電端子に与えられると、出力トランジスタの一方の通電端子が制御端子にカップリングして出力トランジスタがセルフターンオンしかかる。このとき、出力トランジスタの２つの通電端子に通電されることに応じて簡易電源回路が動作する。

簡易電源回路は、メイン電源電圧を用いて起動するときに、サブ電源回路のサブ電源電圧が起動するよりも速く起動するため、誤動作防止回路は簡易電源回路による起動時の出力を用いて出力トランジスタの制御端子を所定電圧に速く設定できる。これにより、サブ電源回路のサブ電源電圧を用いて電源投入時に初期化して誤動作を防止する方法に比較して素早く出力トランジスタの誤動作を防止できる。

また、出力トランジスタの制御端子が所定電圧に設定された後、サブ電源回路のサブ電源電圧が起動時の電圧から通常動作保証電圧に至ると、誤動作防止回路は、その後、出力トランジスタの制御端子に設定された所定電圧を無効化する。このとき、例えば他の回路がサブ電源回路によるサブ電源電圧を用いて動作したとしても通常動作保証される。しかも、出力トランジスタの制御端子を定常的にプルダウン又はプルアップしなくても構成できるため、出力トランジスタの出力波形歪みを極力抑制でき、出力トランジスタの制御端子の品質検査を容易に実施できる。これにより、メイン電源電圧の起動時に急速な電圧変化を生じたとしても、この影響に基づく誤動作を防止できる。

電源電圧が急激に印加されることによる誤動作を防止することを目的として、ゲート端子に接続される抵抗と直列にコンデンサを接続することで微分回路を構成する技術も開発されている（例えば、特許文献２参照）。しかし、電源電圧の変化の影響を考慮すると、半導体集積回路装置内に組み込むには容量値が大きくなりすぎることが判明している。請求項１０記載の発明によれば、負荷駆動回路が半導体集積回路装置の内部に構成されているため、大容量コンデンサを用いることなく構成でき、大面積を要するコンデンサを半導体集積回路装置内に組み込む必要をなくすことができる。これにより、半導体集積回路装置の回路規模を抑制できる。

第１実施形態を概略的に示す電気的構成図 （ａ）（ｂ）は簡易電源回路の構成例を示す電気的構成図 各トランジスタのオンオフ状態、及び各ノードの信号変化を概略的に示すタイミングチャート 比較対象例を図３に対応して示すタイミングチャート 第２実施形態を概略的に示す電気的構成図 各トランジスタのオンオフ状態、及び各ノードの信号変化を概略的に示すタイミングチャート 第３実施形態を概略的に示す電気的構成図 各トランジスタのオンオフ状態、及び各ノードの信号変化を概略的に示すタイミングチャート 第４実施形態を概略的に示す電気的構成図 各トランジスタのオンオフ状態、及び各ノードの信号変化を概略的に示すタイミングチャート 第５実施形態を概略的に示す電気的構成図 各トランジスタのオンオフ状態、及び各ノードの信号変化を概略的に示すタイミングチャート

以下、負荷駆動回路の幾つかの実施形態について、図面を参照しながら説明する。各実施形態において同一又は類似の機能を備えた構成要件については、後の実施形態では同一又は類似の符号を付して必要に応じて説明を省略し、各実施形態の特徴部分の説明を中心に行う。

また、以下に示す各実施形態の各種トランジスタにおいて、ＭＯＳトランジスタのゲート又はバイポーラジャンクショントランジスタのベースを制御端子の一例とし、ＭＯＳトランジスタのドレイン及びソース又はバイポーラジャンクショントランジスタのコレクタ及びエミッタを通電端子の一例としている。

（第１実施形態）
図１から図４は第１実施形態に係る説明図を示している。図１は負荷駆動回路１の電気的構成例を示している。この図１において、負荷駆動回路本体となる負荷駆動回路１は、例えばＡＳＩＣ（Application Specific Integrated Circuit）などの半導体集積回路装置を用いて構成され、半導体チップ内に出力トランジスタとしてのｎチャネル型のパワーＭＯＳＦＥＴ（以下、出力トランジスタと称す）Ｍ１を備え、この出力トランジスタＭ１の周辺に位置して、この出力トランジスタＭ１を駆動するための回路が付加された構成となっている。

負荷駆動回路１の外部には、昇圧回路２、サブ電源回路としてのロジック電源回路３、バッテリ４、及び、電源スイッチ５等が構成されている。バッテリ４の電源電圧ＶBDが例えば１２Ｖ程度の電圧に設定されている。バッテリ４の電源電圧ＶBDは、電源スイッチ５の操作に応じて２つの電源ノードとなる２つの端子６、７に印加され、これにより、負荷駆動回路１は電源スイッチ５のオン動作に応じてバッテリ電源電圧ＶBDを入力する。

昇圧回路２は、例えば負荷駆動回路１の内部に構成されるパワーオンリセット（Power On Reset：ＰＯＲ）回路８によりＰＯＲ信号が与えられることにより動作するように構成され、バッテリ電源電圧ＶBDを昇圧し負荷駆動回路１に例えば２４Ｖ程度の昇圧電圧ＶCPを供給する。ロジック電源回路３は、バッテリ電源電圧ＶBDを降圧して安定化した例えば５Ｖの電源電圧Ｖccを負荷駆動回路１に供給する。

負荷駆動回路１の内部には、プリドライバ９が駆動部として構成されている。プリドライバ９は、通常動作時において例えば電源電圧Ｖcc及び昇圧電圧ＶCPを用いて動作し、外部の装置１０から端子１１に入力されるロジック信号に応じた制御信号を生成し、出力トランジスタＭ１のゲートに電流注入制御／電流放出制御することで、出力トランジスタＭ１のオン／オフ時のスルーレート制御機能を備えている。

プリドライバ９は、例えば、電流源１２、１３、スイッチ１４、バッファ１５、及びゲート電圧保持用のコンデンサ１６、を備える。また、プリドライバ９の入力段にはプルアップ抵抗１７が設けられている。電流源１２は、昇圧電圧ＶCPの供給端子１８と出力トランジスタＭ１のゲートとの間に接続され、昇圧電圧ＶCPを用いて定電流Ｉ１を生成し、出力トランジスタＭ１のゲートに供給するように構成されている。通常動作状態では電流源１２は定電流Ｉ１を流す。

出力トランジスタＭ１のゲートとグランドとの間には、スイッチ１４及び電流源１３が直列接続されている。通常動作状態では電流源１３は定電流Ｉ２（＞Ｉ１）を出力トランジスタＭ１のゲートノードＮ１から引く。スイッチ１４は制御端子付きの構成である。装置１０が論理入力信号IN_Nを端子１１に出力すると、バッファ１５を通じてスイッチ１４の制御端子に入力される。スイッチ１４は、この制御信号に応じてオンまたはオフする。スイッチ１４がオフされているときには、電流源１２の定電流Ｉ１がコンデンサ１６を充電するに従って、出力トランジスタＭ１のゲートノードＮ１のゲート電圧が上昇する。スイッチ１４がオンされると、電流源１３が出力トランジスタＭ１のゲートノードＮ１のコンデンサ１６に充電された電荷を電流Ｉ２（＞Ｉ１）で引き抜く。これにより、出力トランジスタＭ１のゲート電圧を調整できる。また、電流源１２、１３が定電流Ｉ１、Ｉ２を出力トランジスタＭ１のゲートに印加又はゲートから引きぬくことで台形波電圧を駆動電圧とすることができスルーレート制御できる。この結果、出力トランジスタＭ１をオンまたはオフできる。

また、負荷駆動回路１の内部にはパワーオンリセット回路８が構成されている。このパワーオンリセット回路８は、ロジック電源電圧Ｖccを検出する検出回路として用いられるが、ロジック電源電圧Ｖccを入力する電圧に応じて内部の種々のロジック回路１９や例えば昇圧回路２をリセットする回路である。また後述するが、本実施形態では、パワーオンリセット回路８の出力信号ＰＯＲＢを用いて回路の誤動作を防止可能にする。出力信号ＰＯＲＢはパワーオンリセット信号ＰＯＲの反転信号を示している。

出力トランジスタＭ１のゲートソース間には、２つのツェナーダイオード２０、２１が互いに逆方向接続されている。これらのツェナーダイオード２０、２１は、出力トランジスタＭ１のゲートを保護するための保護回路として設けられる。また、出力トランジスタＭ１のソースは、出力端子２２を通じて負荷２３に接続されている。負荷２３は例えばＬＥＤなどであり図１にはその等価回路を示している。プリドライバ９が出力トランジスタＭ１をオン駆動することで、出力トランジスタＭ１がオンすれば、負荷２３に通電されるようになり、逆に、プリドライバ９が出力トランジスタＭ１をオフ駆動することで出力トランジスタＭ１がオフすれば、負荷２３には非通電となる。

出力トランジスタＭ１のゲート、ソースとグランドとの間には誤動作防止回路２４が構成されている。誤動作防止回路２４は、ダイオード２５、簡易電源回路２６、ｎチャネル型のＭＯＳトランジスタ（以下トランジスタと略す）Ｍ２、Ｍ３、Ｍ５、抵抗２７、及び、ｐチャネル型のＭＯＳトランジスタ（以下トランジスタと略す）Ｍ４を備えて構成され、バッテリ電源電圧ＶBDの急峻変化時における出力トランジスタＭ１の誤動作を防止するように構成される。トランジスタＭ２、Ｍ３は、第４トランジスタとして用いられる。

以下、誤動作防止回路２４の構成の詳細を説明する。出力トランジスタＭ１のソースとグランドとの間には、ダイオード２５のアノードカソード間と簡易電源回路２６とが直列接続されている。ダイオード２５は、単体又は複数並列接続されることにより構成されていると良い。複数並列接続されているときには簡易電源回路２６に流れ込む電流の許容量を増加させることができる。

簡易電源回路２６は、出力トランジスタＭ１のソースから流れ込む電流及びバッテリ電源電圧ＶBDの電圧を用いて簡易的な電源電圧Ｖｎを生成するもので、例えばその入力電圧の変化に対する出力電圧の変化の応答性が、少なくともロジック電源回路３より速くなるように構成されている。例えば図２（ａ）、図２（ｂ）に構成例を示す。

図２（ａ）に示すように、簡易電源回路２６は、ダイオード２５のカソードとグランドとの間に直列接続された抵抗２８及び逆方向ツェナーダイオード２９と、これらの抵抗２８及び逆方向ツェナーダイオード２９の共通接続ノードＮ２にその制御端子としてのベースが接続されたＮＰＮ形のバイポーラトランジスタ（以下、トランジスタと略す）Ｍ６と、を備える。この簡易電源回路２６は、半導体集積回路装置内に構成されているため、抵抗２８及び逆方向ツェナーダイオード２９のカソードの共通接続ノードＮ２には例えば数ｐＦオーダーの寄生容量３０が存在する。なお、以下の説明では、寄生容量３０は、図２（ａ）に示すように、ノードＮ２に設けられていることを前提として説明を継続するが、これに限定されるものではない。例えば、簡易電源回路２６ａとして図２（ｂ）に示す構成を適用しても良く、寄生容量に関しては種々考慮できる。図２（ｂ）に示すように、ノードＮ２と逆方向ツェナーダイオード２９のカソードとの間に順方向ダイオード２９ａを別途設けても良い。図２（ｂ）に示すように、ダイオード３１のアノードとトランジスタＭ６のエミッタの共通接続ノードに存在する寄生容量３０ａの存在を考慮しても良い。また、ダイオード３１のカソードに存在する寄生容量を前述の寄生容量３０に代えて又は加えて考慮しても良い。なお、トランジスタＭ６は、第２トランジスタとして用いられるが、ＮＰＮ形のバイポーラトランジスタに限らず、ＰＮＰ形のバイポーラトランジスタを用いて回路構成をこれに応じて変更しても良いし、ｎ又はｐチャネル型のＭＯＳトランジスタを用いて回路構成しても良い。

このトランジスタＭ６は、そのコレクタがバッテリ電源電圧ＶBDの供給端子６に接続されており、そのエミッタがダイオード３１のアノードに接続されている。図１に示すように、簡易電源回路２６の出力となるトランジスタＭ６のエミッタは、ダイオード３１のアノードカソード間を通じてトランジスタＭ２のゲートノードＮ３に接続されている。また、電源電圧Ｖccの供給端子３２にはロジック電源回路３が接続されているため、ロジック電源回路３から供給端子３２に電源電圧Ｖccが入力されるが、この供給端子３２もまた、ダイオード３３のアノードカソード間を通じてトランジスタＭ２のゲートノードＮ３に接続されている。

このトランジスタＭ２のゲートノードＮ３とグランドとの間にはインバータ３４が接続されている。この第１インバータとしてのインバータ３４は、トランジスタＭ５のソースドレイン間とトランジスタＭ４のドレインソース間とを直列接続すると共に、これらのトランジスタＭ５及びＭ４のゲートをノードＮ４にて共通接続して構成され、このインバータ３４の出力端子がトランジスタＭ３のゲートに接続されることで構成される。

インバータ３４の入力端子となる共通接続ノードＮ４には、パワーオンリセット回路８の出力信号ＰＯＲＢが入力されている。トランジスタＭ５及びＭ４は相補的にオンオフするため、パワーオンリセット回路８の出力信号ＰＯＲＢに応じてトランジスタＭ５及びＭ４は相補的にオンオフする。

パワーオンリセット回路８が出力信号ＰＯＲＢの電圧を低く保持している状態では、トランジスタＭ２のゲートノードＮ３に例えば電源電圧Ｖccが供給されると、トランジスタＭ５がオンすると共にトランジスタＭ４がオフする。この場合、電源電圧Ｖccが簡易電源回路２６及びロジック電源回路３から双方のトランジスタＭ２及びＭ３のゲートに供給されるようになり、双方のトランジスタＭ２及びＭ３がオンする。すると、誤動作防止回路２４の動作が有効化され、出力トランジスタＭ１のゲートノードＮ１の充電電荷が抵抗２７及びトランジスタＭ２、Ｍ３を通じてグランドに放電される。

逆に、パワーオンリセット回路８が、出力信号ＰＯＲＢの電圧を高くすると、トランジスタＭ５がオフすると共にトランジスタＭ４がオンする。この場合、簡易電源回路２６の出力電圧は、ダイオード３１を通じてトランジスタＭ２のゲートノードＮ３に供給されるものの、トランジスタＭ３のゲートはトランジスタＭ４によりプルダウンされるためトランジスタＭ３はオフする。これにより、出力トランジスタＭ１のゲートは開放され、誤動作防止回路２４の動作は無効化されるようになる。このようにして、トランジスタＭ２、Ｍ３は出力トランジスタＭ１のゲートを通電／開放する。

以下、起動時から通常状態に至るまでの動作について説明する。図３は各ノードの電圧、電流、トランジスタのオン又はオフ状態に遷移する時間的流れを概略的に示している。この図３において、電流源１２の電流値をＩ１、電流源１３の電流値をＩ２、出力トランジスタＭ１のゲート電圧をＶｇ、出力トランジスタＭ１のドレイン電流をＩｄ、簡易電源回路２６の出力電圧をＶｎとしている。

図３に示すように、電源スイッチ５がオンされバッテリ電源電圧ＶBDが投入されると、出力トランジスタＭ１のドレインゲート間に存在する寄生容量を通じて当該ドレインゲート間がカップリングし、出力トランジスタＭ１のゲート容量が充電される。この出力トランジスタＭ１のゲート容量が充電されるとゲート電圧が上昇する。この結果、出力トランジスタＭ１がセルフターンオンする。出力トランジスタＭ１がセルフターンオンすると、バッテリ電源電圧ＶBDが出力トランジスタＭ１を通じて誤動作防止回路２４の簡易電源回路２６に通電される。

ここで、簡易電源回路２６は、例えばロジック電源回路３よりも出力電圧の応答性が速いため、簡易電源回路２６の出力電圧Ｖｎは、ロジック電源回路３の電源電圧Ｖccより速く起動する。ここで、昇圧回路２の出力電圧ＶCPはパワーオンリセット信号ＰＯＲが与えられていないため出力電圧ＶCPを発生しない。例えば、図２（ａ）の回路構成を適用した場合には、簡易電源回路２６は、抵抗２８及びツェナーダイオード２９によりＮＰＮトランジスタＭ６のベース電圧を急峻に上昇させる。ＮＰＮトランジスタＭ６は、このベース電圧の上昇に応じて急速にオンし、ＮＰＮトランジスタＭ６のコレクタエミッタ間を通じてバッテリ電源電圧ＶBDを通電させる。この電流は、ダイオード３１を通じてトランジスタＭ２のゲートノードＮ３に印加される。

他方、パワーオンリセット回路８は、起動する前には出力信号ＰＯＲＢをグランド電圧０Ｖに保持しており、他方、出力信号ＰＯＲを用いて昇圧回路２及びロジック回路１９をリセットし続けている。

パワーオンリセット回路８が出力信号ＰＯＲＢのグランド電圧０Ｖをインバータ３４の制御端子に印加させると、簡易電源回路２６の出力電圧Ｖｎの上昇に応じてインバータ３４のトランジスタＭ５がオンし、簡易電源回路２６の出力電圧Ｖｎがダイオード３１及びトランジスタＭ５のソースドレイン間を通じてトランジスタＭ３のゲートに印加される。これによりトランジスタＭ３はオンする。これにより、これらのトランジスタＭ２及びＭ３はタイミングｔ１において双方共にオンするため、出力トランジスタＭ１のゲートノードＮ１はプルダウンされるようになる。出力トランジスタＭ１のゲートがグランド電圧０Ｖに移行すると、次第に出力トランジスタＭ１はオフする。

出力トランジスタＭ１がオフしたとしても、簡易電源回路２６の出力電圧Ｖｎは、簡易電源回路２６を構成する寄生容量３０の充電電圧により保持される。バッテリ電源電圧ＶBDの起動時の変化が整定電圧Ｖ0に達し立上り変化が概ね終了すれば、出力トランジスタＭ１のドレインゲート間容量を通じたカップリングも終了し、出力トランジスタＭ１のセルフターンオン現象は解消される。したがって、少なくともバッテリ電源電圧ＶBDの起動時の変化が整定電圧Ｖ0に達するまでの間、簡易電源回路２６が寄生容量３０に電荷を保持することで、グランド電圧０Ｖを超える電圧に出力電圧Ｖｎを保持させることでトランジスタＭ２及びＭ３をオンし続けると良い。

バッテリ電源電圧ＶBDの起動時の立上り変化が概ね終了し、簡易電源回路２６が寄生容量３０に保持された電力を放電するときに簡易電源回路２６の出力電圧Ｖｎは低下する。しかし、バッテリ電源電圧ＶBDが定常的に整定電圧Ｖ0に達した電圧を出力することでセルフターンオン現象を生じることはなくなり、出力トランジスタＭ１はオフし続ける。このとき、簡易電源回路２６は自動的に非動作状態に移行するため、定常時に電力を出力し続けることもなくなり消費電力を低減できる。

このようにして、バッテリ電源電圧ＶBDが出力トランジスタＭ１のドレインに印加されることで出力トランジスタＭ１がセルフターンオンしたとしても、その直後に当該出力トランジスタＭ１のゲートは抵抗２７によりプルダウンされ出力トランジスタＭ１はオフする。この結果、バッテリ電源電圧ＶBDの急激な印加に応じた出力トランジスタＭ１の誤オンを防止できる。

その後、ロジック電源回路３はバッテリ電源電圧ＶBDを用いてその出力電圧Ｖccを上昇させる。パワーオンリセット回路８は、ロジック電源回路３の出力電圧Ｖccを検出するが、ロジック電源回路３の出力電圧Ｖccが通常動作保証電圧Ｖｙ（例えば３．３Ｖ）に達すると、タイミングｔ２においてパワーオンリセット回路８は出力信号ＰＯＲＢの電圧を電圧Ｖccに近い値まで急上昇させ、その後の出力信号ＰＯＲＢを電圧Ｖccと同等値とする。通常動作保証電圧Ｖｙは、負荷駆動回路１の通常動作可能となることを保証する電圧を示すものである。これにより、負荷駆動回路１に供給される電源電圧Ｖccは通常状態であると見做され、パワーオンリセット回路８はロジック回路１９のリセット状態を解除して初期化し、ロジック回路１９を通常動作に移行させる。

このとき、パワーオンリセット回路８は出力信号ＰＯＲＢをインバータ３４に出力することでインバータ３４の出力をグランド電圧０Ｖにする。すると、トランジスタＭ３はオフし、出力トランジスタＭ１のゲートは開放される。これにより、誤動作防止回路２４の動作が無効化される。

この後の動作は通常動作となる。入力端子１１に装置１０から入力信号IN_Nが入力されると、プリドライバ９はこの入力信号IN_Nに応じて出力トランジスタＭ１の制御端子に制御信号を印加し、当該出力トランジスタＭ１をオンまたはオフさせる。例えば、出力トランジスタＭ１がオフすれば、簡易電源回路２６には電源が供給されないため出力を停止する。トランジスタＭ２のゲートにはロジック電源回路３が出力電圧Ｖccを与えているものの、パワーオンリセット回路８はインバータ３４の出力をグランド電圧０Ｖに固定し続けているため、トランジスタＭ３はオフし続ける。この結果、出力トランジスタＭ１のゲートは開放され続けることになる。逆に、出力トランジスタＭ１がオンすれば簡易電源回路２６は出力電圧Ｖｎを出力し始めるものの、同様にパワーオンリセット回路８がインバータ３４の出力をグランド電圧０Ｖに固定し続けているため、トランジスタＭ３はオフし続ける。この結果、出力トランジスタＭ１のゲートは開放され続けることになり、簡易電源回路２６を用いた誤動作防止回路２４は通常動作に影響を与えることはない。

＜発明者らの開発経緯＞
図４は発明者が考慮した比較対象例の動作を示している。例えば、簡易電源回路２６やトランジスタＭ２、Ｍ３などによる誤動作防止回路２４を用いることなく、起動時に出力トランジスタＭ１のゲートが開放されていると、図４の期間ＴＡに示すように、バッテリ電源電圧ＶBDが急速に増加することにより出力トランジスタＭ１のドレインゲート間がカップリングし、出力トランジスタＭ１がセルフターンオンし続ける。

また、スルーレート制御付のプリドライバ９は、出力トランジスタＭ１のゲート容量に定電流を流入及び流出することで台形波電圧を出力トランジスタＭ１のゲートノードＮ１に印加する。起動前後における昇圧回路２の出力電圧ＶCPの不足時やロジック電源回路３の出力電圧の不足時においても、プリドライバ９は出力をオフに保持しなければならない。出力トランジスタＭ１のゲートにプルダウン抵抗を定常的に付加してしまうと、プリドライバ９が生成する台形波が歪むことがある。この歪み対策を図るため、プリドライバ９の前段にバッファアンプを設ける対策もある。また例えば、多チャンネルのプリドライバの出力を有するＡＳＩＣを採用したときには、チャンネルごとにバッファアンプを設けると良い。

本実施形態の図１記載の構成によれば、電源スイッチ５がオンされることでバッテリ電源電圧ＶBDが端子６に入力されると、出力トランジスタＭ１がセルフターンオンしかかる。このとき、出力トランジスタＭ１のドレインソース間に通電されることに応じて簡易電源回路２６が起動する。誤動作防止回路２４は簡易電源回路２６による起動時の出力を用いて出力トランジスタＭ１のゲートをグランド電圧０Ｖに速く設定する。この結果、たとえバッテリ電源電圧ＶBDが急速に増加して入力されても誤動作を防止できる。

また、出力トランジスタＭ１のゲートがグランド電圧０Ｖに設定された後、ロジック電源回路３のロジック電源電圧Ｖccが起動前の電圧から通常動作保証電圧Ｖｙに至ると、誤動作防止回路２４は、その後、出力トランジスタＭ１のゲートを開放することによりグランド電圧０Ｖに固定することを無効化する。

出力トランジスタＭ１のゲートを定常的にプルダウンしなくても構成できるため、プリドライバ９が生成する台形波電圧の歪みを極力抑制できる。この結果、出力トランジスタＭ１の出力波形歪みを極力抑制でき、さらに出力トランジスタＭ１の制御端子の品質検査を容易に実施できる。また、多チャンネルのプリドライバ９の出力を有するＡＳＩＣを採用したとしても、バッファアンプを設けた構成に比較して回路面積を縮小化でき、消費電力を極力抑制できる。

また、起動時において、簡易電源回路２６は、抵抗２８に流れる電流に応じて少なくともバッテリ電源電圧ＶBDの起動時の変化が整定電圧Ｖ0に達するまでＮＰＮトランジスタＭ６のエミッタを通じて電力をトランジスタＭ２のゲートノードＮ３に与えるように構成されている。このため、出力トランジスタＭ１を必要な期間、オフさせ続けることができる。

また、出力トランジスタＭ１のゲートに印加する所定電圧がグランド電圧０Ｖとされているため、出力トランジスタＭ１を必ずオフさせることができる。
ロジック電源回路３の出力電圧Ｖccが起動前電圧となるグランド電圧０Ｖから通常動作保証電圧Ｖｙ（例えば３．３Ｖ）に至ったことをパワーオンリセット回路８により検出されると、トランジスタＭ３がオフし出力トランジスタＭ１のゲートを開放するため、ロジック電源回路３の出力電圧Ｖccが通常動作保証電圧Ｖｙに至ったことを検出してから出力トランジスタＭ１のゲートを開放し当該出力トランジスタＭ１を有効動作させることができる。これにより、動作の信頼性を向上できる。

負荷駆動回路１が半導体集積回路装置により構成されているため、大容量コンデンサを用いることなく構成でき、大面積を要するコンデンサを半導体集積回路装置内に組み込む必要をなくすことができる。これにより回路規模を抑制できる。

（第２実施形態）
図５及び図６は第２実施形態の追加説明図を示している。図５は第２実施形態の負荷駆動装置１０１の構成例を示しており、図６はこの構成例に係るタイミングチャートを概略的に示している。本実施形態の構成例を示す図５の負荷駆動装置１０１においては、第１実施形態の出力トランジスタＭ１に代えて出力トランジスタＭ１１と表記し、第１実施形態のトランジスタＭ２、Ｍ３に代えてトランジスタＭ１２、Ｍ１３と表記している。これは説明の便宜を図るためである。トランジスタＭ１３は第３トランジスタとして用いられる。

図５に示すように、負荷２３には、電源スイッチ５を通じてバッテリ電源電圧ＶBDが印加されるように構成されており、負荷駆動回路１に代わる負荷駆動回路１０１はプリドライバ９に代わるプリドライバ１０９、及び、誤動作防止回路２４に代わる誤動作防止回路１２４を備える。プリドライバ１０９は、バッテリ電源電圧ＶBDを用いて出力トランジスタＭ１１のゲートに定電流を流入及び流出することで台形波電圧を生成し出力トランジスタＭ１１のゲートノードＮ１に印加し、負荷駆動回路１０１の出力端子２２をバッテリ電源電圧ＶBDに近い電圧又はグランド電圧０Ｖに制御することで負荷２３に通電オン及びオフ制御する。

誤動作防止回路１２４は、その簡易電源回路１２６の構成を、出力トランジスタＭ１１のドレイン側に設けている。簡易電源回路１２６は、ＰＮＰトランジスタ３５、３６、抵抗３７、３８、及び、ツェナーダイオード４０を主として構成される。バッテリ電源電圧ＶBDの供給端子６と出力トランジスタＭ１１のドレインとの間には、ダイオード接続されたＰＮＰトランジスタ３５と抵抗３８とが直列接続されている。また、バッテリ電源電圧ＶBDの供給端子６と出力トランジスタＭ１１のドレインとの間には逆流防止用のダイオード２５も接続されている。またＰＮＰトランジスタ３６は、ＰＮＰトランジスタ３５にカレントミラー接続されている。そして、ＰＮＰトランジスタ３６のコレクタとグランドとの間には、抵抗３９及び逆方向のツェナーダイオード４０が直列接続されている。

簡易電源回路１２６は、抵抗３９とツェナーダイオード４０のカソードとの共通接続ノードを出力としており、その出力はダイオード３１を通じてトランジスタＭ１２のゲートに接続されている。その他の構成は前述実施形態と同様であるため、その構成説明を省略する。

図６に示すように、電源スイッチ５がオンされることにより、バッテリ電源電圧ＶBDが負荷駆動装置１０１に入力されると、このバッテリ電源電圧ＶBDは、負荷２３を通じて出力トランジスタＭ１１のドレインに印加される。この印加電圧は出力トランジスタＭ１１のドレインゲート間に寄生するゲート容量を通じてゲート容量及びコンデンサ１６を充電し、出力トランジスタＭ１１はセルフターンオンする。このとき、簡易電源回路１２６は、出力電圧Ｖｎ１を、ダイオード２５を通じてトランジスタＭ１２のゲートノードＮ１に出力する。このとき、第１実施形態と同様の作用によりトランジスタＭ１２及びＭ１３はタイミングｔ１においてオンする。この結果、出力端子２２の電圧Ｖoutが、バッテリ電源電圧ＶBDまで上昇するものの、出力トランジスタＭ１１のゲートがプルダウンされる。なお、簡易電源回路１２６は、バッテリ電源電圧ＶBDから電源供給されると出力電圧Ｖｎ１を所定電圧のままとし定常的に保持する。

パワーオンリセット回路８が、タイミングｔ２において通常動作保証電圧Ｖｙを検出すると通常電圧状態に移行し、トランジスタＭ１３がオフすることで、出力トランジスタＭ１１のゲートノードＮ１が開放され、誤動作防止回路１２４が無効化される。

その後、プリドライバ１０９が、タイミングｔ２〜ｔ３において出力トランジスタＭ１１をオフしているときには出力端子２２の電圧Ｖout（＝ＯＵＴ）は概ねバッテリ電源電圧ＶBDと等しくなる。逆に、プリドライバ１０９が、タイミングｔ３において出力トランジスタＭ１１をオンすると出力端子２２の電圧Ｖoutはグランド電圧０Ｖになる。その他の作用は前述実施形態と同様であるためその説明を省略する。本実施形態の構成においても前述実施形態と同様の作用効果が得られる。

（第３実施形態）
図７及び図８は第３実施形態の追加説明図を示している。図７は第３実施形態の構成例を示しており、図８はこの構成例に係るタイミングチャートを概略的に示している。本実施形態の構成例を示す図７においては、第１実施形態の出力トランジスタＭ１に代えてＰチャネル型のＭＯＳトランジスタ（以下出力トランジスタと略す）Ｍ２１を用いている。出力トランジスタＭ２１のソースはバッテリ電源電圧ＶBDの供給端子に接続されており、出力トランジスタＭ２１のドレインは出力端子２２に接続されている。また図７においては、第１実施形態のトランジスタＭ２、Ｍ３に代えてトランジスタＭ２２、Ｍ２３と表記しているが、これは説明の便宜を図るためである。

図７に示すように、負荷２３は出力端子２２とグランドとの間に接続されている。負荷駆動回路２０１は、プリドライバ２０９及び誤動作防止回路２４に代わる誤動作防止回路２２４を備える。プリドライバ２０９は、バッテリ電源電圧ＶBDを用いて出力トランジスタＭ２１のゲートに定電流Ｉ１、Ｉ２を流入及び流出することで台形波電圧を生成して印加し、負荷駆動回路２０１の出力端子２２をバッテリ電源電圧ＶBDに近い電圧又はグランド電圧に制御することで負荷２３に通電制御する。

誤動作防止回路２２４は、その簡易電源回路２６の構成を出力トランジスタＭ２１のドレイン側に設けている点で第１実施形態と異なるが、その内部構成は同様であるため同一符号を付している。

また、本実施形態が第１実施形態と異なるところは、抵抗２７及びトランジスタＭ２２、Ｍ２３のドレインソースの直列接続回路にカレントミラー回路４１を介在して構成しているところである。カレントミラー回路４１は、バッテリ電源電圧ＶBDの供給端子６にダイオード接続されたＰＮＰトランジスタ４２とこのＰＮＰトランジスタ４２のベースにベースを共通接続したＰＮＰトランジスタ４３とを備え、ＰＮＰトランジスタ４３のエミッタを供給端子６に接続すると共にコレクタを出力トランジスタＭ２１のゲートノードＮ２０１に接続して構成されている。

したがって、図８のタイミングｔ１において、トランジスタＭ２２、Ｍ２３の双方がオンすると、ＰＮＰトランジスタ４２にコレクタ電流が流れるようになり、これに応じて、ＰＮＰトランジスタ４３にもコレクタ電流が流れ、これに応じて出力トランジスタＭ１１のゲートノードＮ２０１はバッテリ電源電圧ＶBDにプルアップされる。この後の動作は、前述実施形態の動作に類似した動作となるためその説明を省略する。したがって、本実施形態においても前述実施形態と同様の作用効果を奏する。

（第４実施形態）
図９及び図１０は第４実施形態の追加説明図を示している。図９は第４実施形態の構成例を示しており、図１０はこの構成例に係るタイミングチャートを概略的に示している。本実施形態の構成例を示す図９においては、第１実施形態のトランジスタＭ２、Ｍ３に代えて、ｎチャネル型のＭＯＳトランジスタ（以下トランジスタと略す）Ｍ３２、Ｍ３３を備えている。

誤動作防止回路３２４は、ダイオード２５、簡易電源回路２６、ダイオード３１、第１インバータとしてのインバータ３３４、Ｎチャネル型のＭＯＳトランジスタ（以下、トランジスタと略す）Ｍ３３、及び、抵抗３２７ａを備え、さらに、イネーブル端子４４の入力信号に応じて出力トランジスタＭ１のゲートノードＮ１の電圧をプルダウンするためのイネーブル回路３４７を備える。トランジスタＭ３３は第４トランジスタとして用いられる。

簡易電源回路２６の出力はダイオード２５を通じてインバータ３３４の動作用電源として用いられる。このインバータ３３４は、ロジック電源回路３の出力電圧Ｖccを入力し、この入力電圧を論理反転し、トランジスタＭ３３のゲートに出力するように構成される。このインバータ３３４は、図１のインバータ３４と同様の回路構成であり、その構成説明を省略する。出力トランジスタＭ１のゲートとグランドとの間には、トランジスタＭ３３のドレインソース間と抵抗３２７ａとが直列接続されている。

他方、本実施形態の負荷駆動回路３０１はイネーブル端子４４を備える。このイネーブル端子４４は、負荷駆動回路３０１の外部の装置１０から当該負荷駆動回路３０１の動作の有効／無効を切替可能に構成される端子である。イネーブル端子４４にはイネーブル回路３４７が接続されている。イネーブル回路３４７は、プルダウン抵抗４５、インバータ４６、ＮチャネルＭＯＳトランジスタ（以下、トランジスタと略す）Ｍ３２、及び、抵抗３２７ｂを備える。イネーブル端子４４にはプルダウン抵抗４５を介してインバータ４６が構成されている。このインバータ４６は、ロジック電源回路３から動作電源が供給されることで動作する。インバータ４６は、例えば図１に示すインバータ３４と同一構成であり、イネーブル端子４４に入力されるイネーブル信号ＥＮを受付けるイネーブル信号受付回路として動作する。インバータ４６の出力はトランジスタＭ３２のゲートに入力されている。出力トランジスタＭ１のゲートとグランドとの間には、トランジスタＭ３２のドレインソース間と抵抗３２７ｂとが直列接続されている。

本実施形態の負荷駆動回路３０１は、起動するときに簡易電源回路２６がインバータ３３４を通じてトランジスタＭ３３のゲートに電圧を印加する構成と、イネーブル端子４４からイネーブル信号ＥＮを受付け、当該イネーブル信号ＥＮに応じてトランジスタＭ３２のゲートに電圧を印加するイネーブル回路３４７と、を分離して構成している。

前述構成の動作を説明する。起動に際し、図１０のタイミングｔ１において、簡易電源回路２６はダイオード３１を通じて動作電源をインバータ３３４に供給出力するが、インバータ３３４はこの起動時の出力をトランジスタＭ３３のゲートに出力するようになる。すなわち、簡易電源回路２６の出力電圧Ｖｎの上昇に応じてトランジスタＭ３３のゲート電圧も上昇し、出力トランジスタＭ１のゲートがグランド電圧０Ｖに保持される。その後、簡易電源回路２６が出力電圧Ｖｎを低下するが、その前又はその後にロジック電源回路３は出力電圧Ｖccを上昇させる。

このため図１０に示すように、起動に際し、簡易電源回路２６が電圧Ｖｎを出力することでインバータ３３４の作用によりトランジスタＭ３３がオンする。この結果、出力トランジスタＭ１のゲートノードＮ１がグランド電圧０Ｖに設定される。トランジスタＭ３３がオンしている間は、負荷駆動回路３０１の動作は無効化され、プリドライバ９による出力トランジスタＭ１のゲート制御動作は無効化される。

その後、簡易電源回路２６の出力電圧Ｖｎが低下すると、トランジスタＭ３３がオフすることで出力トランジスタＭ１のゲートノードＮ１は開放されるが、このタイミングではすでにバッテリ電源電圧ＶBDの入力電圧は整定電圧Ｖ0に達しているため、出力トランジスタＭ１のセルフターンオン現象は解消されている。このため、出力トランジスタＭ１はオフしたままとなる。また、ロジック電源回路３の出力電圧Ｖccが定常電圧になると、インバータ３３４はグランド電圧０Ｖを定常的に出力するようになり、トランジスタＭ３３はオフ状態を保持する。

その後、図１０のタイミングｔ１〜ｔ５に示すように、イネーブル端子４４にイネーブル信号ＥＮのノンアクティブレベル「Ｌ」が入力され続けていると、ロジック電源回路３の出力電圧Ｖccの上昇に伴いインバータ４６の作用によりトランジスタＭ３２がオンされる。このため、誤動作防止回路３２４は、プリドライバ９による出力トランジスタＭ１のゲート制御動作を無効化する。

トランジスタＭ３３又はＭ３２の何れか少なくとも一方がオンしている間には、負荷駆動回路３０１の動作は無効化され、プリドライバ９による出力トランジスタＭ１のゲート制御動作は無効化される。

また、図１０のタイミングｔ５〜ｔ６に示すように、イネーブル端子４４にイネーブル信号ＥＮのアクティブレベル「Ｈ」が入力されることでインバータ４６の出力がグランド電圧０Ｖになると、トランジスタＭ３２がオフされることで誤動作防止回路３２４はプリドライバ９によるゲート制御動作を有効化する。すなわち、トランジスタＭ３２及びＭ３３が共にオフされれば、負荷駆動回路３０１の動作は有効化され、プリドライバ９による出力トランジスタＭ１のゲート制御動作は有効化される。その他の誤動作防止回路３２４の動作は前述実施形態に示す誤動作防止回路２４等と同様の動作をするため、その説明を省略する。本実施形態に示すように、イネーブル端子４４の入力を備える構成においても、前述実施形態と同様の作用効果が得られるようになる。

（第５実施形態）
図１１及び図１２は第５実施形態の追加説明図を示している。図１１は第５実施形態の構成例を示しており、図１２はこの構成例に係るタイミングチャートを概略的に示している。本実施形態の構成例を示す図１１の負荷駆動装置４０１は、誤動作防止回路４２４を備え、誤動作防止回路４２４は、第１実施形態のトランジスタＭ２、Ｍ３に代えて、ｎチャネル型のＭＯＳトランジスタ（以下トランジスタと略す）Ｍ３２ａを備える。トランジスタＭ３２ａは第５トランジスタとして用いられる。

本実施形態の負荷駆動回路４０１はイネーブル端子４４を備えている。このイネーブル端子４４は、負荷駆動回路４０１の外部の装置１０から当該負荷駆動回路４０１の動作の有効／無効を切替可能に構成される端子である。イネーブル端子４４には、プルダウン抵抗４５を介して電圧バッファ４６ａが構成されている。この電圧バッファ４６ａは、ロジック電源回路３から動作電源が供給されることで動作する。電圧バッファ４６ａは、イネーブル端子４４から入力される信号を波形成形し、第２インバータとしてのインバータ４６ｂに出力する。簡易電源回路２６の出力はダイオード３１を通じてインバータ４６ｂの動作電源として用いられる。

インバータ４６ｂの出力はトランジスタＭ３２ａのゲートに入力されている。出力トランジスタＭ１のゲートとグランドとの間には、抵抗３２７ｂとトランジスタＭ３２ａのドレインソース間とが直列接続されている。電圧バッファ４６ａは、インバータ４６ｂと共にイネーブル端子４４に入力されるイネーブル信号ＥＮを受付けるイネーブル信号受付回路として動作する。

本実施形態の負荷駆動回路４０１は、起動時に簡易電源回路２６がインバータ４６ｂを通じてトランジスタＭ３２ａのゲートに電圧を印加する構成と、イネーブル端子４４からイネーブル信号ＥＮを受付け、このイネーブル信号ＥＮに応じてトランジスタＭ３２ａのゲートに電圧を印加する構成と、が一つのインバータＭ３２ａにより共用して構成されている。

前述構成の動作を説明する。起動前には電源電圧Ｖccはグランド電圧０Ｖであり、電圧バッファ４６ａの初期出力電圧もグランド電圧０Ｖとなっている。起動時には、簡易電源回路２６は、バッテリ電源電圧ＶBDが与えられると、その出力電圧Ｖｎを、ダイオード３１を通じてインバータ４６ｂの動作電源として供給する。インバータ４６ｂは電圧バッファ４６ａの初期出力電圧０Ｖが入力されているため、簡易電源回路２６から起動時の出力電圧Ｖｎがダイオード３１を通じて動作電源として与えられると、この出力電圧Ｖｎの上昇に伴いこの出力電圧Ｖｎがインバータ４６ｂを通じてトランジスタＭ３２ａのゲートに出力される。すなわち、簡易電源回路２６の出力電圧Ｖｎの上昇に応じてトランジスタＭ３２ａのゲート電圧も上昇するため、トランジスタＭ３２ａがオンし、出力トランジスタＭ１のゲートノードＮ１は所定電圧となるグランド電圧０Ｖに保持される。

このため図１２のタイミングｔ１において、起動時には、前述実施形態と同様に作用することで、簡易電源回路２６が電力を出力し、この電力がインバータ４６ｂを通じてトランジスタＭ３２ａのゲートに印加される。これによりトランジスタＭ３２ａがオンする。バッテリ電源電圧ＶBDの起動時の変化が整定電圧Ｖ0に達し、立上り変化が概ね終了すれば、出力トランジスタＭ１のドレインゲート間容量を通じたカップリングも終了し、出力トランジスタＭ１のセルフターンオン現象は解消される。したがって、少なくともバッテリ電源電圧ＶBDの起動時の変化が整定電圧Ｖ0に達するまでの間、簡易電源回路２６が寄生容量３０に電荷を保持することで、グランド電圧０Ｖを超える所定電圧に出力電圧Ｖｎを保持させる。これによりトランジスタＭ３２ａはオンし続けることができ、これにより誤動作を防止できる。トランジスタＭ３２ａがオンしている期間中には、負荷駆動回路４０１の動作は無効化され、プリドライバ９による出力トランジスタＭ１のゲート制御動作は無効化される。その後、図１２のタイミングｔ１〜ｔ２に示すように、ロジック電源回路３の出力電圧Ｖccが起動し、出力電圧Ｖccが定常電圧になると、インバータ４６ｂはグランド電圧０Ｖを定常的に出力するようになるが、トランジスタＭ３２ａのゲート電圧は保持されトランジスタＭ３２ａはオンし続ける。

その後、イネーブル端子４４にイネーブル信号ＥＮのノンアクティブレベル「Ｌ」が入力され続けていても、トランジスタＭ３２ａがオンされているため、誤動作防止回路４２４は、プリドライバ９による出力トランジスタＭ１のゲート制御動作を無効化する。

また、イネーブル端子４４にイネーブル信号ＥＮのアクティブレベル「Ｈ」が入力されると、インバータ４６ｂの作用によりトランジスタＭ３２ａがオフされることで誤動作防止回路４２４はプリドライバ９による出力トランジスタＭ１のゲート制御動作を有効化する。すなわち、トランジスタＭ３２ａがオフされることにより、負荷駆動回路４０１の動作は有効化され、プリドライバ９による出力トランジスタＭ１のゲート制御動作は有効化される。以上説明したように、本実施形態においても前述実施形態と同様の作用効果を奏する。

また、本実施形態によれば、簡易電源回路２６の出力とロジック電源回路３の出力とがワイヤードＯＲ回路形態により構成されており、このワイヤードＯＲ回路形態によりトランジスタＭ３２ａに電源供給するように構成されている。このため、たとえ簡易電源回路２６の出力が低下し、インバータ４６ｂの動作が無効化されたとしても、その後、ロジック電源回路３が起動することで、インバータ４６ｂの動作が有効となる。このため、インバータ４６ｂは、バッテリ電源電圧ＶBDの起動入力時に出力トランジスタＭ１のゲートのプルダウン制御を行う機能と共に、イネーブル信号ＥＮを受付ける機能とを兼ねることができる。この結果、回路規模の縮小化を図ることができる。

（他の実施形態）
本発明は前述実施形態の構成に限定されるものではなく、例えば、以下に示す変形又は拡張が可能である。前述実施形態の構成は各実施形態の構成を互いに組み合わせて適用しても良い。各トランジスタＭ１、Ｍ１１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ３２、Ｍ３２ａ、Ｍ３３等の種類は、前述実施形態に例示したものに限られるものではない。例えば、ＭＯＳトランジスタを用いてもバイポーラジャンクショントランジスタを用いても良い。

誤動作防止回路２４、２１４、２２４、３２４、４２４の構成は前述した構成に限られるものではなく、様々な構成を適用可能である。この「誤動作防止回路」の少なくとも一部が、出力トランジスタＭ１、Ｍ１１、Ｍ２１の２つの通電端子（例えばドレインソース）の何れかの通電端子に直列接続された通電経路に設けられていれば、前述した構成に限られるものではない。バッテリ電源電圧ＶBDをメイン電源電圧とし、ロジック電源電圧Ｖccをサブ電源電圧とした形態を示したが、これらの電圧ＶBD、Ｖccに限られるものではない。

図面中、１、１０１、２０１、３０１、４０１は負荷駆動回路（負荷駆動回路本体：半導体集積回路装置）、３はロジック電源回路（サブ電源回路）、４はバッテリ電源電圧（メイン電源電圧）、８はパワーオンリセット回路（検出回路）、９はプリドライバ（駆動部）、２２は出力端子、２３は負荷、２４、１２４、２２４、３２４、４２４は誤動作防止回路、２６、２６ａ、１２６は簡易電源回路、２８は抵抗、Ｖｎは出力電圧、４６ａは電圧バッファ（イネーブル信号受付回路）、３４、３３４はインバータ（第１インバータ）、４６ｂはインバータ（第２インバータ）、Ｎａは電源ノード（メイン電源電圧が与えられる電源ノード）、Ｎｂは電源ノード、Ｍ１、Ｍ１１、Ｍ２１は出力トランジスタ、Ｍ１３はＮチャネル型のＭＯＳトランジスタ（第３トランジスタ、第４トランジスタ）、Ｍ２、Ｍ３、Ｍ１２、Ｍ１３、Ｍ２２、Ｍ２３、Ｍ３３はＮチャネル型のＭＯＳトランジスタ（第４トランジスタ）、Ｍ３２ａはＮチャネル型のＭＯＳトランジスタ（第５トランジスタ）、Ｍ６はＮＰＮ形のバイポーラジャンクショントランジスタ（第２トランジスタ）、を示す。

Claims (11)

1. ２つの電源ノードの間に印加されるメイン電源電圧（ＶBD）、及び、前記メイン電源電圧を用いてサブ電源回路（３）により生成されるサブ電源電圧（Ｖcc）を用いて、出力端子（２２）に接続される負荷（２３）に通電及び非通電する負荷駆動回路（１；１０１；２０１；３０１；４０１）であって、
   少なくとも制御端子及び２つの通電端子を備え、前記２つの電源ノードのうち一の電源ノード（Ｎａ；Ｎｂ）と前記出力端子との間に前記２つの通電端子を接続する出力トランジスタ（Ｍ１；Ｍ１１；Ｍ２１）を接続して構成され、
   通常動作時には入力信号（IN_N）に応じた制御信号を前記出力トランジスタの制御端子に印加する駆動部（９；１０９；２０９）と、
   少なくとも一部が前記出力トランジスタの２つの通電端子の何れかの通電端子に直列接続された通電経路に設けられ、起動時に前記出力トランジスタの２つの通電端子に通電されることに応じて起動すると共に当該起動時には前記メイン電源電圧を用いて前記サブ電源回路のサブ電源電圧が起動するより速く起動する簡易電源回路（２６；２６ａ；１２６）を備え、前記簡易電源回路により起動された出力電圧（Ｖｎ；Ｖｎ１）を用いて前記出力トランジスタの制御端子を当該出力トランジスタがオフする所定電圧に設定し、前記所定電圧に設定された後に、前記サブ電源回路のサブ電源電圧が起動する前の電圧から負荷駆動回路本体が通常動作可能となることを保証する通常動作保証電圧に至ると、前記出力トランジスタの制御端子に設定された所定電圧を無効化する誤動作防止回路（２４、１２４、２２４、３２４、４２４）と、を備える負荷駆動回路。
2. 請求項１記載の負荷駆動回路において、
   前記誤動作防止回路は、抵抗（２８）及び第２トランジスタ（Ｍ６）を備えて構成され、
   前記簡易電源回路の抵抗は、前記出力トランジスタの通電端子への前記通電経路に設けられ、
   前記簡易電源回路の第２トランジスタは通電端子を備え、前記起動時に前記抵抗に流れる電流に応じて、少なくとも前記メイン電源電圧の起動時の変化が整定電圧に達するまで通電端子から出力される出力電圧（Ｖｎ）を保持するように構成され、
   前記第２トランジスタの通電端子の出力電圧を前記起動時の出力とする負荷駆動回路。
3. 請求項１または２記載の負荷駆動回路において、
   前記出力トランジスタは、前記２つの電源ノードのうち前記メイン電源電圧が与えられる一方の電源ノード（Ｎａ）と前記出力端子との間に２つの通電端子を接続したＮチャネル型のＭＯＳトランジスタ（Ｍ１）により構成され、
   前記負荷は前記出力端子と前記２つの電源ノードのうち他方の電源ノード（Ｎｂ）との間に接続され、
   前記所定電圧は前記他方の電源ノードに与えられる電圧とする負荷駆動回路。
4. 請求項１または２記載の負荷駆動回路において、
   前記負荷は前記２つの電源ノードのうち前記メイン電源電圧が与えられる一方の電源ノード（Ｎｂ）と前記出力端子との間に接続され、
   前記出力トランジスタは、前記出力端子と前記２つの電源ノードのうちの他方の電源ノード（Ｎｂ）との間に２つの通電端子を接続したＮチャネル型のＭＯＳトランジスタ（Ｍ１１）により構成され、
   前記所定電圧は前記他方の電源ノードに与えられる電圧とする負荷駆動回路。
5. 請求項１または２記載の負荷駆動回路において、
   前記出力トランジスタ（Ｍ２１）は、前記メイン電源電圧が与えられる一方の電源ノード（Ｎａ）と前記出力端子との間に２つの通電端子を接続したＰチャネル型のＭＯＳトランジスタ（Ｍ２１）により構成され、
   前記負荷は前記一方の電源ノードと前記出力端子との間に接続され、
   前記所定電圧は前記一方の電源ノード（Ｎａ）に与えられる電圧とする負荷駆動回路。
6. 請求項１から５の何れか一項に記載の負荷駆動回路において、
   前記簡易電源回路により起動される起動時の出力と前記サブ電源回路のサブ電源電圧の出力とがワイヤードＯＲ回路形態で接続されており、
   前記誤動作防止回路（２４；１２４；２２４；３２４；４２４）は、このワイヤードＯＲ回路形態の出力を用いて前記出力トランジスタの制御端子を前記所定電圧に設定する負荷駆動回路。
7. 請求項１から５の何れか一項に記載の負荷駆動回路において、
   前記誤動作防止回路（２４；１２４；２２４）は、
   制御端子に印加される制御信号に応じて前記出力トランジスタの制御端子を前記所定電圧に通電／開放する第３トランジスタ（Ｍ３；Ｍ１３；Ｍ２３）と、
   前記サブ電源回路のサブ電源電圧が起動する前の電圧から前記通常動作保証電圧に至ったことを検出し、この検出されたときに前記第３トランジスタの制御端子に制御信号を印加することで前記第３トランジスタにより前記出力トランジスタの制御端子を開放させる検出回路（ＰＯＲ）と、を備える負荷駆動回路。
8. 請求項１から５の何れか一項に記載の負荷駆動回路において、
   前記誤動作防止回路（２４；１２４；２２４；３２４）は、
   制御端子に印加される制御信号に応じて前記出力トランジスタの制御端子を前記所定電圧に通電／開放する第４トランジスタ（Ｍ２、Ｍ３；Ｍ１２、Ｍ１３；Ｍ２２、Ｍ２３；Ｍ３３）と、
   前記簡易電源回路（２６；２６ａ；１２６）の起動時の出力を動作電源として用い前記簡易電源回路の起動時の出力が供給されると当該起動時の出力を前記第４トランジスタの制御端子に印加することにより前記第４トランジスタによって前記出力トランジスタの制御端子を前記所定電圧に通電させる第１インバータ（３４；３３４）と、を備える負荷駆動回路。
9. 請求項１から５の何れか一項に記載の負荷駆動回路において、
   前記誤動作防止回路（４２４）は、
   制御端子に印加される制御信号に応じて前記出力トランジスタの制御端子を前記所定電圧に通電／開放する第５トランジスタ（Ｍ３２ａ）と、
   前記簡易電源回路の起動時の出力を動作電源として用い前記簡易電源回路の起動時の出力が供給されると当該起動時の出力を前記第５トランジスタの制御端子に通電することにより前記第５トランジスタによって前記出力トランジスタの制御端子を前記所定電圧に通電させる第２インバータ（４６ｂ）と、
   前記サブ電源回路のサブ電源電圧を用いてイネーブル信号を受付けるイネーブル信号受付回路（４６ａ）と、を備え、
   前記第２インバータは、前記イネーブル信号受付回路によりイネーブル信号が受付けられると前記第５トランジスタの制御端子に制御信号を与えることにより前記出力トランジスタの制御端子を開放する負荷駆動回路。
10. 請求項１から９の何れか一項に記載の負荷駆動回路において、
    前記駆動部（９）は、前記出力トランジスタの制御端子に印加する信号のスルーレート制御機能を備える負荷駆動回路。
11. 請求項１から１０の何れか一項に記載の負荷駆動回路において、
    半導体集積回路装置により構成される負荷駆動回路。

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