WO2016009719A1 - 半導体装置 - Google Patents

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赤羽　正志
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富士電機株式会社
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Definitions

  • the present invention includes, for example, a high-side circuit and a low-side circuit that control complementary on / off driving of the first and second semiconductor switching elements in which a half-bridge circuit is formed.
  • the present invention relates to a semiconductor device capable of reliably detecting a negative voltage applied to the high side circuit during an off operation.
  • a power supply device for driving an industrial motor or server it includes first and second semiconductor switching elements connected in series to form a half-bridge circuit, and supplies power from the midpoint of the half-bridge circuit to a load such as the motor. What is supplied is known.
  • the first and second semiconductor switching elements in this type of power supply device are composed of, for example, an IGBT or a high-voltage power MOS-FET.
  • the first semiconductor switching element on the high potential side is driven on / off using the first voltage, which is the midpoint potential of the half-bridge circuit, as a reference potential.
  • the second semiconductor switching element is driven on / off using a second voltage lower than the first voltage, specifically, a ground potential as a reference potential.
  • the first and second semiconductor switching elements are complementarily turned on / off to switch a predetermined voltage applied to the half bridge circuit and supply power to the load.
  • the complementary on / off driving of the first and second semiconductor switching elements generally forms an integrated circuit capable of dealing with a high voltage referred to as a so-called HVIC (High Voltage Integrated Circuit).
  • HVIC High Voltage Integrated Circuit
  • a semiconductor device for example, a first circuit that operates using the first voltage as a reference potential is the high side circuit, and a second voltage that is different from the first voltage operates as a reference potential.
  • This circuit is provided as the low-side circuit.
  • the first circuit constitutes a first driver that drives the first semiconductor switching element on and off.
  • the second circuit constitutes a second driver that drives the second semiconductor switching element on and off.
  • the semiconductor device receives a low-potential control signal supplied from a control device such as a microcomputer that controls the entire system, and transmits the control signal to the first and second drivers. Controls the operation of the semiconductor device. Specifically, the semiconductor device drives the second driver according to the control signal, and also shifts the control signal to a level, specifically, increases the potential to a high potential and transmits it to the high side circuit to transmit the second driver. The first driver is driven.
  • the semiconductor device includes an abnormality detection circuit for detecting abnormal heat generation or overcurrent of the first and second semiconductor switching elements in the high-side circuit and the low-side circuit, respectively.
  • the semiconductor device level-shifts abnormal signals such as abnormal heat generation and overcurrent detected in the high-side circuit, specifically, lowers the abnormal signal to a low potential and transmits it to the low-side circuit.
  • the control circuit provided in the low-side circuit stops the transmission of the control signal to the first and second drivers when detecting an abnormal signal such as abnormal heat generation or overcurrent. Control to stop.
  • An alarm output circuit provided in the low-side circuit outputs an alarm signal and notifies the control device such as a microcomputer when an abnormality such as abnormal heat generation or overcurrent is detected.
  • the control device protects the entire system by changing the control of the semiconductor device or stopping the driving of the semiconductor device when receiving the alarm signal.
  • a negative voltage surge may be applied to the semiconductor device due to the influence of inductance included in a load such as a motor.
  • This negative voltage surge is a phenomenon in which the reference potential of the high-side circuit defined by the midpoint potential of the half-bridge circuit instantaneously drops below the ground potential that is the reference potential of the low-side circuit. Then, due to the negative voltage surge, a large current flows into the semiconductor device from the ground potential terminal, and the semiconductor device may be destroyed by the large current.
  • Patent Document 1 sets a midpoint potential terminal defining the first voltage and the second voltage in the semiconductor device. It is disclosed that a diode is provided in antiparallel with a ground potential terminal to be clamped and the potential of a negative voltage surge is clamped by this diode. Patent Document 2 discloses that the structure of the device itself constituting the semiconductor device is improved, thereby improving the surge withstand voltage of the semiconductor device and protecting the semiconductor device. Further, Patent Document 3 discloses that a current flowing into the semiconductor device from the ground potential terminal is suppressed by a resistance element, thereby limiting the current when a negative voltage surge occurs, thereby protecting the semiconductor device. .
  • Patent Documents 1, 2, and 3 described above are techniques that simply reduce the influence of negative voltage surge on the semiconductor device, thereby protecting the semiconductor device. That is, each of the above methods is not a technique for detecting the occurrence of a negative voltage surge applied to the semiconductor device. Therefore, even if these methods are employed, the semiconductor device, the first and second semiconductor switching elements, and the entire system including the load cannot be reliably protected when a negative voltage surge occurs.
  • the semiconductor device is destroyed by the negative voltage surge.
  • An alarm signal can be notified to the control device before. If the control of the semiconductor device is changed under the control device, the driving of the semiconductor device is stopped, or the operation mode of the system is changed, the system can be activated even when a negative voltage surge occurs. It becomes possible to protect the whole effectively.
  • the present invention has been made in consideration of such circumstances, and its purpose is to be able to quickly detect the occurrence of a negative voltage surge applied to the high-side circuit, for example, a thermal breakdown caused by the negative voltage surge.
  • An object of the present invention is to provide a semiconductor device that can be prevented in advance.
  • a semiconductor device includes a first circuit that operates using a first voltage as a reference potential, and a second circuit that operates using a second voltage different from the first voltage as a reference potential. Circuit.
  • the semiconductor device includes a current source that changes a current supplied to the second circuit depending on whether the first voltage is a negative voltage with respect to the second voltage.
  • a negative voltage detection circuit for monitoring the change in the current supplied from the current source and detecting that a negative voltage is applied to the first circuit. It is characterized by.
  • the current source supplies a predetermined current toward the second circuit when the first voltage is higher than the second voltage, and the first voltage is higher than the second voltage.
  • the negative voltage detection circuit is configured to detect that a negative voltage is applied to the first circuit when the direction of the current supplied from the current source changes.
  • the first circuit is a high-side circuit that controls an on / off operation of a semiconductor switching element that receives a voltage higher than a ground potential at one terminal
  • the second circuit is the ground circuit.
  • This is a low-side circuit that operates using a potential as a reference voltage.
  • the first circuit includes a first driver that controls an operation of the semiconductor switching element that performs an on / off operation based on the intermediate potential.
  • the first circuit controls the on / off operation of the semiconductor switching element in a converter that turns on and off the current flowing through the reactor via the semiconductor switching element and generates electric power to be supplied to the load via the reactor. It consists of what to do.
  • the first and second circuits are connected in series to form a half-bridge circuit and constitute a power supply unit that supplies power to the load from the midpoint of the half-bridge circuit.
  • the element is controlled on and off in a complementary manner, and is integrated and integrated as an integrated circuit capable of handling a high voltage.
  • the first circuit includes a first driver that drives the first semiconductor switching element that is turned on / off with reference to an intermediate potential that is the potential of the midpoint of the half-bridge circuit. Consists of a high-side circuit.
  • the second circuit includes a low-side circuit including a second driver that drives the second semiconductor switching element that is turned on / off with respect to the ground potential.
  • the first driver in the high-side circuit may be incorporated as a part of the first circuit, and the second driver in the low-side circuit is also the same as that of the second circuit. It may be incorporated as a part.
  • the current source is composed mainly of a high-breakdown-voltage MOS-FET whose source is connected to a predetermined voltage power source, operates with a predetermined bias voltage at the gate, and outputs a constant current from the drain.
  • the negative voltage detection circuit includes, for example, a current-voltage conversion circuit that converts a current supplied from the current source into a voltage, and compares the output voltage of the current-voltage conversion circuit with a predetermined reference voltage. And a comparator for detecting a negative voltage applied to.
  • the current-voltage conversion circuit includes, for example, a resistance element that converts a current supplied from the current source into a voltage, and a clamp circuit that is connected in parallel to the resistance element and clamps a voltage applied to the resistance element. Consists of including.
  • the current-voltage conversion circuit includes, for example, a current mirror circuit that generates a current proportional to a current supplied from the current source, a resistance element that converts a current output from the current mirror circuit into a voltage, and the current mirror And a clamp circuit that is connected in parallel to the circuit and clamps a voltage applied to the current mirror circuit.
  • the clamp circuit is composed of a Zener diode.
  • the clamp circuit includes a plurality of Zener diodes connected in series and a diode connected in antiparallel to the series circuit of these Zener diodes.
  • the negative voltage detection circuit detects a negative voltage applied to the first circuit
  • the negative voltage detection circuit outputs a stop signal for stopping the driving of the semiconductor switching element controlled by the first circuit.
  • the second circuit for example, outputs an alarm signal indicating an abnormality of the semiconductor switching element driven and controlled by the first circuit when a signal is output from the negative voltage detection circuit for a predetermined time, for example.
  • An output circuit is provided.
  • the current source provided in the high-side circuit is the second circuit (low-side circuit). Circuit).
  • a negative voltage is applied to the high side circuit
  • a reverse current flows from the low side circuit toward the current source.
  • the negative voltage detection circuit provided in the low side circuit can quickly and reliably detect a state in which a negative voltage is applied to the high side circuit from a change in the direction of the current.
  • the current-voltage conversion circuit outputs a voltage corresponding to the direction of the current
  • a negative voltage is applied to the high-side circuit by detecting the output voltage of the current-voltage conversion circuit with a comparator. The state can be detected quickly and easily.
  • the current source is a high-breakdown-voltage p-type MOS-FET of the same type as that used in a level shift circuit provided in the high-side circuit to convert the signal of the high-side circuit and supply it to the low-side circuit.
  • the current source is configured to apply to the p-type MOS-FET a gate voltage that is turned on in a normal state where no negative voltage surge has occurred. Then, in a state where a positive voltage is applied to the high side circuit, the current source can supply a minute current from the high side circuit toward the low side circuit.
  • the current-voltage conversion circuit includes a resistor element that converts a current supplied from the current source into a voltage, and a Zener diode that is connected in parallel to the resistor element and clamps the voltage applied to the resistor element.
  • a resistor element that converts a current supplied from the current source into a voltage
  • a Zener diode that is connected in parallel to the resistor element and clamps the voltage applied to the resistor element.
  • the state in which a negative voltage is applied to the high-side circuit can be detected quickly, easily and reliably. Therefore, for example, a state in which a negative voltage is applied to the high side circuit before the semiconductor device is destroyed due to a negative voltage surge is detected, and the driving of the high side circuit is stopped, or an alarm signal is output. By doing so, it becomes possible to effectively protect the entire system.
  • FIG. 1 is a diagram showing a semiconductor device and its peripheral circuit according to an embodiment of the present invention.
  • the semiconductor device according to this embodiment is realized as a high-voltage integrated circuit HVIC that performs on / off drive control of the first and second semiconductor switching elements UD1 and LD1 that are connected in series to form a half-bridge circuit in a complementary manner.
  • HVIC high-voltage integrated circuit
  • the first and second semiconductor switching elements UD1, LD1 are made of, for example, an IGBT provided with a current detecting emitter. These first and second semiconductor switching elements UD1 and LD1 receive the drive signals HO and LO output from the semiconductor device 1 according to the present invention implemented as a high voltage integrated circuit HVIC at their gates and are complementary. Driven on / off. The first and second semiconductor switching elements UD1 and LD1 switch a predetermined voltage HV supplied from the DC power supply BAT, so that predetermined power is supplied from the midpoint of the half bridge circuit to a load RL such as a motor. Supply.
  • the first semiconductor switching element UD1 performs a switching operation using the first potential VS, which is the potential (intermediate potential) of the midpoint of the half bridge circuit, as a reference potential.
  • the second semiconductor switching element LD1 performs a switching operation using the second potential GND defined as the ground potential as a reference potential. Therefore, the drive signal HO for driving the first semiconductor switching element UD1 on and off is output from the semiconductor device 1 as a pulse signal with the first potential VS as a reference. Further, the drive signal LO for driving the second semiconductor switching element LD1 on and off is output from the semiconductor device 1 as a pulse signal with the second potential GND as a reference.
  • the semiconductor device 1 that performs on / off drive control of the first and second semiconductor switching elements UD1 and LD1 in a complementary manner includes a first driver 11 that outputs the drive signal HO in this example. And a second driver 21 for outputting the drive signal LO.
  • the first driver 11 is provided in the high-side circuit 10 that operates using the first potential VS as a reference potential in the semiconductor device 1.
  • the second driver 21 is provided in the low-side circuit 20 that operates using the second potential GND as a reference potential in the semiconductor device 1.
  • the high side circuit 10 is formed in a high side region for a high voltage circuit set in the semiconductor device 1.
  • the high side circuit 10 operates by receiving the predetermined power supply voltage VB applied from the DC power supply V1 with the first potential VS defined as the midpoint potential of the half bridge circuit as a reference potential.
  • the low side circuit 20 is formed in a low side region for a low voltage circuit set in the semiconductor device 1.
  • the low side circuit 20 operates by receiving a predetermined power supply voltage VCC applied from the DC power supply V2 using the second potential GND defined as the ground potential as a reference potential.
  • the semiconductor device 1 including the first driver 11 in the high-side circuit 10 and the second driver 21 in the low-side circuit 20 basically includes a control device CONT such as a microcomputer.
  • the low side circuit 20 receives the low potential control signal IN and operates. Specifically, the semiconductor device 1 shifts the level of the control signal IN to a high potential signal and transmits it to the first control circuit 12 provided in the high side circuit 10.
  • the semiconductor device 1 transmits the control signal IN to the second control circuit 22 provided in the low side circuit 20.
  • the semiconductor device 1 generates the drive signals HO and LO by driving the first and second drivers 11 and 21 under the first and second control circuits 12 and 22, respectively.
  • the first and second semiconductor switching elements UD1, LD1 are complementarily turned on / off by the drive signals HO, LO generated by the semiconductor device 1.
  • the level shift of the control signal IN to a high potential signal is performed by the pulse generation circuit 23 provided in the low side circuit 20.
  • the pulse generation circuit 23 detects the rising edge of the control signal IN to generate a pulsed high voltage set signal SET, and detects the falling edge of the control signal IN to reset the pulsed high voltage.
  • a signal RESET is generated.
  • the pulse generation circuit 23 plays a role of level-shifting the control signal IN and transmitting it to the first control circuit 12 by adding the set signal SET and the reset signal RESET to the high-side circuit 10 side. .
  • the semiconductor device 1 operates abnormally with, for example, abnormal heat generation and overcurrent of the first and second semiconductor switching elements UD1 and LD1 in the high-side circuit 10 and the low-side circuit 20, respectively.
  • the function to detect as is provided.
  • the abnormal heat generation HOH, LOH of the first and second semiconductor switching elements UD1, LD1 is caused by, for example, the temperature of a thermistor, a temperature detecting diode, etc. incorporated in each of the first and second semiconductor switching elements UD1, LD1. It is detected using sensors TH1 and TH2.
  • the overcurrents HOC and LOC of the first and second semiconductor switching elements UD1 and LD1 are detected by, for example, current detection emitters provided in the first and second semiconductor switching elements UD1 and LD1, respectively. Detected from current.
  • An abnormal signal indicating abnormal heat generation or overcurrent of the first semiconductor switching element UD1 detected in the high side circuit 10 is set to a low potential via a level shift circuit (not shown) provided in the high side circuit 10.
  • the signal is leveled down and transmitted to the low side circuit 20.
  • the abnormal signal indicating the abnormal operation of the first semiconductor switching element UD1 transmitted to the low side circuit 20 in this way is an abnormal heat generation or excess of the second semiconductor switching element LD1 detected in the low side circuit 20.
  • the pulse generation circuit 23 is provided together with an abnormal signal indicating a current.
  • the pulse generation circuit 23 has a role of level-shifting the control signal IN and transmitting it to the high-side circuit 10, and when the abnormal signal is input, the pulse generation circuit 23 outputs the control signal IN.
  • a function of stopping transmission to the side circuit 10 is provided.
  • the transmission of the control signal IN may be stopped after an instruction to turn off the first semiconductor switching element UD1 is first given.
  • the abnormal signal is also given to an alarm output circuit 24 provided in the low side circuit 20.
  • the alarm output circuit 24 plays a role of outputting an alarm signal ALM to the control device CONT, for example, when the input of the abnormal signal is continued for a predetermined time, as a system abnormality.
  • the control device CONT to which the alarm signal is input for example, (a) stops outputting the control signal IN, (b) turns off both the first and second semiconductor switching elements UD1, LD1, and (c).
  • the drive of the semiconductor device 1 is stopped and / or the system is stopped by disconnecting the load, (d) disconnecting the DC power supply V1, or the like. Due to the driving of the semiconductor device 1 and / or the stoppage of the system, the semiconductor device 1 and the first and second semiconductor switching elements UD1, LD1, and further the entire system including the load RL may be damaged. Is prevented.
  • the semiconductor device 1 basically configured as described above is characterized in that the present invention is characterized in that a current source 13 is provided in the high side circuit 10 and a negative voltage detection circuit 25 is provided in the low side circuit 20.
  • the current source 13 plays a role of supplying a minute current I-BIAS to the low side circuit 20.
  • the negative voltage detection circuit 25 serves to detect the negative voltage applied to the high side circuit 10 by monitoring the direction of the current I-BIAS supplied from the current source 13.
  • the current source 13 is provided in the high side circuit 10 and constitutes a level shift circuit or the like (not shown). It is constructed using a p-type MOS-FET having the same type of high breakdown voltage. Specifically, the current source 13 is realized as a high breakdown voltage p-type MOS-FET 13a in which the source is connected to the positive electrode of the DC power source V1 and the first potential VS is input to the gate.
  • d indicates a parasitic diode of the p-type MOS-FET 13a
  • r indicates a parasitic resistance of the p-type MOS-FET 13a.
  • the p-type MOS-FET 13a has the same element structure as the p-type MOS-FET constituting the level shift circuit in the high side circuit 10, and is the same as the p-type MOS-FET of the level shift circuit. It is formed in the high side region of the semiconductor device 1. However, the channel width and / or channel length of the p-type MOS-FET 13a are different from those of other p-type MOS-FETs of the level shift circuit.
  • the current source 13 configured using the p-type MOS-FET 13a operates using the first potential VS as a reference potential.
  • the current source 13 receives the power supply voltage VB and outputs a constant minute current I-BIAS to the low side circuit 20.
  • This current I-BIAS is a saturation current of the p-type MOS-FET 13a according to the gate-source voltage [VB-VS] equal to the voltage across the DC power supply V1.
  • the current source 13 provided in the high-side circuit 10 operates as follows.
  • the high side circuit 10 has, for example, the power supply voltage VB of 100V and the first potential. VS is given as 85V. That is, a positive voltage of 15 V is applied in the high side circuit 10 by the DC power supply V1.
  • the p-type MOS-FET 13a constituting the current source 13 serves as a source on the terminal side to which the power supply voltage VB is applied, and outputs the current I-BIAS to the low side circuit 20 as described above.
  • the p-type MOS-FET 13a constituting the current source 13 has a terminal side to which the power supply voltage VB is applied. The opposite terminal is the source. As a result, a current in the opposite direction to the steady state described above flows through the p-type MOS-FET 13a.
  • the negative voltage detection circuit 25 provided in the low-side circuit 20 is converted by the current-voltage conversion circuit 26 that converts the current I-BIAS supplied from the current source 13 into a voltage, and the current-voltage conversion circuit 26. And a comparator 27 that compares the voltage SENS with a preset reference voltage REF.
  • the current-voltage conversion circuit 26 includes, for example, a resistance element R that converts a current I-BIAS supplied from the current source into a voltage, and a positive voltage that is connected in parallel to the resistance element R and is generated in the resistance element R. Is clamped to a predetermined voltage.
  • This clamp circuit comprises, for example, one or a plurality of Zener diodes ZD connected in series.
  • the Zener diodes ZD are forward-biased when a negative voltage is applied. For this reason, when the negative voltage is applied, a forward voltage drop according to the number of series connected Zener diodes ZD constituting the clamp circuit is generated as a negative voltage.
  • the diode D connected in parallel to the resistance element R plays a role of clamping such a negative voltage to a constant voltage.
  • the forward drop voltage of one Zener diode ZD is 0.7 V
  • the absolute value is [0.7 V when the negative voltage surge described above occurs. Xn] negative voltage is generated.
  • the diode D plays a role of preventing latch-up of the low-side circuit 20 by clamping such a large negative voltage.
  • the forward voltage drop of the Zener diode ZD forward-biased when the negative voltage is applied is the forward voltage drop of the pn junction type diode D. be equivalent to. Therefore, when the clamp circuit is constituted by one Zener diode ZD, the negative voltage applied to the low side circuit 20 when a negative voltage surge occurs is suppressed to ⁇ 0.7V. Therefore, in this case, since the low side circuit 20 does not latch up, the diode D is not necessarily provided.
  • the current-voltage conversion circuit 26 receives the current I ⁇ from the current source 13 in a steady state where no negative voltage is applied to the high-side circuit 10. Since BIAS is supplied, a positive voltage is generated in the resistance element R. The positive voltage generated in the resistance element R is clamped to a constant voltage by the clamp circuit. Therefore, the current-voltage conversion circuit 26 outputs a positive voltage SENS corresponding to the direction in which the current I-BIAS flows.
  • the first semiconductor switching element UD1 when the first semiconductor switching element UD1 is turned off and a negative voltage surge is applied to the semiconductor device 1 due to the reactance component of the load RL, the first voltage is increased due to the negative voltage surge.
  • the potential VS may be lower than the second potential GND.
  • the voltage applied between the source and drain of the p-type MOS-FET 13a is reversed, and a current in the direction opposite to that when the first semiconductor switching element UD1 is turned on flows in the p-type MOS-FET 13a. That is, when a negative voltage surge is applied to the semiconductor device 1, a current flows in the opposite direction from the low side circuit 20 toward the high side circuit 10. This reverse current biases the Zener diode ZD forward. As a result, the Zener diode ZD has a low impedance, and a negative voltage corresponding to a negative voltage surge is generated in the resistance element R.
  • FIG. 3 shows the operating characteristics of the current-voltage conversion circuit 26 configured as described above. That is, FIG. 3 shows the change in the output voltage SENS of the current-voltage conversion circuit 26, the change in the current I-BIAS, and the change in the voltage between VB and GND with respect to the change in the voltage between VS and GND in the semiconductor device 1 from above. Each is shown.
  • the VS-GND voltage is 0 V or more
  • the VB-GND voltage is 15 V.
  • a positive voltage is applied to the semiconductor device 1. In this state, no negative voltage surge occurs, and the high side circuit 10 is kept in a state where a positive voltage is applied.
  • the output voltage SENS of the current-voltage conversion circuit 26 that converts the minute current I-BIAS supplied from the current source 13 is a constant positive clamp voltage when the Zener diode ZD is reverse-biased. To be kept.
  • the current source 13 has a direction opposite to that in the steady state. Current flows.
  • the Zener diode ZD or the pn junction type diode D is forward biased, and the output voltage SENS of the current-voltage conversion circuit 26 is kept at a constant negative clamp voltage.
  • the comparator 27 compares the voltage SENS obtained by the current-voltage conversion circuit 26 with the reference voltage REF, so that a negative voltage surge caused by the off operation of the first semiconductor switching element UD1 is detected in the semiconductor device 1. It is possible to quickly detect whether or not the user has joined.
  • the negative voltage detection signal DET by the comparator 27 is output via an output circuit 28 including, for example, a noise filter and a timer.
  • the output circuit 28 removes a noise component of the detection signal DET, and outputs a signal OUT when the detection signal DET continues for a predetermined time.
  • the signal OUT is supplied to the pulse generation circuit 23, whereby transmission of the control signal IN to the first control circuit 12 is controlled.
  • the signal OUT is supplied to the alarm output circuit 24, and as a result, an alarm signal ALM is generated.
  • the alarm output circuit 24 generates an alarm signal in which a pulse width or a pulse period is changed according to the type of the abnormal signal indicating the abnormal heat generation or overcurrent described above in addition to the abnormal signal indicating the detection of the negative voltage. Generated as signal ALM.
  • control device CONT identifies the type of abnormality by determining the pulse width and pulse period of the alarm signal ALM notified from the alarm output circuit 24 of the semiconductor device 1.
  • the control device CONT controls the output of the control signal IN according to the identified abnormality type, or controls the connection of the load and the power source BAT via a switch (not shown), thereby the semiconductor device. 1 and thus the entire system is protected from abnormal operation.
  • the current source 13 shown in FIG. 2 is one in which the magnitude of the current I-BIAS output from the current source 13 is set by adjusting the channel width and / or channel length of the p-type MOS-FET 13a. is there.
  • the magnitude of the current I-BIAS output from the current source 13 may be set by adjusting the gate voltage of the p-type MOS-FET 13a constituting the current source 13. In this case, however, it goes without saying that a bias source 13b for setting the gate voltage of the p-type MOS-FET 13a is required as shown in FIG.
  • the current-voltage conversion circuit 26 can also be configured using a current mirror circuit as shown in FIG. Specifically, a current mirror circuit is configured by using a pair of n-type MOS-FETs 26a and 26b, and a zener diode ZD for voltage clamping is connected in parallel to the n-type MOS-FET 26a on the current input side. Then, a resistance element R for voltage conversion is connected in series between the n-type MOS-FET 26b on the current output side in the current mirror circuit and the power supply voltage VCC.
  • the current I-BIAS supplied from the current source 13 is the n-type MOS-FET 26a. Flowing into. A current proportional to the current flowing through the n-type MOS-FET 26a flows through the resistance element R via the n-type MOS-FET 26b. As a result, a voltage drop corresponding to the current I-BIAS supplied from the current source 13 through the current mirror circuit can be generated in the resistance element R.
  • the terminal on the current input side of the n-type MOS-FET 26a to which the second potential GND is applied becomes the drain in the current mirror circuit, and the high side circuit The terminal on the 10 side is the source.
  • the gate and source of the n-type MOS-FET 26a have the same potential and the gate-source voltage becomes zero, so that the n-type MOS-FET 26a is turned off.
  • the n-type MOS-FET 26a on the current output side in the current mirror circuit becomes a source follower, and a negative voltage is applied to its gate.
  • the source of the n-type MOS-FET 26b to which the resistance element R is connected cannot be a negative voltage, the n-type MOS-FET 26b is also turned off. As a result, the output voltage SENS of the current-voltage conversion circuit 26 becomes the power supply voltage VCC applied via the resistance element R.
  • the comparator 27 compares the output voltage SENS of the current-voltage conversion circuit 26 with a predetermined reference voltage REF, that is, detects whether the output voltage SENS is equal to the power supply voltage VCC or not. Can be detected. Therefore, similarly to the negative voltage detection circuit 25 shown in FIG. 2, the negative voltage surge applied to the semiconductor device 1 can be detected quickly and accurately.
  • the current-voltage conversion circuit 26 is constructed using a current mirror circuit as described above, the detection sensitivity for the current I-BIAS can be set only by adjusting the current mirror ratio of the current mirror circuit. Therefore, in the low side circuit 20, the negative voltage detection sensitivity can be easily adjusted.
  • the current-voltage conversion circuit 26 is configured using a current mirror circuit as shown in FIG. 4, one or a plurality of clamp circuits that clamp the voltage applied to the n-type MOS-FET 26a to a predetermined voltage are used. It is sufficient to use a Zener diode ZD connected in series. At this time, when the clamp circuit is constituted by a plurality of Zener diodes ZD connected in series, it is preferable to connect the diode D for clamping a negative voltage applied to the clamp circuit in antiparallel. However, as described above, when the clamp circuit is composed of only one Zener diode ZD, parallel connection of the diodes D is not necessary.
  • the negative voltage applied to the semiconductor device 1 can be detected quickly and reliably when a negative voltage surge is generated due to the off operation of the first semiconductor switching element UD1. it can.
  • a negative voltage can be obtained with a simple configuration in which the high-side circuit 10 is provided with the current source 13 and the low-side circuit 20 is provided with the negative voltage detection circuit 25 having the current-voltage conversion circuit 26 and the comparator 27. Can be easily detected.
  • the negative voltage detection circuit 25 detects the application of a negative voltage, the operation of the semiconductor device 1 and the system is controlled under the control device CONT, so that not only the semiconductor device 1 but also the first
  • the entire system including the second semiconductor switching elements UD1, LD1, etc. can be effectively protected from the negative voltage surge.
  • the abnormality process A according to the type of abnormality can be executed.
  • the abnormality process B for the negative voltage detection alarm in addition to the abnormality process A described above. Therefore, according to the present invention, it is possible to ensure stable operation of the entire system while preventing malfunction and destruction of the semiconductor device 1 due to a negative voltage surge.
  • the first and second drivers 11 and 21 that complementarily turn on and off the first and second semiconductor switching elements UD1 and LD1 forming the half bridge circuit are provided.
  • the semiconductor device 1 has been described. However, the semiconductor device 1 replaces itself with the drivers 11 and 21, and instead of the first and second drivers via the drivers 11 and 21 as other circuit components externally attached to the semiconductor device 1.
  • the semiconductor switching elements UD1 and LD1 may be constructed to be turned on / off.
  • the present invention is not applicable only to a semiconductor device in which the first and second semiconductor switching elements UD1 and LD1 constituting the half bridge circuit are complementarily turned on / off.
  • the power supplied to the load via the reactor L or the transformer T by turning on / off the current flowing through the reactor L or the transformer T via the semiconductor switching element S1.
  • the present invention can be similarly applied to a semiconductor device that controls the on / off operation of the semiconductor switching element S1 in the converter that generates the signal.
  • the power supply circuit shown in FIG. 6A includes a reactor L connected in series to the semiconductor switching element S1 and interposed in the positive line of the power supply, and a connection point between the reactor L and the semiconductor switching element S1.
  • the step-down converter is configured to generate a power to be supplied from the reactor L to the load via the output capacitor C by providing a diode D1 between the ground potential GND and the ground potential GND.
  • the power supply circuit shown in FIG. 6B includes a reactor L connected in series to the semiconductor switching element S1 and interposed between a positive line and a ground line of the power supply, and the reactor L and the semiconductor switching element.
  • This is a step-up / down converter configured to generate electric power to be supplied to a load via an output capacitor C from a diode D1 provided between a connection point with S1 and a positive output terminal. Note that the polarity of the output voltage is opposite to that of the other methods in FIG.
  • the semiconductor switching element S1 is turned on / off using a midpoint voltage (intermediate potential) generated at a connection point with the reactor L as a reference potential.
  • the semiconductor switching element S1 may be driven on / off using the semiconductor device 1 configured as described above.
  • the second driver 21 need not be provided on the low-side circuit 20 side.
  • the current flowing through the reactor which is the primary winding of the transformer T, is controlled on and off via the semiconductor switching element S1, and is generated in the secondary winding of the transformer T
  • the semiconductor device according to the present invention can also be applied to a flyback converter that generates electric power to be supplied to a load from a generated voltage or a device that drives a forward converter.
  • the semiconductor switching element S1 is turned on / off using a midpoint voltage (intermediate potential) generated at a connection point with the primary winding of the transformer T as a reference potential. Will work. Therefore, like the step-down converter and the step-up / down converter shown in FIGS. 6A and 6B, the semiconductor switching element S1 may be driven on and off using the semiconductor device 1 according to the present invention. Accordingly, it goes without saying that the second driver 21 need not be provided on the low side circuit 20 side in this case.
  • the semiconductor switching element S1 in the converter as shown in FIGS. 6A to 6D When the semiconductor switching element S1 in the converter as shown in FIGS. 6A to 6D is turned on / off, a negative voltage is applied to the high side circuit 10 when the semiconductor switching element S1 is turned off. There is a fear. Therefore, according to the semiconductor device 1 configured to include the current source 13 and the negative voltage detection circuit 25 that function as described above, it is possible to easily and quickly detect the generation of the negative voltage. It is a great deal.
  • the current source 13 can be configured as shown in FIGS. 7A to 7C, for example.
  • the current source 13 shown in FIG. 7A connects the resistance element R1 to the power supply line to which the power supply voltage VB is supplied, so that the current flows toward the low-side circuit 20 through the resistance element R1. It is configured.
  • the current source 13 configured in this way a constant current cannot be supplied to the low side circuit 20 in a steady state, but the potential VB changes according to the change of the second potential VS. Accordingly, the magnitude and direction of the current supplied to the low side circuit 20 change. Therefore, even when the current source 13 is simply configured using only the resistance element R1, the same effect as the above-described embodiment can be obtained.
  • the current source 13 shown in FIG. 7B stabilizes the voltage applied to the gate of the p-type MOS-FET 13a by using the diode 13b and the resistor element R2 connected in series to the diode 13b.
  • the current supplied to the low side circuit 20 via the MOS-FET 13a is made constant. According to this circuit, even if the output voltage (VB-VS) of the DC power source V1 fluctuates, the gate-source voltage of the p-type MOS-FET 13a is made constant by the forward voltage Vf of the diode 13b. , Can supply a stable constant current.
  • the current source 13 shown in FIG. 7C is configured by interposing a resistor element R3 in series between the source of the p-type MOS-FET 13a and the power supply line to which the power supply voltage VB is supplied.
  • a voltage applied to the source of the p-type MOS-FET 13a and a predetermined reference voltage REF2 are connected to the inverting input terminal and the non-inverting input terminal of the operational amplifier 13c, respectively, and the output voltage of the operational amplifier 13c is connected to the gate of the p-type MOS-FET 13a.
  • the current supplied to the low-side circuit 20 via the p-type MOS-FET 13a is made constant by applying to the low-side MOS-FET 13a.
  • the current I-BIAS flowing through the resistance element R3 can be controlled to be ⁇ (VB-VS) -REF2 ⁇ / R3 by a virtual short-circuit operation between the inverting input terminal and the non-inverting input terminal of the operational amplifier 13c.
  • the current source 13 is configured in this way and the current supplied from the current source 13 to the low-side circuit 20 is controlled to be constant, when a negative voltage is applied to the current source 13, Since the direction of the current flowing through the p-type MOS-FET 13a changes, the same effect as the above-described embodiment can be obtained. That is, according to the specifications of the semiconductor device 1, even if the configuration of the current source 13 is changed as shown in FIGS. 7A to 7B, for example, the low side circuit 20 adds to the high side circuit 10. It becomes possible to detect a negative voltage quickly and quickly.
  • a backflow prevention diode in series at the current output terminal of the current source 13 configured as described above. If such a backflow prevention diode is provided, when a negative voltage is applied to the high side circuit 10, the direction of the current supplied from the current source 13 cannot be determined as described above. The current itself can be zero (0). Therefore, in these cases, it is possible to detect that a negative voltage is applied to the high-side circuit 10 by detecting whether or not the current supplied from the current source 13 is zero (0). Become.
  • the reference voltage REF which is a negative voltage detection threshold in the negative voltage detection circuit 25
  • the reference voltage REF may be determined according to the magnitude of the current I-BIAS and the configuration of the current-voltage conversion circuit 26.
  • the number of Zener diodes ZD used as the clamp circuit in the current-voltage conversion circuit 26 may be determined according to the Zener voltage of the Zener diode ZD and the clamp voltage to be set.
  • the abnormal signal is generated when the negative voltage detection state continues for a predetermined time. For example, the occurrence frequency of the negative voltage is counted, and the abnormal signal is detected when the occurrence frequency exceeds the threshold. Can also be generated. Further, the protection operation of the semiconductor device 1 by the control device CONT may be determined according to the relationship between the magnitude of the negative voltage applied to the semiconductor device 1 and the generation time thereof.
  • the semiconductor device 1 when a negative voltage of, for example, ⁇ 100 V is applied to the semiconductor device 1, the semiconductor device 1 is broken when the negative voltage is applied for 100 ns or 1 ⁇ s when the time is 1 ⁇ s. It becomes easy. That is, the conditions under which the semiconductor device 1 is destroyed by a negative voltage depend on the relationship between the magnitude of the negative voltage and the generation time thereof. Accordingly, the alarm signal ALM is output before the semiconductor device 1 is destroyed on the premise of the destruction condition, and the driving of the semiconductor device 1 is stopped by the control device CONT, or the duration of the negative voltage is reduced. What is necessary is just to perform control, such as doing.
  • the present invention can be variously modified and implemented without departing from the scope of the invention.

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Abstract

　第１の電位（ＶＳ）を基準電位として動作する第１の回路（１０；ハイサイド回路）と、前記第１の電位（ＶＳ）とは異なる第２の電位（ＧＮＤ）を基準電位として動作する第２の回路（２０；ローサイド回路）とを備えた半導体装置において、前記第１の回路（１０）に負電圧が加わったことを確実に検出する。　前記ハイサイド回路（１０）に電流源（１３）を設ける。この電流源（１３）は、前記ローサイド回路（２０）に電流（Ｉ－ＢＩＡＳ）を供給し、前記第１の電位（ＶＳ）が前記第２の電位（ＧＮＤ）に対して負電圧になるか否かに応じて前記電流（Ｉ－ＢＩＡＳ）を変化させる。また前記ローサイド回路（２０）には、負電圧検出回路（２５）を設ける。この負電圧検出回路（２５）は、前記電流源（１３）から供給される電流（Ｉ－ＢＩＡＳ）の変化を監視して前記ハイサイド回路（１０）に負電圧が加わったことを検出する。

Description

半導体装置
　本発明は、例えばハーフブリッジ回路を形成した第１および第２の半導体スイッチング素子の相補的なオン・オフ駆動を制御するハイサイド回路とローサイド回路とを備え、特に前記第１の半導体スイッチング素子のオフ動作時に前記ハイサイド回路に加わる負電圧を確実に検出することのできる半導体装置に関する。
　産業用モータやサーバを駆動する電源装置として、直列接続されてハーフブリッジ回路を形成した第１および第２の半導体スイッチング素子を備え、前記ハーフブリッジ回路の中点から前記モータ等の負荷に電力を供給するものが知られている。この種の電源装置における前記第１および第２の半導体スイッチング素子は、例えばＩＧＢＴや高耐圧のパワーＭＯＳ-ＦＥＴからなる。特に高電位側の前記第１の半導体スイッチング素子は、前記ハーフブリッジ回路の中点電位である第１の電圧を基準電位としてオン・オフ駆動される。また前記第２の半導体スイッチング素子は、前記第１の電圧よりも低い第２の電圧、具体的には接地電位を基準電位としてオン・オフ駆動される。そして前記第１および第２の半導体スイッチング素子は、相補的にオン・オフ駆動されることで前記ハーフブリッジ回路に印加される所定の電圧をスイッチングして前記負荷に電力を供給する。
　ここで前記第１および第２の半導体スイッチング素子の相補的なオン・オフ駆動は、一般的には、いわゆるＨＶＩＣ（High Voltage Integrated Circuit）と称される高電圧に対応可能な集積回路を形成した半導体装置を用いて行われる。この種の半導体装置は、例えば前記第１の電圧を基準電位として動作する第１の回路を前記ハイサイド回路とし、前記第１の電圧とは異なる第２の電圧を基準電位として動作する第２の回路を前記ローサイド回路として備える。具体的には前記第１の回路は、前記第１の半導体スイッチング素子をオン・オフ駆動する第１のドライバを構成する。また前記第２の回路は、前記第２の半導体スイッチング素子をオン・オフ駆動する第２のドライバを構成する。
　前記半導体装置は、システム全体の制御を司るマイクロコンピュータ等の制御装置から与えられる低電位の制御信号を前記ローサイド回路に受け、該制御信号を前記第１および第２のドライバに伝達することで該半導体装置の動作を制御する。具体的には前記半導体装置は、前記制御信号に従って前記第２のドライバを駆動すると共に、前記制御信号をレベルシフト、具体的には高電位にレベルアップして前記ハイサイド回路に伝達して前記第１のドライバを駆動する。
　一方、前記半導体装置は、前記第１および第２の半導体スイッチング素子の異常発熱や過電流等を検出する異常検出回路を前記ハイサイド回路およびローサイド回路にそれぞれ備える。前記半導体装置は、前記ハイサイド回路において検出した異常発熱や過電流等の異常信号をレベルシフトして、具体的には前記異常信号を低電位にレベルダウンして前記ローサイド回路に伝達する。そして前記ローサイド回路に設けられた制御回路は、前記異常発熱や過電流等の異常信号の検出時に前記第１および第２のドライバへの前記制御信号の伝達を停止することで該半導体装置の動作を停止制御する。また前記ローサイド回路に設けられたアラーム出力回路は、前記異常発熱や過電流等の異常検出時にアラーム信号を出力してマイクロコンピュータ等の前記制御装置に通知する。前記制御装置は、上記アラーム信号を受けたとき、前記半導体装置の制御を変更し、或いは前記半導体装置の駆動を停止することでシステム全体を保護する。
　ところで前記ハーフブリッジ回路の高電位側である前記第１の半導体スイッチング素子がオフ動作したとき、モータ等の負荷に含まれるインダクタンスの影響により前記半導体装置に負電圧サージが加わることがある。この負電圧サージは、前記ハーフブリッジ回路の中点電位により規定される前記ハイサイド回路の基準電位が、前記ローサイド回路の基準電位である接地電位よりも瞬時的に低下する現象である。するとこの負電圧サージに起因して前記半導体装置に接地電位端子から大電流が流れ込み、この大電流により前記半導体装置が破壊する虞がある。
　このような負電圧サージに起因する前記半導体装置の破壊を防止する為に、例えば特許文献１には前記半導体装置における前記第１の電圧を規定する中点電位端子と前記第２の電圧を設定する接地電位端子との間にダイオードを逆並列に設け、このダイオードにより負電圧サージの電位をクランプすることが開示される。また特許文献２には、前記半導体装置を構成するデバイス自体の構造を改良し、これによって前記半導体装置のサージ耐圧を向上させて該半導体装置を保護することが開示される。更に特許文献３には、前記接地電位端子から前記半導体装置に流れ込む電流を抵抗素子にて抑制し、これによって負電圧サージ発生時の電流を制限して前記半導体装置を保護することが開示される。
特開２０１０－２６３１１６号公報 特開２００４－３４９２９６号公報 特開２００１－２１０７９２号公報
　しかしながら上述した特許文献１,２,３にそれぞれ開示される手法は、単に負電圧サージが前記半導体装置に与える影響を軽減し、これによって前記半導体装置を保護するという技術である。即ち、上記各手法は、前記半導体装置に加わる負電圧サージの発生そのものを検出する技術ではない。これ故、これらの手法を採用しても負電圧サージの発生時に前記半導体装置、並びに前記第１および第２の半導体スイッチング素子、更には負荷を含むシステム全体を確実に保護することはできない。
　ちなみに前記第１および第２の半導体スイッチング素子における前述した異常発熱や過電流等に加えて、前記半導体装置に加わる負電圧サージの発生を速やかに検出できれば、負電圧サージにより前記半導体装置が破壊する前に前記制御装置にアラーム信号を通知することができる。そして前記制御装置の下で前記半導体装置に対する制御を変更したり、或いは前記半導体装置の駆動を停止したり、更にはシステムの動作モードを変更したりすれば、負電圧サージの発生時においてもシステム全体を効果的に保護することが可能となる。
　本発明はこのような事情を考慮してなされたもので、その目的は、ハイサイド回路に加わる負電圧サージの発生を速やかに検出することができ、例えば負電圧サージに起因する熱破壊等を未然に防ぐことのできる半導体装置を提供することにある。
　上述した目的を達成するべく本発明に係る半導体装置は、第１の電圧を基準電位として動作する第１の回路と、前記第１の電圧と異なる第２の電圧を基準電位として動作する第２の回路とを備える。特に本発明に係る半導体装置は、前記第１の電圧が前記第２の電圧に対して負電圧になるか否かに応じて前記第２の回路に供給する電流を変化させる電流源を前記第１の回路に設け、また前記電流源から供給される電流の変化を監視して前記第１の回路に負電圧が加わったことを検出する負電圧検出回路を前記第２の回路に設けたことを特徴としている。
　ちなみに前記電流源は、前記第１の電圧が前記第２の電圧よりも高いときに前記第２の回路に向けて所定の電流を供給し、前記第１の電圧が前記第２の電圧よりも低くなったときに前記第２の回路に供給する電流の向きを反転させるように構成される。また前記負電圧検出回路は、前記電流源から供給される電流の向きが変化したとき、前記第１の回路に負電圧が加わったとして検出するように構成される。
　具体的には前記第１の回路は、接地電位よりも高い電圧を一方の端子に受けた半導体スイッチング素子のオン・オフ動作を制御するハイサイド回路であって、前記第２の回路は前記接地電位を基準電圧として動作するローサイド回路である。
　好ましくは前記第１の回路は、前記中間電位を基準としてオン・オフ動作する前記半導体スイッチング素子の動作を制御する第１のドライバを含む。例えば前記第１の回路は、半導体スイッチング素子を介してリアクトルに流れる電流をオン・オフし、該リアクトルを介して負荷に供給する電力を生成するコンバータにおける前記半導体スイッチング素子のオン・オフ動作を制御するものからなる。
　或いは前記第１および第２の回路は、直列に接続されてハーフブリッジ回路を形成して該ハーフブリッジ回路の中点から負荷に電力を供給する電源部を構成する第１および第２の半導体スイッチング素子を相補的にオン・オフ駆動制御するものであって、高電圧に対応可能な集積回路として集積一体化されたものからなる。
　この場合、例えば前記第１の回路は、前記ハーフブリッジ回路の前記中点の電位である中間電位を基準としてオン・オフ動作する前記第１の半導体スイッチング素子を駆動する第１のドライバを備えたハイサイド回路からなる。また前記第２の回路は、前記接地電位を基準としてオン・オフ動作する前記第２の半導体スイッチング素子を駆動する第２のドライバを備えたローサイド回路からなる。
　尚、前記ハイサイド回路における前記第１のドライバは前記第１の回路の一部として組み込まれたものであっても良く、また前記ローサイド回路における前記第２のドライバについても前記第２の回路の一部として組み込まれたものであっても良い。
　ここで前記電流源は、例えばソースを所定の電圧電源に接続し、ゲートに所定のバイアス電圧を受けて動作してドレインから一定電流を出力する高耐圧のＭＯＳ-ＦＥＴを主体として構成される。また前記負電圧検出回路は、例えば前記電流源から供給される電流を電圧に変換する電流電圧変換回路と、この電流電圧変換回路の出力電圧を所定の基準電圧と比較して前記第１の回路に加わる負電圧を検出する比較器とを備えたものとして実現される。
　具体的には前記電流電圧変換回路は、例えば前記電流源から供給される電流を電圧に変換する抵抗素子と、この抵抗素子に並列接続されて該抵抗素子に加わる電圧をクランプするクランプ回路とを含んで構成される。或いは前記電流電圧変換回路は、例えば前記電流源から供給される電流に比例した電流を生成するカレントミラー回路と、このカレントミラー回路から出力される電流を電圧に変換する抵抗素子と、前記カレントミラー回路に並列接続されて該カレントミラー回路に加わる電圧をクランプするクランプ回路とを含んで構成される。
　ここで前記クランプ回路は、ツェナーダイオードからなる。或いは前記クランプ回路は、直列に接続された複数のツェナーダイオードと、これらのツェナーダイオードの直列回路に逆並列に接続されたダイオードとを備えて構成される。
　尚、好ましくは前記負電圧検出回路は、前記第１の回路に加わる負電圧を検出したとき、前記第１の回路がオン・オフ制御する半導体スイッチング素子の駆動を停止させる停止信号を出力するように構成される。そして前記第２の回路は、例えば前記負電圧検出回路から所定時間に亘って信号が出力されたとき、前記第１の回路が駆動制御する半導体スイッチング素子の異常を示すアラーム信号を外部出力するアラーム出力回路を備えて構成される。
　上記構成の半導体装置によれば、前記第１の回路（ハイサイド回路）に正電圧が印加されている状態であるとき、前記ハイサイド回路に設けられた電流源は前記第２の回路（ローサイド回路）に向けて電流を供給する。また前記ハイサイド回路に負電圧が印加されると前記ローサイド回路から前記電流源に向けて逆向きの電流が流れる。この結果、前記ローサイド回路に設けられた前記負電圧検出回路は、前記電流の向きの変化から前記ハイサイド回路に負電圧が加わった状態を速やかに、且つ確実に検出することができる。具体的には前記電流電圧変換回路は前記電流の向きに応じた電圧を出力するので、この電流電圧変換回路の出力電圧を比較器にて検出することで、前記ハイサイド回路に負電圧が加わった状態を速やかに、且つ簡易に検出することができる。
　ちなみに前記電流源については、前記ハイサイド回路に設けられて該ハイサイド回路の信号をレベル変換して前記ローサイド回路に供給するレベルシフト回路に用いられるものと同種の高耐圧のｐ型ＭＯＳ-ＦＥＴを利用することで比較的簡単に実現することができる。例えば前記電流源を、負電圧サージが発生していない正常状態ではオン状態となるゲート電圧を前記ｐ型ＭＯＳ-ＦＥＴに印加するように構成する。すると前記ハイサイド回路に正電圧が印加された状態において、前記電流源は前記ハイサイド回路から前記ローサイド回路に向けて微少電流を供給することができる。
　また前記電流電圧変換回路については、前記電流源から供給される電流を電圧に変換する抵抗素子と、この抵抗素子に並列接続されて該抵抗素子に加わる電圧をクランプするツェナーダイオードとからなるクランプ回路とを用いることで、比較的簡素な構成で実現することができる。このとき前記電流源の電流値と前記抵抗素子の抵抗値とにより規定される電圧が前記ツェナーダイオードのクランプ電圧以上となるように設定しておけば、前記抵抗素子により変換される電圧を上記クランプ電圧に一定化することができる。
　また前記ハイサイド回路に負電圧が加わった場合には前記ローサイド回路から前記電流源を構成する前記ｐ型ＭＯＳ-ＦＥＴに向けて逆向きの電流が流れる。このとき前記ツェナーダイオードが順バイアスされて低インピーダンスとなり、該ツェナーダイオードのカソード電圧が負電圧となる。従って前記抵抗素子と前記ツェナーダイオードとにより前記ハイサイド回路に負電圧が加わった状態を簡易に、確実に検出することが可能となる。
　従って上記構成の半導体装置によれば、前記ハイサイド回路に負電圧が加わる状態を素早く、簡易にして確実に検出することができる。故に、例えば負電圧サージに起因して前記半導体装置が破壊する前に前記ハイサイド回路に負電圧が加わった状態を検出して該ハイサイド回路の駆動を停止したり、更にはアラーム信号を出力したりすることでシステム全体を効果的に保護することが可能となる。
本発明の一実施形態に係る半導体装置の要部概略構成と、その周辺回路を示す図。 ハイサイド回路に設けられる電流源とローサイド回路に設けられる負電圧検出回路の構成例を示す図。 負電圧検出回路の動作を説明する為の図。 ハイサイド回路に設けられる電流源とローサイド回路に設けられる負電圧検出回路の別の構成例を示す図。 システム全体の状態遷移例を示す図。 本発明に係る半導体装置により駆動制御される電力変換器の他の構成例を示す図。 電流源の他の構成例を示す図。
　以下、図面を参照して本発明の一実施形態に係る半導体装置について説明する。
　図１は本発明の一実施形態に係る半導体装置と、その周辺回路を示す図である。この実施形態に係る半導体装置は、直列に接続されてハーフブリッジ回路を構成する第１および第２の半導体スイッチング素子ＵＤ１,ＬＤ１を相補的にオン・オフ駆動制御する高電圧集積回路ＨＶＩＣとして実現される。
　ここで第１および第２の半導体スイッチング素子ＵＤ１,ＬＤ１は、例えば電流検出用エミッタを備えたＩＧＢＴからなる。これらの第１および第２の半導体スイッチング素子ＵＤ１,ＬＤ１は、高電圧集積回路ＨＶＩＣとして実現された本発明に係る半導体装置１が出力する駆動信号ＨＯ,ＬＯをそれぞれのゲートに受けて相補的にオン・オフ駆動される。そして前記第１および第２の半導体スイッチング素子ＵＤ１,ＬＤ１は、直流電源ＢＡＴから供給される所定の電圧ＨＶをスイッチングすることで、前記ハーフブリッジ回路の中点からモータ等の負荷ＲＬに所定の電力を供給する。
　ちなみに前記第１の半導体スイッチング素子ＵＤ１は、前記ハーフブリッジ回路の中点の電位（中間電位）である第１の電位ＶＳを基準電位としてスイッチング動作する。また前記第２の半導体スイッチング素子ＬＤ１は、接地電位として規定される第２の電位ＧＮＤを基準電位としてスイッチング動作する。従って前記第１の半導体スイッチング素子ＵＤ１をオン・オフ駆動する前記駆動信号ＨＯは、前記第１の電位ＶＳを基準としたパルス信号として前記半導体装置１から出力される。また前記第２の半導体スイッチング素子ＬＤ１をオン・オフ駆動する前記駆動信号ＬＯは、前記第２の電位ＧＮＤを基準としたパルス信号として前記半導体装置１から出力される。
　さて上述したように前記第１および第２の半導体スイッチング素子ＵＤ１,ＬＤ１を相補的にオン・オフ駆動制御する前記半導体装置１は、この例では前記駆動信号ＨＯを出力する第１のドライバ１１と、前記駆動信号ＬＯを出力する第２のドライバ２１とを備える。前記第１のドライバ１１は、前記半導体装置１において前記第１の電位ＶＳを基準電位として動作するハイサイド回路１０に設けられる。また前記第２のドライバ２１は、前記半導体装置１において前記第２の電位ＧＮＤを基準電位として動作するローサイド回路２０に設けられる。
　ここで前記ハイサイド回路１０は、前記半導体装置１に設定された高電圧回路用のハイサイド領域に形成される。そして前記ハイサイド回路１０は、前記ハーフブリッジ回路の中点電位として定められる前記第１の電位ＶＳを基準電位とし、直流電源Ｖ１から印加される所定の電源電圧ＶＢを受けて動作する。また前記ローサイド回路２０は、前記半導体装置１に設定された低電圧回路用のローサイド領域に形成される。そして前記ローサイド回路２０は、前記接地電位として定められる第２の電位ＧＮＤを基準電位として直流電源Ｖ２から印加される所定の電源電圧ＶＣＣを受けて動作する。
　このように前記ハイサイド回路１０に前記第１のドライバ１１を備え、前記ローサイド回路２０に前記第２のドライバ２１を備えた前記半導体装置１は、基本的にはマイクロコンピュータ等の制御装置ＣＯＮＴから与えられる低電位の制御信号ＩＮを前記ローサイド回路２０に受けて動作する。具体的には前記半導体装置１は、前記制御信号ＩＮを高電位の信号にレベルシフトして前記ハイサイド回路１０に設けられた第１の制御回路１２に伝達する。また前記半導体装置１は、前記制御信号ＩＮを前記ローサイド回路２０に設けられた第２の制御回路２２に伝達する。そして前記半導体装置１は、前記第１および第２の制御回路１２,２２の下で前記第１および第２のドライバ１１,２１をそれぞれ駆動することで前記駆動信号ＨＯ,ＬＯを生成する。このようにして前記半導体装置１が生成した前記駆動信号ＨＯ,ＬＯにより、前記第１および第２の半導体スイッチング素子ＵＤ１,ＬＤ１が相補的にオン・オフ駆動される。
　ここで前記制御信号ＩＮの高電位の信号へのレベルシフトは、前記ローサイド回路２０に設けられたパルス生成回路２３により実行される。このパルス生成回路２３は、例えば前記制御信号ＩＮの立上がりを検出してパルス状の高電圧のセット信号ＳＥＴを生成すると共に、該制御信号ＩＮの立下りを検出してパルス状の高電圧のリセット信号ＲＥＳＥＴを生成する。前記パルス生成回路２３は、これらのセット信号ＳＥＴおよびリセット信号ＲＥＳＥＴを前記ハイサイド回路１０側に加えることで、前記制御信号ＩＮをレベルシフトして前記第１の制御回路１２に伝達する役割を担う。
　尚、前記半導体装置１は、特に図示しないが前記ハイサイド回路１０および前記ローサイド回路２０のそれぞれにおいて、例えば前記第１および第２の半導体スイッチング素子ＵＤ１,ＬＤ１の異常発熱と過電流とを動作異常として検出する機能を備える。ちなみに前記第１および第２の半導体スイッチング素子ＵＤ１,ＬＤ１の異常発熱ＨＯＨ,ＬＯＨは、例えば前記第１および第２の半導体スイッチング素子ＵＤ１,ＬＤ１にそれぞれ内蔵されたサーミスタや温度検出用ダイオード等の温度センサＴＨ１,ＴＨ２を用いて検出される。また前記第１および第２の半導体スイッチング素子ＵＤ１,ＬＤ１の過電流ＨＯＣ,ＬＯＣは、例えば前記第１および第２の半導体スイッチング素子ＵＤ１,ＬＤ１がそれぞれ備える電流検出用エミッタを介して検出されるセンシング電流から検出される。
　そして前記ハイサイド回路１０において検出された前記第１の半導体スイッチング素子ＵＤ１の異常発熱や過電流を示す異常信号は、該ハイサイド回路１０に設けられた図示しないレベルシフト回路を介して低電位にレベルダウンされて前記ローサイド回路２０に伝達される。このようにして前記ローサイド回路２０に伝達された前記第１の半導体スイッチング素子ＵＤ１の動作異常を示す異常信号は、該ローサイド回路２０において検出された前記第２の半導体スイッチング素子ＬＤ１の異常発熱や過電流を示す異常信号と共に前記パルス生成回路２３に与えられる。
　ここで前記パルス生成回路２３は、前述したように前記制御信号ＩＮをレベルシフトして前記ハイサイド回路１０に伝達する役割を備えると共に、前記異常信号が入力されたときには前記制御信号ＩＮの前記ハイサイド回路１０への伝達を停止する機能を備える。尚、前記制御信号ＩＮの伝達停止は、先ず前記第１の半導体スイッチング素子ＵＤ１のオフ動作を指示してから行われる場合もある。
　また前記異常信号は、前記ローサイド回路２０に設けられたアラーム出力回路２４にも与えられる。このアラーム出力回路２４は、例えば前記異常信号の入力が所定時間に亘って継続したとき、これをシステム異常としてアラーム信号ＡＬＭを前記制御装置ＣＯＮＴに出力する役割を担う。アラーム信号が入力された前記制御装置ＣＯＮＴは、例えば(ａ)前記制御信号ＩＮの出力を停止する、(ｂ)前記第１および第２の半導体スイッチング素子ＵＤ１,ＬＤ１を両方オフさせる、(ｃ)負荷を切り離す、(ｄ)直流電源Ｖ１を切り離す等して前記半導体装置１の駆動を停止し、および／またはシステムを停止する。この半導体装置１の駆動および／またはシステムの停止により、該半導体装置１、並びに前記第１および第２の半導体スイッチング素子ＵＤ１,ＬＤ１、更には前記負荷ＲＬを含むシステム全体に障害が及ぶことが未然に防がれる。
　さて基本的には上述した如く構成された半導体装置１において本発明が特徴とするところは、前記ハイサイド回路１０に電流源１３を設けると共に、前記ローサイド回路２０に負電圧検出回路２５を設けた点にある。前記電流源１３は、前記ローサイド回路２０に向けて微少電流Ｉ-ＢＩＡＳを供給する役割を担う。また前記負電圧検出回路２５は、前記電流源１３から供給される電流Ｉ-ＢＩＡＳの向きを監視して前記ハイサイド回路１０に加わる負電圧を検出する役割を担う。
　例えば図２に示す前記電流源１３および前記負電圧検出回路２５の構成例にあるように、前記電流源１３は、前記ハイサイド回路１０に設けられて図示しないレベルシフト回路等を構成するものと同種の高耐圧のｐ型ＭＯＳ-ＦＥＴを利用して構築される。具体的には前記電流源１３は、ソースを前記直流電源Ｖ１の正極に接続し、ゲートに前記第１の電位ＶＳを入力した高耐圧のｐ型ＭＯＳ-ＦＥＴ１３ａとして実現される。尚、図２においてｄは前記ｐ型ＭＯＳ-ＦＥＴ１３ａの寄生ダイオードを示しており、またｒは前記ｐ型ＭＯＳ-ＦＥＴ１３ａの寄生抵抗を示している。
　ちなみに前記ｐ型ＭＯＳ-ＦＥＴ１３ａは、前記ハイサイド回路１０において前記レベルシフト回路を構成するｐ型ＭＯＳ-ＦＥＴと同じ素子構造を有するものであって、該レベルシフト回路のｐ型ＭＯＳ-ＦＥＴと同じく前記半導体装置１のハイサイド領域に形成されている。但し、前記ｐ型ＭＯＳ-ＦＥＴ１３ａのチャネル幅および／またはチャネル長は他のレベルシフト回路のｐ型ＭＯＳ-ＦＥＴとは異なっている。
　このようにｐ型ＭＯＳ-ＦＥＴ１３ａを用いて構成された前記電流源１３は、前記第１の電位ＶＳを基準電位として動作する。そして前記電流源１３は、前記電源電圧ＶＢを受けて前記ローサイド回路２０に向けて一定の微少な電流Ｉ-ＢＩＡＳを出力する。この電流Ｉ-ＢＩＡＳは、前記直流電源Ｖ１の両端電圧に等しいゲート・ソース間電圧［ＶＢ－ＶＳ］に応じた前記ｐ型ＭＯＳ-ＦＥＴ１３ａの飽和電流である。
　ここで前記ハイサイド回路１０に設けられた前記電流源１３は次のように作用する。前記第１の半導体スイッチング素子ＵＤ１がオンで、前記第２の半導体スイッチング素子ＬＤ１がオフの定常状態においては前記ハイサイド回路１０には、例えば前記電源電圧ＶＢが１００Ｖとして、また前記第１の電位ＶＳが８５Ｖとして与えられる。即ち、前記ハイサイド回路１０内では前記直流電源Ｖ１により１５Ｖの正電圧が印加されている。この結果、前記電流源１３を構成する前記ｐ型ＭＯＳ-ＦＥＴ１３ａは前記電源電圧ＶＢが加えられる端子側がソースとなり、前述したように前記ローサイド回路２０に向けて前記電流Ｉ-ＢＩＡＳを出力する。
　これに対して前記第１の半導体スイッチング素子ＵＤ１のオフ動作に伴って負電圧サージが発生すると、例えば前記第１の電位ＶＳが－３０Ｖに変化し、また前記電源電圧ＶＢが－１５Ｖに変化する。すると－１５Ｖの前記電源電圧ＶＢよりも０Ｖとして規定される前記第２の電位ＧＮＤが高くなるので、前記電流源１３を構成する前記ｐ型ＭＯＳ-ＦＥＴ１３ａは前記電源電圧ＶＢが加えられる端子側とは反対側の端子がソースとなる。この結果、前記ｐ型ＭＯＳ-ＦＥＴ１３ａには上述した定常状態とは逆向きの電流が流れる。
　尚、負電圧サージの発生時には前記ｐ型ＭＯＳ-ＦＥＴ１３ａのゲート・ソース間電圧は、上述した定常状態時よりも大きくなる。この為、前記ｐ型ＭＯＳ-ＦＥＴ１３ａには瞬時的に大きな電流が流れる。しかし負電圧サージの発生時間は極めて短いので、上述した瞬時的な大電流は前記ｐ型ＭＯＳ-ＦＥＴ１３ａに悪影響を与えることは殆どない。またこのときに前記ｐ型ＭＯＳ-ＦＥＴ１３ａに加わる負電圧は、該ｐ型ＭＯＳ-ＦＥＴ１３ａの寄生抵抗ｒによって受け止められる。
　一方、前記ローサイド回路２０に設けられる前記負電圧検出回路２５は、前記電流源１３から供給される電流Ｉ-ＢＩＡＳを電圧に変換する電流電圧変換回路２６と、この電流電圧変換回路２６により変換された電圧ＳＥＮＳを、予め設定された基準電圧ＲＥＦと比較する比較器２７とを備えて構成される。前記電流電圧変換回路２６は、例えば前記電流源から供給される電流Ｉ-ＢＩＡＳを電圧に変換する抵抗素子Ｒと、この抵抗素子Ｒに並列接続されて該抵抗素子Ｒに生起される正の電圧を所定電圧にクランプするクランプ回路とにより構成される。このクランプ回路は、例えば１つまたは複数の直列接続されたツェナーダイオードＺＤからなる。
　尚、前記クランプ回路が複数の直列接続されたツェナーダイオードＺＤにより構成される場合、負電圧の印加時には前記複数のツェナーダイオードＺＤはそれぞれ順バイアスされる。この為、前記負電圧の印加時には前記クランプ回路を構成するツェナーダイオードＺＤの直列接続数に応じた順方向降下電圧が負電圧として生起される。前記抵抗素子Ｒに並列に接続されたダイオードＤは、このような負電圧を一定電圧にクランプする役割を担う。
　具体的には、例えば１つのツェナーダイオードＺＤの順方向降下電圧は０.７Ｖなので、ｎ個のツェナーダイオードを直列接続したクランプ回路においては前述した負電圧サージの発生時には絶対値が［０.７Ｖ×ｎ］の負電圧が生起される。するとこの大きな負電圧によって前記ローサイド回路２０がラッチアップする危険性が生じる。前記ダイオードＤは、このような大きな負電圧をクランプすることで前記ローサイド回路２０のラッチアップを防止する役割を担う。
　尚、前記クランプ回路が１つのツェナーダイオードＺＤにより構成される場合、前記負電圧の印加時において順バイアスされる前記ツェナーダイオードＺＤの順方向降下電圧は、ｐｎ接合型のダイオードＤの順方向降下電圧に等しい。従って前記クランプ回路が１つのツェナーダイオードＺＤにより構成される場合には、負電圧サージの発生時に前記ローサイド回路２０に加わる負電圧が－０.７Ｖに抑えられる。従ってこの場合、該ローサイド回路２０がラッチアップすることがないので、必ずしも前記ダイオードＤを設ける必要はない。
　このように構成された前記電流電圧変換回路２６によれば、前記ハイサイド回路１０に負電圧が印加されていない定常状態においては該電流電圧変換回路２６には前記電流源１３から前記電流Ｉ-ＢＩＡＳが供給されるので、前記抵抗素子Ｒには正の電圧が生起される。そして前記抵抗素子Ｒに生起される正の電圧は、前記クランプ回路により一定電圧にクランプされる。従って前記電流電圧変換回路２６は、前記電流Ｉ-ＢＩＡＳが流れる方向に応じた正の電圧ＳＥＮＳを出力する。
　これに対して前記第１の半導体スイッチング素子ＵＤ１がオフし、前記負荷ＲＬのリアクタンス成分に起因して前記半導体装置１に負電圧サージが加わると、この負電圧サージに起因して前記第１の電位ＶＳが前記第２の電位ＧＮＤよりも低くなることがある。すると前記ｐ型ＭＯＳ-ＦＥＴ１３ａのソース・ドレイン間に加わる電圧が逆転し、該ｐ型ＭＯＳ-ＦＥＴ１３ａには前記第１の半導体スイッチング素子ＵＤ１がオンのときとは逆向きの電流が流れる。即ち、前記半導体装置１に負電圧サージが加わると前記ローサイド回路２０から前記ハイサイド回路１０に向けて逆向きに電流が流れる。そしてこの逆向きの電流は前記ツェナーダイオードＺＤを順方向にバイアスする。この結果、前記ツェナーダイオードＺＤは低インピーダンスとなり、前記抵抗素子Ｒには負電圧サージに応じた負の電圧が生起される。
　図３は上述した如く構成された前記電流電圧変換回路２６の動作特性を示している。即ち、図３は上から前記半導体装置１におけるＶＳ-ＧＮＤ間電圧の変化に対する前記電流電圧変換回路２６の出力電圧ＳＥＮＳの変化、前記電流Ｉ-ＢＩＡＳの変化、およびＶＢ-ＧＮＤ間電圧の変化をそれぞれ示している。この図３に示す前記負電圧検出回路２５の動作特性から明らかなように、例えば前記ＶＳ-ＧＮＤ電圧が０Ｖ以上、且つ前記ＶＢ-ＧＮＤ間電圧が１５Ｖとして前記半導体装置１に正電圧が加わっている状態においては負電圧サージが発生せず、前記ハイサイド回路１０は正電圧が印加された状態に保たれる。そして前記電流源１３から供給される微少な前記電流Ｉ-ＢＩＡＳを電圧変換する前記電流電圧変換回路２６の出力電圧ＳＥＮＳは前記ツェナーダイオードＺＤが逆バイアスされた状態にあって一定の正のクランプ電圧に保たれる。
　これに対して、前記半導体装置１に負電圧サージが加わって前記電位ＶＢと前記電位ＶＳがともに前記電位ＧＮＤより低くなった状態においては、前記電流源１３には定常状態時とは逆向きの電流が流れる。この結果、前記ツェナーダイオードＺＤまたは前記ｐｎ接合型のダイオードＤが順バイアスされた状態となり、前記電流電圧変換回路２６の出力電圧ＳＥＮＳは一定の負のクランプ電圧に保たれる。
　従って前記比較器２７は、前記電流電圧変換回路２６により求められる電圧ＳＥＮＳを前記基準電圧ＲＥＦと比較することで、前記第１の半導体スイッチング素子ＵＤ１のオフ動作に伴う負電圧サージが前記半導体装置１に加わったか否かを逸早く検出することが可能となる。ちなみに前記比較器２７による負電圧の検出信号ＤＥＴは、例えばノイズフィルタとタイマとからなる出力回路２８を介して出力される。この出力回路２８は前記検出信号ＤＥＴのノイズ成分を除去し、また該検出信号ＤＥＴが所定時間に亘って継続したときに信号ＯＵＴを出力する。
　そしてこの信号ＯＵＴが前記パルス生成回路２３に与えられることにより、前記第１の制御回路１２への前記制御信号ＩＮの伝達が制御される。また前記信号ＯＵＴは前記アラーム出力回路２４に与えられ、その結果、アラーム信号ＡＬＭが生成される。ここで前記アラーム出力回路２４は、前記負電圧の検出を示す異常信号に加えて前述した異常発熱や過電流を示す異常信号を、例えばその種別に応じてパルス幅やパルス周期を変化させたアラーム信号ＡＬＭとして生成する。
　また前記制御装置ＣＯＮＴは、前記半導体装置１の前記アラーム出力回路２４から通知されるアラーム信号ＡＬＭのパルス幅やパルス周期を判定することで、その異常の種別を識別する。そして前記制御装置ＣＯＮＴは、識別した異常の種別に応じて前記制御信号ＩＮの出力を制御し、或いは図示しないスイッチを介して負荷や電源ＢＡＴの接続を制御するなどして、これによって前記半導体装置１を、ひいてはシステム全体を異常動作から保護する。
　ところで図２に示した前記電流源１３は、前記ｐ型ＭＯＳ-ＦＥＴ１３ａのチャネル幅および／またはチャネル長を調整することで該電流源１３が出力する電流Ｉ-ＢＩＡＳの大きさを設定したものである。しかし前記電流源１３を構成する前記ｐ型ＭＯＳ-ＦＥＴ１３ａのゲート電圧を調整することで該電流源１３が出力する電流Ｉ-ＢＩＡＳの大きさを設定するようにしても良い。但し、この場合には図４に示すように前記ｐ型ＭＯＳ-ＦＥＴ１３ａのゲート電圧を設定する為のバイアス源１３ｂが必要となることは言うまでもない。
　また前記電流電圧変換回路２６を、図４に示すようにカレントミラー回路を用いて構成することも可能である。具体的には一対のｎ型ＭＯＳ-ＦＥＴ２６ａ,２６ｂを用いてカレントミラー回路を構成し、電流入力側の前記ｎ型ＭＯＳ-ＦＥＴ２６ａに電圧クランプ用のツェナーダイオードＺＤを並列接続する。そして前記カレントミラー回路における電流出力側の前記ｎ型ＭＯＳ-ＦＥＴ２６ｂと前記電源電圧ＶＣＣとの間に電圧変換用の抵抗素子Ｒを直列に接続する。
　このように構成した電流電圧変換回路２６によれば、前記半導体装置１に正電圧が印加されている定常状態においては、前記電流源１３から供給される電流Ｉ-ＢＩＡＳが前記ｎ型ＭＯＳ-ＦＥＴ２６ａに流れる。そして前記ｎ型ＭＯＳ-ＦＥＴ２６ａに流れる電流に比例した電流が前記ｎ型ＭＯＳ-ＦＥＴ２６ｂを介して前記抵抗素子Ｒに流れる。この結果、前記カレントミラー回路を介して前記電流源１３から供給される電流Ｉ-ＢＩＡＳに応じた電圧降下を前記抵抗素子Ｒに生起することができる。
　一方、前記半導体装置１に負電圧が加わると、前記カレントミラー回路における電流入力側の前記ｎ型ＭＯＳ-ＦＥＴ２６ａの前記第２の電位ＧＮＤが印加される側の端子がドレインとなり、前記ハイサイド回路１０側の端子がソースとなる。この結果、前記ｎ型ＭＯＳ-ＦＥＴ２６ａのゲートとソースとが同電位となり、ゲート・ソース間電圧がゼロとなるため該ｎ型ＭＯＳ-ＦＥＴ２６ａはオフ状態となる。
　すると前記カレントミラー回路における電流出力側の前記ｎ型ＭＯＳ-ＦＥＴ２６ａがソースホロアとなり、そのゲートに負電圧が印加された状態になる。しかし前記抵抗素子Ｒが接続された前記ｎ型ＭＯＳ-ＦＥＴ２６ｂのソースが負電圧となることはできないので、該ｎ型ＭＯＳ-ＦＥＴ２６ｂもまたオフ状態となる。この結果、前記電流電圧変換回路２６の出力電圧ＳＥＮＳは、前記抵抗素子Ｒを介して加えられる電源電圧ＶＣＣとなる。
　従って前記比較器２７において前記電流電圧変換回路２６の出力電圧ＳＥＮＳを所定の基準電圧ＲＥＦと比較することで、即ち、前記出力電圧ＳＥＮＳが電源電圧ＶＣＣとなるか否かを検出することで負電圧の印加を検出することが可能となる。故に、図２に示した前記負電圧検出回路２５と同様に前記半導体装置１に加わる負電圧サージを逸早く、正確に検出することが可能となる。特に上述したようにカレントミラー回路を用いて前記電流電圧変換回路２６を構築すれば、該カレントミラー回路の電流ミラー比を調整するだけで前記電流Ｉ-ＢＩＡＳに対する検出感度を設定することができる。従って前記ローサイド回路２０において、負電圧の検出感度を容易に調整することができる。
　尚、図４に示すようにカレントミラー回路を用いて電流電圧変換回路２６を構成する場合にも、前記ｎ型ＭＯＳ-ＦＥＴ２６ａに加わる電圧を所定電圧にクランプするクランプ回路として、１つまたは複数の直列接続されたツェナーダイオードＺＤを用いれば十分である。この際、前記クランプ回路を複数の直列接続したツェナーダイオードＺＤにより構成する場合、該クランプ回路に加わる負電圧をクランプする為のダイオードＤを逆並列に接続することが好ましい。しかし前記クランプ回路が１つのツェナーダイオードＺＤだけにより構成される場合には、上記ダイオードＤの並列接続は不要であることは前述した通りである。
　かくして上述した如く構成された半導体装置１によれば、前記第１の半導体スイッチング素子ＵＤ１のオフ動作に伴う負電圧サージの発生時に該半導体装置１に加わる負電圧を素早く、確実に検出することができる。しかも前記ハイサイド回路１０に前記電流源１３を設け、前記ローサイド回路２０に前記電流電圧変換回路２６と前記比較器２７とを有する前記負電圧検出回路２５を設けると言う簡易な構成にて負電圧の印加を容易に検出することができる。そして前記負電圧検出回路２５にて負電圧の印加を検出したときには、前記制御装置ＣＯＮＴの下で前記半導体装置１やシステムの動作を制御することで、該半導体装置１のみならず、前記第１および第２の半導体スイッチング素子ＵＤ１,ＬＤ１等を含むシステム全体を負電圧サージから効果的に保護することが可能となる。
　具体的には図５にシステムの状態遷移を示すように、通常動作状態において前記第１および第２の半導体スイッチング素子ＵＤ１,ＬＤ１の異常発熱や過電流等の異常を検出したときには、従来の一般的な半導体装置１を用いたシステムと同様にその異常の種別に応じた異常処理Ａを実行することができる。これに対して本発明に係る半導体装置１を用いたシステムの場合には、上述した異常処理Ａに加えて負電圧検出アラームに対する異常処理Ｂを実行することが可能となる。従って本発明によれば負電圧サージに起因する前記半導体装置１の誤動作と破壊を未然に防止しながら、システム全体の安定した運用を保証することが可能となる。
　尚、上述した実施形態においては、ハーフブリッジ回路を形成した前記第１および第２の半導体スイッチング素子ＵＤ１,ＬＤ１を相補的にオン・オフ駆動する第１および第２のドライバ１１，２１を備えた半導体装置１について説明した。しかし前記半導体装置１は、自らが前記ドライバ１１，２１を備えることに代えて、該半導体装置１に外付けされる別の回路部品としてのドライバ１１，２１を介して前記第１および第２の半導体スイッチング素子ＵＤ１,ＬＤ１をオン・オフ駆動するように構築されるものであっても良い。
　また本発明は、ハーフブリッジ回路を構成する第１および第２の半導体スイッチング素子ＵＤ１,ＬＤ１を相補的にオン・オフ駆動する半導体装置にだけ適用可能なものではない。例えば図６(ａ)～(ｄ)にそれぞれ示すように半導体スイッチング素子Ｓ１を介してリアクトルＬ若しくはトランスＴに流れる電流をオン・オフし、該リアクトルＬ若しくはトランスＴを介して負荷に供給する電力を生成するコンバータにおける前記半導体スイッチング素子Ｓ１のオン・オフ動作を制御する半導体装置にも同様に適用することができる。
　ちなみに図６(ａ)に示す電源回路は、半導体スイッチング素子Ｓ１に直列に接続されて電源の正極ラインに介装されたリアクトルＬを備え、該リアクトルＬと前記半導体スイッチング素子Ｓ１との接続点と接地電位ＧＮＤとの間にダイオードＤ１を設けて前記リアクトルＬから出力コンデンサＣを介して負荷に供給する電力を生成するように構成した降圧コンバータである。
　また図６(ｂ)に示す電源回路は、半導体スイッチング素子Ｓ１に直列に接続されて電源の正極ラインと接地ラインとの間に介装されたリアクトルＬを備え、該リアクトルＬと前記半導体スイッチング素子Ｓ１との接続点と正極の出力端子との間に設けたダイオードＤ１から出力コンデンサＣを介して負荷に供給する電力を生成するように構成した昇降圧コンバータである。尚、出力電圧の極性は、図６の他の方式とは逆になっている。
　このように構成された降圧コンバータや昇降圧コンバータにおいても前記半導体スイッチング素子Ｓ１は、前記リアクトルＬとの接続点に生起される中点電圧（中間電位）を基準電位としてオン・オフ動作するので、前述した如く構成された半導体装置１を用いて前記半導体スイッチング素子Ｓ１をオン・オフ駆動すれば良い。但し、この場合には、接地電位を基準として動作するローサイド側の半導体スイッチング素子がないので、前記ローサイド回路２０側に前記第２のドライバ２１を設ける必要がないことは言うまでもない。
　また図６(ｃ)(ｄ)にそれぞれ示すように半導体スイッチング素子Ｓ１を介してトランスＴの一次巻線であるリアクトルに流れる電流をオン・オフ制御し、前記トランスＴの二次巻線に生起される電圧から負荷に供給する電力を生成するフライバックコンバータ、或いはフォワードコンバータを駆動する装置としても本発明に係る半導体装置を適用することができる。
　このように構成されたフライバックコンバータやフォワードコンバータにおいても、前記半導体スイッチング素子Ｓ１は前記トランスＴの一次巻線との接続点に生起される中点電圧（中間電位）を基準電位としてオン・オフ動作することになる。従って図６(ａ)(ｂ)にそれぞれ示した降圧コンバータや昇降圧コンバータと同様に、本発明に係る半導体装置１を用いて前記半導体スイッチング素子Ｓ１をオン・オフ駆動すれば良い。従ってこの場合においても、ローサイド回路２０側に前記第２のドライバ２１を設ける必要がないことは言うまでもない。
　そして図６(ａ)～(ｄ)にそれぞれ示すようなコンバータにおける半導体スイッチング素子Ｓ１をオン・オフ駆動するに際しても、前記半導体スイッチング素子Ｓ１のオフ動作時に前記ハイサイド回路１０側に負電圧が加わる恐れがある。従って前述した如く機能する電流源１３および負電圧検出回路２５を備えて構成される半導体装置１によれば、負電圧の発生を簡易に、しかも逸早く検出することができるので、その実用的利点が多大である。
　また前記電流源１３については、例えば図７(ａ)～(ｃ)にそれぞれ示すように構成することも可能である。ここで図７(ａ)に示す電流源１３は、電源電圧ＶＢが供給される電源ラインに抵抗素子Ｒ１を接続することで、該抵抗素子Ｒ１を介してローサイド回路２０に向けて電流を流すように構成したものである。このように構成された電流源１３によれば、定常状態時に前記ローサイド回路２０に向けて一定の電流を供給することはできないものの、前記第２の電位ＶＳの変化に応じて変化する電位ＶＢに応じて前記ローサイド回路２０に供給する電流の大きさと向きとが変化する。従って抵抗素子Ｒ１だけを用いて電流源１３を簡易に構成した場合においても前述した実施形態と同様な効果が奏せられる。
　また図７(ｂ)に示す電流源１３は、ｐ型ＭＯＳ-ＦＥＴ１３ａのゲートに加える電圧を、ダイオード１３ｂと、このダイオード１３ｂに直列に接続した抵抗素子Ｒ２とを用いて安定化し、前記ｐ型ＭＯＳ-ＦＥＴ１３ａを介して前記ローサイド回路２０に供給する電流を一定化するようにしたものである。この回路によれば、直流電源Ｖ１の出力電圧（ＶＢ－ＶＳ）が変動しても、前記ｐ型ＭＯＳ-ＦＥＴ１３ａのゲート・ソース間電圧はダイオード１３ｂの順方向電圧Ｖｆで定電圧化されるので、安定した定電流を供給することができる。
　更に図７（ｃ）に示す電流源１３は、ｐ型ＭＯＳ-ＦＥＴ１３ａのソースと前記電源電圧ＶＢが供給される電源ラインとの間に抵抗素子Ｒ３を直列に介装して構成される。そして前記ｐ型ＭＯＳ-ＦＥＴ１３ａのソースに加わる電圧と所定の基準電圧ＲＥＦ２をそれぞれオペアンプ１３ｃの反転入力端子と非反転入力端子に接続し、該オペアンプ１３ｃの出力電圧を前記ｐ型ＭＯＳ-ＦＥＴ１３ａのゲートに印加することで、前記ｐ型ＭＯＳ-ＦＥＴ１３ａを介して前記ローサイド回路２０に供給する電流を一定化するようにしたものである。即ち、オペアンプ１３ｃの反転入力端子と非反転入力端子の仮想短絡動作により、前記抵抗素子Ｒ３に流れる電流Ｉ－ＢＩＡＳを｛（ＶＢ－ＶＳ）－ＲＥＦ２｝／Ｒ３となるよう制御することができる。
　このように前記電流源１３を構成して該電流源１３から前記ローサイド回路２０に供給する電流を一定化するように制御しても、該電流源１３に負電圧が印加された場合には前記ｐ型ＭＯＳ-ＦＥＴ１３ａを介して流れる電流の向きが変化するので、前述した実施形態と同様な効果が奏せられる。即ち、半導体装置１の仕様に応じて、例えば図７(ａ)～(ｂ)にそれぞれ示すように前記電流源１３の構成を変更しても、前記ローサイド回路２０において前記ハイサイド回路１０に加わる負電圧を簡易にして逸早く検出することが可能となる。
　また前記電流源１３を図７(ｃ)のように構成することもできる。この場合、負電圧が印加されない通常の状態においては、前記ｐ型ＭＯＳ-ＦＥＴ１３ａに｛Ｖ１－Ｖｆｂ（＝基準電圧ＲＥＦ２の出力電圧）｝／Ｒ３の電流が流れ、負電圧が印加されると前記ｐ型ＭＯＳ-ＦＥＴ１３ａに流れる電流は零（０）となる。また、特に図示しないが、上述した如く構成される電流源１３の電流出力端子に逆流防止用のダイオードを直列に介装しておくことも有用である。このような逆流防止用のダイオードを備えれば前記ハイサイド回路１０に負電圧が印加された場合、前述したように前記電流源１３から供給される電流の向きを判定させることはできないが、少なくとも前記電流自体を零（０）にすることができる。従ってこれらの場合には、前記電流源１３から供給される電流が零（０）となるか否かを検出することで前記ハイサイド回路１０に負電圧が加わったことを検出することが可能となる。
　尚、本発明は上述した実施形態に限定されるものではない。例えば前記負電圧検出回路２５における負電圧の検出閾値である基準電圧ＲＥＦは、前記電流Ｉ-ＢＩＡＳの大きさや前記電流電圧変換回路２６の構成に応じて決定すれば良い。また前記電流電圧変換回路２６におけるクランプ回路として用いる前記ツェナーダイオードＺＤの数についても、該ツェナーダイオードＺＤのツェナー電圧と設定すべきクランプ電圧に応じて定めれば良いものである。
　また実施形態においては所定時間に亘って負電圧検出状態が継続したときに異常信号を生成するようにしたが、例えば負電圧の発生頻度を計数し、発生頻度が閾値を超えたときに異常信号を生成することも可能である。また前記制御装置ＣＯＮＴによる前記半導体装置１の保護動作については、前記半導体装置１に加わった負電圧の大きさとその発生時間との関係に応じて定めるようにしても良い。
　具体的には前記半導体装置１に、例えば－１００Ｖの負電圧が加わったとき、該負電圧が加わる時間が１００ｎｓの場合と１μｓの場合とでは、１μｓの場合の方が前記半導体装置１が壊れ易くなる。即ち、負電圧によって前記半導体装置１が破壊に至る条件は、負電圧の大きさとその発生時間との関係に依存する。従って上記破壊条件を前提として前記半導体装置１が破壊に至る前に前記アラーム信号ＡＬＭを出力し、前記制御装置ＣＯＮＴにより前記半導体装置１の駆動を停止したり、或いは負電圧の継続時間を減らしたりする等の制御を実行すれば良い。
　ちなみに負電圧の継続時間を減らす制御については、例えば前記第１および第２の半導体スイッチング素子ＵＤ１,ＬＤ１のスイッチング動作時における電流変化ｄｉ／ｄｔを、前記第１および第２の半導体スイッチング素子ＵＤ１,ＬＤ１のゲート抵抗値を可変制御して変更すれば良い。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
　ＵＤ１　第１の半導体スイッチング素子
　ＬＤ１　第２の半導体スイッチング素子
　ＨＶＩＣ　高電圧集積回路
　ＣＯＮＴ　制御装置
　１　半導体装置
　１０　ハイサイド回路
　１１　第１のドライバ
　１２　第１の制御回路
　１３　電流源
　２０　ローサイド回路
　２１　第２のドライバ
　２２　第２の制御回路
　２３　パルス生成回路
　２４　アラーム出力回路
　２５　負電圧検出回路
　２６　電流電圧変換回路

Claims (18)

  1. 　第１の電圧を基準電位として動作する第１の回路と、
    　前記第１の電圧と異なる第２の電圧を基準電位として動作する第２の回路と、
    　前記第１の回路に設けられて前記第２の回路に電流を供給し、前記第１の電圧が前記第２の電圧に対して負電圧になるか否かに応じて前記電流を変化させる電流源と、
    　前記第２の回路に設けられ、前記電流源から供給される電流の変化を監視して前記第１の回路に負電圧が加わったことを検出する負電圧検出回路とを具備したことを特徴とする半導体装置。
  2. 　前記電流源は、前記第１の電圧が前記第２の電圧よりも高いときに前記第２の回路に向けて所定の電流を供給し、前記第１の電圧が前記第２の電圧よりも低くなったときに前記第２の回路に供給する電流の向きを反転させるものであることを特徴とする請求項１に記載の半導体装置。
  3. 　前記負電圧検出回路は、前記電流源から供給される電流の向きが変化したとき、前記第１の回路に負電圧が加わったとして検出するものであることを特徴とする請求項１に記載の半導体装置。
  4. 　前記第１の回路は、接地電位よりも高い電圧を一方の端子に受けた半導体スイッチング素子のオン・オフ動作を制御するとともに前記半導体スイッチング素子の他方の端子の電位である中間電位を基準電位とするハイサイド回路であって、前記第２の回路は前記接地電位を基準電圧として動作するローサイド回路であることを特徴とする請求項１に記載の半導体装置。
  5. 　前記第１の回路は、前記中間電位を基準としてオン・オフ動作する半導体スイッチング素子の動作を制御するハイサイド・ドライバを駆動するものであることを特徴とする請求項４に記載の半導体装置。
  6. 　前記ハイサイド・ドライバは、前記第１の回路の一部として組み込まれていることを特徴とする請求項５に記載の半導体装置。
  7. 　前記第１の回路は、半導体スイッチング素子を介してリアクトルに流れる電流をオン・オフし、該リアクトルを介して負荷に供給する電力を生成するコンバータにおける前記半導体スイッチング素子のオン・オフ動作を制御するものであることを特徴とする請求項１に記載の半導体装置。
  8. 　前記第１および第２の回路は、直列に接続されてハーフブリッジ回路を形成して該ハーフブリッジ回路の中点から負荷に電力を供給する電源部を構成する第１および第２の半導体スイッチング素子を相補的にオン・オフ駆動制御するものであって、高電圧に対応可能な集積回路として集積一体化されたものであることを特徴とする請求項１に記載の半導体装置。
  9. 　前記第１の回路は、前記ハーフブリッジ回路の前記中点の電位である中間電位を基準としてオン・オフ動作する前記第１の半導体スイッチング素子の動作を制御するハイサイド・ドライバを駆動するものであって、
    　前記第２の回路は、前記接地電位を基準としてオン・オフ動作する前記第２の半導体スイッチング素子の動作を制御するローサイド・ドライバを駆動するものであることを特徴とする請求項８に記載の半導体装置。
  10. 　前記ハイサイド・ドライバは、前記第１の回路の一部として組み込まれていることを特徴とする請求項９に記載の半導体装置。
  11. 　前記電流源は、ソースを所定の電圧電源に接続し、ゲートに所定のバイアス電圧を受けて動作してドレインから一定電流を出力する高耐圧のＭＯＳ-ＦＥＴを主体として構成されることを特徴とする請求項１に記載の半導体装置。
  12. 　前記負電圧検出回路は、前記電流源から供給される電流を電圧に変換する電流電圧変換回路と、この電流電圧変換回路の出力電圧を所定の基準電圧と比較して前記第１の回路に加わる負電圧を検出する比較器とを含むことを特徴とする請求項１に記載の半導体装置。
  13. 　前記電流電圧変換回路は、前記電流源から供給される電流を電圧に変換する抵抗素子と、この抵抗素子に並列接続されて該抵抗素子に加わる電圧をクランプするクランプ回路とを含むことを特徴とする請求項１２に記載の半導体装置。
  14. 　前記電流電圧変換回路は、前記電流源から供給される電流に比例した電流を生成するカレントミラー回路と、このカレントミラー回路から出力される電流を電圧に変換する抵抗素子と、前記カレントミラー回路に並列接続されて該カレントミラー回路に加わる電圧をクランプするクランプ回路とを含むことを特徴とする請求項１２に記載の半導体装置。
  15. 　前記クランプ回路は、ツェナーダイオードからなることを特徴とする請求項１３または１４に記載の半導体装置。
  16. 　前記クランプ回路は、直列に接続された複数のツェナーダイオードと、これらのツェナーダイオードの直列回路に逆並列に接続されたダイオードとを含むことを特徴とする請求項１３または１４に記載の半導体装置。
  17. 　前記負電圧検出回路は、前記第１の回路に加わる負電圧を検出したとき、前記第１の回路がオン・オフ制御する半導体スイッチング素子の駆動を停止させる停止信号を出力することを特徴とする請求項１に記載の半導体装置。
  18. 　前記第２の回路は、前記負電圧検出回路から所定時間に亘って信号が出力されたとき、前記第１の回路が駆動制御する半導体の異常を示すアラーム信号を外部出力するアラーム出力回路を備えることを特徴とする請求項１に記載の半導体装置。
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