JP2014121103A - 半導体装置及びスイッチング電源装置 - Google Patents

Abstract

【課題】誘導性負荷を駆動したときの半導体装置の誤動作を防止する。
【解決手段】
本半導体装置（１０）は、半導体基板に形成されたＮ型の第１ウェル領域（２０）内のＰ型の第２ウェル領域（２１）に形成されるローサイドのＮチャネル型の第１トランジスタ（ＬＳ＿ＰＷＴＲ）と、ハイサイドの第２トランジスタ（ＨＳ＿ＰＷＴＲ）と、第１及び第２トランジスタが同時にオン状態にならないようにタイミングをずらして交互にオン・オフさせる制御部（１１）とを有する。前記第１トランジスタが形成される前記第１ウェル領域は、少なくとも第１トランジスタがオフ状態に遷移してから第２トランジスタがオン状態に遷移するまでの期間（２００）はグラウンド端子に接続される。また、前記第１ウェル領域は、少なくとも第２トランジスタがオフ状態に遷移してから第１トランジスタがオン状態に遷移するまでの期間（２０１）はグラウンド端子と遮断される。
【選択図】図１

Description

本発明は、半導体装置に関し、特に誘導性負荷を駆動するためのローサイドトランジスタを含む半導体装置に適用して有効な技術に関する。

コイル等の誘導性負荷を駆動するための半導体装置は、誘導性負荷の駆動時に、負荷が接続される出力端子に大きな正電圧や負電圧が印加される虞がある。このような電圧が発生すると、出力端子に接続される出力トランジスタが破壊されたり、半導体装置内の寄生トランジスタがオンすることにより内部回路が誤動作したりする虞がある。このような問題に対処するため、誘導性負荷を駆動するための半導体装置では、従来から様々な工夫がなされてきた。例えば、特許文献１には、誘導性負荷を駆動する半導体集積回路において、負荷を駆動するための出力端子に接続されるロー（Ｌｏｗ）側のバイポーラトランジスタと並列に出力電圧のクランプ用バイポーラトランジスタを設け、そのクランプ用バイポーラトランジスタにベース・エミッタ間の順方向電圧よりも低いバイアス電圧を印加する手法が開示されている。これにより、出力端子に印加される負電圧が、上記バイアス電圧とクランプ用バイポーラトランジスタのベース・エミッタ間の順方向電圧とに基づいて決定される電圧に制限され、出力端子周りの寄生トランジスタがオンすることを防止している。

特開平５−６３５３４号公報

コイル等の誘導性負荷を駆動するための半導体装置として、例えば、降圧ＤＣ／ＤＣコンバータを制御するための電源ＩＣが知られている。例えば同期整流型の降圧ＤＣ／ＤＣコンバータを制御する電源ＩＣは、誘導性負荷（コイル）を駆動するための出力端子に接続されたハイサイドのＰチャネル型のパワーＭＯＳトランジスタ及びローサイドのＮチャネル型のパワーＭＯＳトランジスタと、それらのパワーＭＯＳトランジスタを制御するための制御回路とが１つの半導体基板に形成される。

近年、電源ＩＣは、例えば半導体基板（Ｐ型）とグラウンドノードとを分離するため、Ｐ型の半導体基板に深いＮ型拡散層（以下、「ボトムＮウェル」と称する。）を形成するとともに、その領域内にＰ型拡散層（以下「Ｐウェル」と称する。）を形成し、そのＰウェル内にＮチャネル型のＭＯＳトランジスタを形成した構造（以下、「ボトムＮウェル構造」と称する。）のものが増えつつある。

このようなボトムＮウェル構造の電源ＩＣでは、原則として、ボトムＮウェルは電源ノードに接続され、ボトムＮウェル内のＰウェルはグラウンドノードに接続されるが、例外的に、誘導性負荷を駆動するための出力端子に接続されるローサイドのＮチャネル型のパワーＭＯＳトランジスタが形成されるボトムＮウェルにはグラウンドノードが接続される。その理由は、ローサイドのパワーＭＯＳトランジスタがオンからオフに遷移するときのインパクトイオン化現象によって、当該パワーＭＯＳトランジスタのＰウェルの電位が持ち上がることにより、当該パワーＭＯＳトランジスタのドレイン電極を形成するＮ拡散層と、そのＰウェルと、そのボトムＮウェルとによって形成される寄生ＮＰＮトランジスタがオンすることを防止するためである。

しかしながら、本願発明者が本願に先立って検討したところ、上記のようにローサイドのパワーＭＯＳトランジスタのボトムＮウェルをグラウンドノードに接続した構造の電源ＩＣによって同期整流型の降圧ＤＣ／ＤＣコンバータを制御した場合、以下のような問題があることが明らかとされた。

一般に同期整流型の降圧ＤＣ／ＤＣコンバータでは、ハイサイドのパワーＭＯＳトランジスタとローサイドのパワーＭＯＳトランジスタが同時にオン状態となることによる貫通電流を防止するため、双方のパワーＭＯＳトランジスタがオフする期間（デッドタイム）を設けている。そのため、例えばハイサイドのパワーＭＯＳトランジスタがオン状態からオフ状態に遷移してからローサイドのパワーＭＯＳトランジスタがオン状態となるまでの期間において、出力端子に負電圧が発生する。この負電圧は、ＤＣ／ＤＣコンバータの負荷が大きくなるほど、大きくなる傾向がある。出力端子に大きな負電圧が発生すると、出力端子周辺の寄生ＮＰＮトランジスタ（ローサイドのパワーＭＯＳトランジスタのドレイン電極（Ｎ拡散層）をエミッタとし、そのパワーＭＯＳトランジスタのＰウェルをベースとし、そのパワーＭＯＳトランジスタのボトムＮウェルをコレクタとする寄生ＮＰＮトランジスタ）がオンし、他の回路ブロックの動作に悪影響を及ぼす虞がある。例えば、電源ＩＣ内には、各種基準電圧を生成するため、シリコンのバンドギャップ値に基づく電圧を生成するバンドギャップレファレンス（以下、「ＢＧＲ（Ｂａｎｄｇａｐ ｒｅｆｅｒｅｎｃｅ）」と称する。）回路が形成される。このＢＧＲ回路の基本構成要素であるダイオード（ダイオード接続されたバイポーラトランジスタ）は、例えば、ボトムＮウェルをコレクタ、そのボトムＮウェル内のＰウェルをベース、そのＰウェル内のＮ型拡散層をエミッタとしたＮＰＮトランジスタのコレクタ・ベース間を短絡することにより形成される。前記ダイオードのアノード（ボトムＮウェル）には、そのダイオードのボトムＮウェルをコレクタとし、Ｐ型基板をベースとし、ローサイドのパワーＭＯＳトランジスタのボトムＮウェルをエミッタとする寄生ＮＰＮトランジスタが接続される。例えば、出力端子に大きな負電圧が発生した場合、先ず、出力端子周辺の寄生ＮＰＮトランジスタがオンし、当該寄生ＮＰＮトランジスタのコレクタ（ローサイドのパワーＭＯＳトランジスタのボトムＮウェル）の電位が低下する（負電圧に引かれる）と、ＢＧＲ回路におけるダイオードに接続される寄生ＮＰＮトランジスタがオンする。これにより、ＢＧＲ回路におけるダイオードのアノード側と出力端子との間に電流経路が形成され、本来ＢＧＲ回路を構成するダイオードに流れるべき電流の一部が基板を介して出力端子に流れてしまう。その結果、ＢＧＲ回路によって生成される基準電圧が上昇し、当該基準電圧に基づいて制御されるＤＣ／ＤＣコンバータの出力電圧が上昇してしまうという問題がある。

今後、システムの低消費電流化のために電源ＩＣ内の内部回路の回路電流を更に減らした場合、上記のような負電圧の印加による電流のリークが電源ＩＣの内部回路に与える影響が更に大きくなることが予想されることから、負電圧が印加された場合の誤動作を防止するための新たな技術が必要であると、本願発明者は考えた。

このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記のとおりである。

すなわち、本半導体装置は、半導体基板に形成されたＮ型の第１ウェル領域内のＰ型の第２ウェル領域に形成されるローサイドのＮチャネル型の第１トランジスタと、ハイサイドの第２トランジスタと、第１及び第２トランジスタが同時にオン状態にならないようにタイミングをずらして交互にオン・オフさせる制御部とを有する。前記第１トランジスタが形成される前記第１ウェル領域は、少なくとも前記第１トランジスタがオフ状態に遷移してから前記第２トランジスタがオン状態に遷移するまでの期間はグラウンド端子に接続される。また、前記第１ウェル領域は、少なくとも第２トランジスタがオフ状態に遷移してから第１トランジスタがオン状態に遷移するまでの期間はグラウンド端子と遮断される。

本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、本半導体装置によれば、誘導性負荷を駆動したときの半導体装置の誤動作を防止することができる。

図１は、実施の形態１に係るスイッチング電源装置を例示するブロック図である。 図２は、ローサイドトランジスタＬＳ＿ＰＷＴＲの縦構造を例示する図である。 図３は、制御信号ＳＷ＿ＧＡＴＥのタイミングを例示する図である。 図４は、ＢＧＲ回路１１０１の内部構成を例示する図である。 図５は、電源ＩＣが形成される半導体基板の縦構造を例示する図である。 図６は、実施の形態２に係るスイッチング電源装置を例示するブロック図である。

１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕（ローサイドトランジスタのボトムＮウェルとグラウンドノードと接続と遮断を所定のタイミング切り替える半導体装置）
本願の代表的な実施の形態に係る半導体装置（１０）は、出力端子（ＬＯＵＴ）と、グラウンド電圧を入力するためのグラウンド端子（ＰＶＳＳ）と、電源電圧（ＶＩＮ）を入力するための電源端子（ＰＶＤＤ）と、出力端子に接続される負荷（Ｌ）を駆動するための駆動回路と、駆動回路を制御するための制御部（１１）とが１つの半導体基板（Ｐ−ＳＵＢ）に形成される。前記駆動回路は、前記出力端子と前記グラウンド端子との間に接続され、前記半導体基板に形成されたＮ型の第１ウェル領域（２０）内のＰ型の第２ウェル領域（２１）に形成されるローサイドのＮチャネル型の第１トランジスタ（ＬＳ＿ＰＷＴＲ）と、前記電源端子と前記出力端子との間に接続されるハイサイドの第２トランジスタ（ＨＳ＿ＰＷＴＲ）とを有する。前記制御部は、前記第１トランジスタ及び前記第２トランジスタが同時にオン状態にならないようにタイミングをずらして、前記第１トランジスタ及び前記第２トランジスタを交互にオン・オフさせる。前記第１トランジスタが形成される前記第１ウェル領域は、少なくとも前記第１トランジスタがオフ状態に遷移してから前記第２トランジスタがオン状態に遷移するまでの期間（２００）は前記グラウンド端子に接続される。また、前記第１トランジスタが形成される前記第１ウェル領域は、少なくとも前記第２トランジスタがオフ状態に遷移してから前記第１トランジスタがオン状態に遷移するまでの期間（２０１）は前記グラウンド端子と遮断される。

例えば、本半導体装置を同期整流型の降圧ＤＣ／ＤＣコンバータの電源ＩＣとして適用し、出力端子に接続したコイル（誘導性負荷）を第１トランジスタ及び第２トランジスタによって駆動した場合を考える。この場合、本半導体装置は、少なくとも前記第１トランジスタがオフ状態に遷移してから前記第２トランジスタがオン状態に遷移するまでの期間は、前記第１トランジスタが形成される第１ウェル領域を前記グラウンド端子に接続する。これにより、前記第１ウェル領域にグラウンド電圧が供給されるので、前記第１トランジスタがオンからオフに遷移するときに発生するインパクトイオン化現象によって出力端子周辺の寄生ＮＰＮトランジスタがオンすることを防止できる。また、本半導体装置は、少なくとも前記第２トランジスタがオフ状態に遷移してから前記第１トランジスタがオン状態に遷移するまでの期間は、前記第１トランジスタが形成される第１ウェル領域を前記グラウンド端子から遮断する。これにより、前記第１ウェル領域に対するグラウンド電圧の供給が停止されるので、ローサイドのトランジスタとハイサイドのトランジスタが共にオフ状態となったときに出力端子に発生する負電圧によって、出力端子周辺の寄生ＮＰＮトランジスタがオンすることを防止できる。すなわち、本半導体装置によれば、誘導性負荷を駆動したときの本半導体装置の内部回路の誤動作を防止することができる。

〔２〕（スイッチトランジスタ）
項１の半導体装置において、前記駆動回路は、前記第１トランジスタが形成される前記第１ウェル領域と前記グラウンド端子との間に接続されるスイッチトランジスタ（ＳＷＴＲ）を有する。前記制御部は、少なくとも前記第１トランジスタがオフ状態に遷移してから前記第２トランジスタがオン状態に遷移するまでの期間（２００）は前記スイッチトランジスタをオン状態にし、少なくとも前記第２トランジスタがオフ状態に遷移してから前記第１トランジスタがオン状態に遷移するまでの期間（２０１）は前記スイッチトランジスタをオフ状態にする。

これによれば、前記第１ウェル領域と前記グラウンド端子の間の接続と遮断を容易に切り替えることができる。

〔３〕（ワンショット回路）
項２の半導体装置において、前記制御部は、前記第１トランジスタを駆動するための第１駆動信号（Ｎ＿ＧＡＴＥ）と、前記第２トランジスタを駆動するための第２駆動信号（Ｐ＿ＧＡＴＥ）とを生成する駆動信号生成部（１１１）と、前記スイッチトランジスタのオン・オフを制御するための制御信号（ＳＷ＿ＧＡＴＥ）を生成する制御信号生成部（１１２）と、を含む。前記駆動信号生成部は、前記第１トランジスタ及び前記第２トランジスタを交互にオン・オフさせ、且つ一方のトランジスタがオフしてから所定の遅延時間の経過後に他方のトランジスタがオンするように前記第１駆動信号及び前記第２駆動信号を生成する。前記制御信号生成部は、前記第２トランジスタをオフ状態に遷移させる前記第２駆動信号が生成されてから前記第１トランジスタをオン状態に遷移させる前記第１駆動信号が生成されるまでの期間（２０１）に前記スイッチトランジスタをオフさせ、それ以外の期間に前記スイッチトランジスタをオンさせる制御信号を生成する。

これによれば、前記第２トランジスタがオフ状態に遷移してから前記第１トランジスタがオン状態に遷移するまでの期間に前記第１ウェル領域を前記グラウンド端子から遮断することが容易となる。

〔４〕（スイッチトランジスタのバックゲートに接続される抵抗）
項２又は３の半導体装置（３０）において、前記スイッチトランジスタはＮチャネル型のＭＯＳトランジスタである。前記スイッチトランジスタのバックゲートは抵抗（ＲＳＷ）を介して前記グラウンド端子に接続される。

これによれば、前記スイッチトランジスタがオフしたときに、前記スイッチトランジスタのドレイン・バックゲート間に存在する寄生ダイオードを介してグラウンド端子から前記第１ウェル領域に電流が流れたとしても、その電流値を前記抵抗によって制限することができるから、出力端子周辺の寄生ＮＰＮトランジスタがオンし難くなる。

〔５〕（ローサイドトランジスタのボトムＮウェルとグラウンド端子の接続と遮断が切り替え可能にされる半導体装置）
本願の代表的な実施の形態に係る半導体装置（１０、３０）は、出力端子（ＬＯＵＴ）と、グラウンド電圧を入力するためのグラウンド端子（ＰＶＳＳ）と、前記出力端子に接続される負荷（Ｌ）を駆動するための駆動回路（ＨＳ＿ＰＷＴＲ、ＬＳ＿ＰＷＴＲ）と、前記駆動回路を制御するための制御部（１１）とが１つの半導体基板（Ｐ−ＳＵＢ）に形成される。前記駆動回路は、前記出力端子と前記グラウンド端子との間に接続され、前記半導体基板に形成されたＮ型の第１ウェル領域（２０）内のＰ型の第２ウェル領域（２１）に形成されるローサイドのＮチャネル型の第１トランジスタ（ＬＳ＿ＰＷＴＲ）を有する。前記第１トランジスタが形成される前記第１ウェル領域と前記グラウンド端子の間の接続と遮断が切り替え可能にされる。

これによれば、例えば、出力端子に誘導性負荷（コイル）を接続した場合において、ローサイドの第１トランジスタがオンからオフに遷移するときには前記第１ウェル領域をグラウンド端子に接続しておき、ローサイドの第１トランジスタがオフした状態で出力端子に負電圧が発生するタイミングでは前記第１ウェル領域をグラウンド端子から切り離すように制御することが可能となる。上記のように第１ウェル領域の接続を制御すれば、寄生ＮＰＮトランジスタのオン動作を防止することが可能となる。

〔６〕（スイッチトランジスタ）
項５の半導体装置において、前記駆動回路は、前記第１トランジスタが形成される前記第１ウェル領域と前記グラウンド端子との間に接続されるスイッチトランジスタ（ＳＷＴＲ）を有する。

これによれば、前記第１ウェル領域と前記グラウンド端子の間の接続と遮断を容易に切り替えることができる。

〔７〕（ボトムＮウェルをグラウンド端子から遮断するタイミング）
項６の半導体装置において、前記制御部は、前記第１トランジスタを駆動するための第１駆動信号（Ｎ＿ＧＡＴＥ）と、ハイサイドのトランジスタを駆動するための第２駆動信号（Ｐ＿ＧＡＴＥ）を生成する駆動信号生成部（１１１）と、前記スイッチトランジスタのオン・オフを制御するための制御信号（ＳＷ＿ＧＡＴＥ）を生成する制御信号生成部（１１２）とを含む。前記駆動信号生成部は、前記第１トランジスタ及び前記ハイサイドのトランジスタを交互にオン・オフさせ、且つ一方のトランジスタがオフしてから所定の遅延時間の経過後に他方のトランジスタがオンするように前記第１駆動信号及び前記第２駆動信号を生成する。前記制御信号生成部は、前記ハイサイドのトランジスタをオン状態からオフ状態に遷移させる前記第２駆動信号が生成されるタイミング（ｔ２）に応じて前記スイッチトランジスタをオフさせ、前記第１トランジスタをオン状態からオフ状態に遷移させる前記第１駆動信号が生成される前のタイミング（ｔ０）で前記スイッチトランジスタをオフさせるように前記制御信号を生成する。

例えば、本半導体装置を同期整流型の降圧ＤＣ／ＤＣコンバータのローサイド及びハイサイドのトランジスタの駆動回路に適用した場合、本半導体装置は、前記ハイサイドのトランジスタをオン状態からオフ状態に遷移させる前記第２駆動信号が生成されるタイミングに応じて前記スイッチトランジスタをオンさせる。これにより、前記第１ウェル領域にグラウンド電圧が供給されるので、前記第１トランジスタがオンからオフに遷移するときに発生するインパクトイオン化現象によって出力端子周りの寄生ＮＰＮトランジスタがオンすることを防止することができる。また、本半導体装置は、前記第１トランジスタをオン状態からオフ状態に遷移する前に前記スイッチトランジスタをオフさせる。これにより、前記第１ウェル領域に対するグラウンド電圧の供給が停止されるので、ローサイドの前記第１トランジスタとハイサイドのトランジスタが共にオフ状態となったときに出力端子に発生する負電圧によって、出力端子周辺の寄生ＮＰＮトランジスタがオンすることを防止することができる。

〔８〕（ワンショット回路）
項７の半導体装置において、前記スイッチトランジスタは、前記制御信号が第１論理レベル（ハイレベル）である場合にオン状態にされ、前記制御信号が前記第１論理レベルの反転の第２論理レベル（ローレベル）である場合にオフ状態にされる。前記制御信号生成部は、前記ハイサイドのトランジスタをオン状態からオフ状態に遷移させる前記第２駆動信号が生成されてから前記第１トランジスタをオフ状態からオン状態に遷移させる前記第１駆動信号が生成されるまでの期間（２０１）に前記制御信号を前記第２論理レベルにし、それ以外の期間に前記制御信号を前記第１論理レベルにする。

これによれば、前記ハイサイドのトランジスタがオフ状態に遷移してから前記第１トランジスタがオン状態に遷移するまでの期間に前記第１ウェル領域を前記グラウンド端子から遮断することが容易となる。

〔９〕（内蔵されたハイサイドトランジスタ）
項７又は８の半導体装置は、電源電圧（ＶＩＮ）を入力するための電源端子（ＰＶＤＤ）を更に有する。前記駆動回路は、前記出力端子と前記電源端子との間に接続され、前記第２駆動信号によって駆動される第２トランジスタ（ＨＳ＿ＰＷＴＲ）を更に有する。

〔１０〕（スイッチトランジスタのバックゲートに接続される抵抗）
項６乃至９の何れかの半導体装置において、前記スイッチトランジスタはＮチャネル型のＭＯＳトランジスタである。前記スイッチトランジスタのバックゲートは抵抗（ＲＳＷ）を介して前記グラウンド端子に接続される。

これによれば、項４と同様に、前記スイッチトランジスタのドレイン・バックゲート間に存在する寄生ダイオードを介してグラウンド端子から前記第１ウェル領域に電流が流れたとしても、出力端子周辺の寄生ＮＰＮトランジスタがオンし難くなる。

〔１１〕（スイッチング電源装置）
本願の代表的な実施の形態に係るスイッチング電源装置（１、３）は、入力された直流電圧（ＶＩＮ）を降圧して出力するための同期整流型のスイッチング電源装置である。本スイッチング電源装置は、コイル（Ｌ）と出力容量（ＣＯＵＴ）とを含み入力された直流電圧を降圧して出力するための電圧コンバータ回路（１２）と、前記電圧コンバータ回路によって生成される電圧が目標とする電圧になるように、前記コイルに流れる電流を制御するための半導体装置（１０、３０）と、を有する。前記半導体装置は、前記コイルを駆動するためのローサイドの第１トランジスタ（ＬＳ＿ＰＷＴＲ）及びハイサイドの第２トランジスタ（ＨＳ＿ＰＷＴＲ）と、前記第１トランジスタ及び前記第２トランジスタを制御するための制御回路（１１）と、が１つの半導体基板（Ｐ−ＳＵＢ）に形成される。前記制御部は、前記電圧コンバータ回路の出力電圧（ＶＯＵＴ）に基づいて、前記第１トランジスタ及び前記第２トランジスタが同時にオン状態にならないようにタイミングをずらして、前記第１トランジスタ及び前記第２トランジスタを交互にオン・オフさせる。前記第１トランジスタは、前記半導体基板に形成されたＮ型の第１ウェル領域（２０）内のＰ型の第２ウェル領域（２１）に形成されたＮチャネル型のＭＯＳトランジスタである。前記第１トランジスタが形成される前記第１ウェル領域は、前記第１トランジスタがオフする前にバイアス電圧としてグラウンド電圧が供給され、前記第２トランジスタがオフする前に前記グラウンド電圧の供給が停止される。

これによれば、項１と同様に、同期整流型の降圧ＤＣ／ＤＣコンバータにおいて、前述したインパクトイオン化現象に起因する寄生ＮＰＮトランジスタのオン動作と、出力端子に大きな負電圧が印加された場合の寄生ＮＰＮトランジスタのオン動作の両方を防止することができ、半導体装置（電源ＩＣ）における内部回路の誤動作を防止することができる。

２．実施の形態の詳細
実施の形態について更に詳述する。

≪実施の形態１≫
図１は、実施の形態１に係るスイッチング電源装置を例示するブロック図である。同図に示されるスイッチング電源装置１は、例えば、同期整流型の降圧ＤＣ／ＤＣコンバータであり、入力電圧ＶＩＮ（例えば１２Ｖ）を所望の電圧ＶＯＵＴ（例えば、３．３Ｖ）に降圧して出力する。出力電圧ＶＯＵＴは、例えば負荷（ＲＬ）２の電源電圧として供給される。負荷２としては、例えば、マイクロコントローラ等が挙げられる。

スイッチング電源装置１は、具体的に、電源ＩＣ１０と電圧コンバータ回路１２を含んで構成される。電圧コンバータ回路１２は、例えば、降圧のＤＣ／ＤＣコンバータを実現するためのコイルＬと出力容量ＣＯＵＴとを含む。電圧コンバータ回路１２は、コイルＬに流れる電流ＩＯＵＴによって発生した電圧を出力容量ＣＯＵＴによって平滑化し、出力電圧ＶＯＵＴとして負荷２に供給する。

電源ＩＣ１０は、電圧コンバータ回路１２の出力電圧ＶＯＵＴが目標とする電圧になるように、コイルＬに流れる電流ＩＯＵＴを制御する。特に制限されないが、電源ＩＣ１０は、公知のＣＭＯＳ集積回路の製造技術によって１個の単結晶シリコンのような半導体基板に形成された半導体集積回路である。電源ＩＣ１０は、具体的に、ハイサイドトランジスタＨＳ＿ＰＷＴＲ、ローサイドトランジスタＬＳ＿ＰＷＴＲ、スイッチトランジスタＳＷＴＲ、制御部１１、及び複数の外部端子を含んで構成される。なお、説明の便宜上、同図には、複数の外部端子のうち端子ＰＶＤＤ、ＰＶＳＳ、ＬＯＵＴ、ＦＢが代表的に例示されている。

ハイサイドトランジスタＨＳ＿ＰＷＴＲ、ローサイドトランジスタＬＳ＿ＰＷＴＲ、及びスイッチトランジスタＳＷＴＲは、電圧コンバータ回路１１のコイルＬを駆動するための駆動回路を構成する。ハイサイドトランジスタＨＳ＿ＰＷＴＲは、入力電圧（電源電圧）ＶＩＮの供給を受ける電源端子ＰＶＤＤと、負荷（コイルＬ）を接続するための出力端子ＬＯＵＴとの間に設けられる。ハイサイドトランジスタＨＳ＿ＰＷＴＲは、例えば、Ｐチャネル型のパワーＭＯＳトランジスタであり、そのソースが電源端子ＰＶＤＤに接続され、そのドレインが出力端子ＬＯＵＴに接続される。ローサイドトランジスタＬＳ＿ＰＷＴＲは、グラウンド電圧の供給を受けるグラウンド端子ＰＶＳＳと、出力端子ＬＯＵＴとの間に設けられる。なお、ローサイドトランジスタＬＳ＿ＰＷＴＲ及びスイッチトランジスタＳＷＴＲの詳細については後述する。

制御部１１は、出力電圧ＶＯＵＴが目標とする電圧と等しくなるように、ハイサイドトランジスタＨＳ＿ＰＷＴＲ及びローサイドトランジスタＬＳ＿ＰＷＴＲのオン・オフを制御する。特に制限されないが、制御部１１は、電源端子ＰＶＤＤとは異なる端子（図示せず）から供給された電源電圧又は端子ＰＶＤＤに供給された電圧に基づいて生成された内部電源電圧を動作電源ＡＶＤＤとし、端子ＰＶＳＳとは異なる端子（図示せず）に供給されたグラウンド電圧ＡＶＳＳを基準として動作する。

制御部１１は、電圧制御回路（ＣＮＴ＿ＣＩＲ）１１０と、駆動信号生成回路（ＰＲＥ＿ＤＲＶ）１１１と、制御信号生成回路（ＯＳＴ＿ＣＩＲ）１１２とを含んで構成される。電圧制御回路１１０は、フィードバック端子ＦＢを介して入力された出力電圧ＶＯＵＴを検出し、出力電圧ＶＯＵＴと目標電圧との誤差に応じたＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）信号を生成する。より具体的には、電圧制御回路１１０は、ＢＧＲ回路によってシリコンのバンドギャップ電圧に基づく基準電圧ＶＲＥＦを生成し、基準電圧ＶＲＥＦに基づいて出力電圧ＶＯＵＴの目標電圧を生成する。そして、エラーアンプによって、その目標電圧と出力電圧ＶＯＵＴの検出値との誤差分に応じたエラー信号を生成し、コンパレータによって、そのエラー信号と一定周期のランプ信号とを比較し、その比較結果をＰＷＭ信号として出力する。なお、出力電圧ＶＯＵＴの検出値は、例えば、出力電圧ＶＯＵＴを抵抗分圧することによって生成される。抵抗分圧のための抵抗は、電源ＩＣ１０の外部に設けても良いし、電源ＩＣ１０の内部に設けても良く、特に制限されない。

駆動信号生成回路１１１は、電圧制御回路１１０によって生成されたＰＷＭ信号に基づいて、ハイサイドトランジスタＨＳ＿ＰＷＴＲを駆動するための駆動信号Ｐ＿ＧＡＴＥ及びローサイドトランジスタＬＳ＿ＰＷＴＲを駆動するための駆動信号Ｎ＿ＧＡＴＥを生成する。なお、駆動信号Ｐ＿ＧＡＴＥ、駆動信号Ｎ＿ＧＡＴＥは、端子ＰＶＤＤに供給された電源電圧ＶＩＮ及び端子ＰＶＳＳに供給されたグラウンド電圧を基準に生成される。駆動信号生成回路１１１は、ハイサイドトランジスタＨＳ＿ＰＷＴＲ及びローサイドトランジスタＬＳ＿ＰＷＴＲが同時にオン状態にならないようにタイミングをずらして、前記第１トランジスタ及び前記第２トランジスタが交互にオン・オフするように駆動信号Ｐ＿ＧＡＴＥ，Ｎ＿ＧＡＴＥを生成する。駆動信号Ｐ＿ＧＡＴＥはハイサイドトランジスタＨＳ＿ＰＷＴＲのゲートに供給され、駆動信号Ｎ＿ＧＡＴＥはローサイドトランジスタＬＳ＿ＰＷＴＲのゲートに供給される。なお、参照符号“Ｐ＿ＧＡＴＥ”及び“Ｎ＿ＧＡＴＥ”は、駆動信号のみならず、その駆動信号が供給されるノードをも表すものとする。

図２は、ローサイドトランジスタＬＳ＿ＰＷＴＲの縦構造を例示する図である。同図に示されるように、半導体基板Ｐ＿ＳＵＢ内にボトムＮウェル２０が形成され、そのボトムＮウェル２０内にＰウェル２１が形成される。ローサイドトランジスタＬＳ＿ＰＷＴＲはそのＰウェル２１内に形成される。また、同図に示されるように、ローサイドトランジスタＬＳ＿ＰＷＴＲは、そのドレイン電極Ｄが出力端子ＬＯＵＴに接続され、そのソース電極Ｓがグラウンド端子ＰＶＳＳに接続され、そのゲート電極ＧがノードＮ＿ＧＡＴＥに接続される。また、ローサイドトランジスタＬＳ＿ＰＷＴＲのバックゲート電極ＢＧは、グラウンド端子ＰＶＳＳに接続され、ローサイドトランジスタＬＳ＿ＰＷＴＲのボトムＮウェル電極ＢＮは、スイッチトランジスタＳＷＴＲに接続される。

スイッチトランジスタＳＷＴＲは、例えばＮチャネル型のＭＯＳトランジスタである。スイッチトランジスタＳＷＴＲは、そのドレイン電極がローサイドトランジスタＬＳ＿ＰＷＴＲのボトムＮウェル電極ＢＮに接続され、そのソース電極がグラウンド端子ＰＶＳＳに接続される。スイッチトランジスタＳＷＴＲは、そのゲート電極に供給される制御信号ＳＷ＿ＧＡＴＥによってオン・オフが制御される。これにより、ローサイドトランジスタＬＳ＿ＰＷＴＲのボトムＮウェルＢＮとグラウンド端子ＰＶＳＳの間の接続と遮断が切り替え可能にされる。制御信号生成回路１１２は、駆動信号Ｐ＿ＧＡＴＥに基づいて制御信号ＳＷ＿ＧＡＴＥを生成する。制御信号生成回路１１２は、例えばワンショットパルスを生成する回路である。以下、制御信号生成回路１１２によるスイッチトランジスタＳＷＴＲの制御について詳細に説明する。

図３は、制御信号ＳＷ＿ＧＡＴＥのタイミングを例示する図である。同図において、参照符号３００は駆動信号Ｐ＿ＧＡＴＥを表し、参照符号３０１は駆動信号Ｎ＿ＧＡＴＥを表し、参照符号３０２は出力端子ＬＯＵＴの電圧を表し、参照符号３０３は制御信号ＳＷ＿ＧＡＴＥを表す。

同図に示されるように、駆動信号Ｐ＿ＧＡＴＥ及び駆動信号Ｎ＿ＧＡＴＥが共にハイレベルとなり、ハイサイドトランジスタＨＳ＿ＰＷＴＲがオフ、ローサイドトランジスタＬＳ＿ＰＷＴＲがオンしているタイミングｔ０において駆動信号Ｎ＿ＧＡＴＥがローベルに切り替わる。これにより、ハイサイドトランジスタＨＳ＿ＰＷＴＲとローサイドトランジスタＬＳ＿ＰＷＴＲが共にオフ状態となり、コイルＬが接続された出力端子ＬＯＵＴには、安定した負電圧よりも大きな負電圧が発生する。その後、所定の時間（デッドタイム）の経過後のタイミングｔ１において、駆動信号Ｐ＿ＧＡＴＥがローレベルとなることによりハイサイドトランジスタＨＳ＿ＰＷＴＲがオンすると、出力端子ＬＯＵＴの電圧は入力電圧ＶＩＮとなる。タイミングｔ０からタイミングｔ１までの期間、すなわちハイサイドトランジスタＨＳ＿ＰＷＴＲ及びローサイドトランジスタＬＳ＿ＰＷＴＲが共にオフ状態となる期間２００では、制御信号生成回路１１２は制御信号ＳＷ＿ＧＡＴＥをハイレベルに維持する。これにより、スイッチトランジスタＳＷＴＲがオン状態となり、ローサイドトランジスタＬＳ＿ＰＷＴＲのボトムＮウェルＢＮがグラウンド端子ＰＶＳＳに接続された状態となる。

その後、タイミングｔ２において駆動信号Ｐ＿ＧＡＴＥがハイレベルとなることにより、ハイサイドトランジスタＨＳ＿ＰＷＴＲがオフする。これにより、再びハイサイドトランジスタＨＳ＿ＰＷＴＲとローサイドトランジスタＬＳ＿ＰＷＴＲが共にオフ状態となり、出力端子ＬＯＵＴには、より大きな負電圧が発生する。その後、所定の時間（デッドタイム）の経過後のタイミングｔ３において、駆動信号Ｎ＿ＧＡＴＥがハイレベルとなることでローサイドトランジスタＬＳ＿ＰＷＴＲがオンすると、出力端子ＬＯＵＴの電圧はより安定した負電圧となる。制御信号生成回路１１２は、前述のタイミングｔ２において、駆動信号Ｐ＿ＧＡＴＥの立ち上がりエッジに応じてワンショットパルスを生成し、制御信号ＳＷ＿ＧＡＴＥを所定期間ローレベルにする。これにより、スイッチトランジスタＳＷＴＲをオフさせることにより、当該期間においてローサイドトランジスタＬＳ＿ＰＷＴＲのボトムＮウェルＢＮはグラウンド端子ＰＶＳＳから切り離される。なお、上記ワンショットパルスのパルス幅、すなわち制御信号ＳＷ＿ＧＡＴＥがローレベルとなる所定期間は、特に制限されないが、ハイサイドトランジスタＨＳ＿ＰＷＴＲ及びローサイドトランジスタＬＳ＿ＰＷＴＲが共にオフ状態となる期間２０１（デッドタイム）に応じて決定される。例えば、期間２０１が１０ｎｓである場合、制御信号ＳＷ＿ＧＡＴＥがローレベルとなる所定期間が１０ｎｓとなるように制御信号生成回路１１２を設計する。これにより、ハイサイドトランジスタＨＳ＿ＰＷＴＲ及びローサイドトランジスタＬＳ＿ＰＷＴＲが共にオフ状態となる期間２０１にローサイドトランジスタＬＳ＿ＰＷＴＲのボトムＮウェルＢＮをグラウンド端子ＰＶＳＳから切り離すことが容易となる。

スイッチトランジスタＳＷＴＲによってローサイドトランジスタＬＳ＿ＰＷＴＲのボトムＮウェルＢＮの接続を切り替えることによる作用・効果について詳細に説明する。

前述したように、ハイサイドトランジスタＨＳ＿ＰＷＴＲ及びローサイドトランジスタＬＳ＿ＰＷＴＲのオン・オフを制御する制御部１１における電圧制御回路１１０は、ＢＧＲ回路によってシリコンのバンドギャップ電圧に基づく基準電圧ＶＲＥＦを生成し、その基準電圧に基づいて目標電圧を生成する。上記ＢＧＲ回路は、例えば、図４に示されるような回路構成とされる。同図に示されるＢＧＲ回路１１０１の構成要素の１つであるダイオードＤ１、Ｄ２は、例えば、ボトムＮウェルをコレクタ、そのボトムＮウェル内のＰウェルをベース、そのＰウェル内のＮ型拡散層をエミッタとしたＮＰＮトランジスタのコレクタ・ベース間を短絡することにより形成される。このＮＰＮトランジスタによって形成されるダイオードＤ１、Ｄ２は、寄生ＮＰＮトランジスタＱ１、Ｑ２を介して出力端子ＬＯＵＴに接続される。

図５は、電源ＩＣが形成される半導体基板の縦構造を例示する図である。同図には、半導体基板Ｐ−ＳＵＢに形成される回路素子のうち、出力端子ＬＯＵＴに接続されるハイサイドトランジスタＨＳ＿ＰＷＴＲ及びローサイドトランジスタＬＳ＿ＰＷＴＲとＢＧＲ回路１１０１内のダイオードＤ１の縦構造が代表的に例示される。なお、同図では、説明の便宜上、半導体基板に形成される電極ＬＯＵＴ，ＰＶＳＳ，ＰＶＤＤ、スイッチトランジスタＳＷＴＲ、及びそれらを接続するための配線等を基板Ｐ−ＳＵＢから分離して図示している。

同図に示されるように、ローサイドトランジスタＬＳ＿ＰＷＴＲのドレイン電極Ｄ（Ｎ＋拡散層）をエミッタとし、同トランジスタのバックゲート電極ＢＧ（Ｐウェル）をベースとし、同トランジスタのボトムＮウェル電極ＢＮをコレクタとする寄生ＮＰＮトランジスタＱ１が形成される。また、ダイオードＤ１のアノードＡＤ＿Ｄ１（ボトムＮウェル）をコレクタとし、基板Ｐ−ＳＵＢをベースとし、ローサイドトランジスタＬＳ＿ＰＷＴＲのボトムＮウェルをエミッタとする寄生ＮＰＮトランジスタＱ２が形成される。したがって、ＢＧＲ回路１１０１におけるダイオードＤ１のアノードＡＤ＿Ｄ１と出力端子ＬＯＵＴは、寄生ＮＰＮトランジスタＱ１、Ｑ２を介して接続される。ここで、寄生トランジスタＱ１、Ｑ２がオンしなければ問題はないが、前述したように、何らかの原因でこれらの寄生トランジスタがオンすると、電源ＩＣ１０の内部回路が誤動作し、スイッチング電源装置１の制御に影響を与える。

例えば、ローサイドトランジスタＬＳ＿ＰＷＴＲのボトムＮウェル電極ＢＮを、通常のボトムＮウェルと同様に電源ノード（電源電圧ＶＩＮが供給されるノード）に固定する場合を考える。この場合、前述したように、ハイサイドトランジスタＨＳ＿ＰＷＴＲがオフ、ローサイドトランジスタＬＳ＿ＰＷＴＲがオンしている状態から両トランジスタがオフする状態となる期間（図３の期間２００）において、インパクトイオン化現象により寄生ＮＰＮトランジスタＱ１がオンし、電源ノードから寄生ＮＰＮトランジスタＱ１を介して出力端子ＬＯＵＴに電流が流れてしまう。これを防止するためには、例えば、ローサイドトランジスタＬＳ＿ＰＷＴＲのボトムＮウェル電極ＢＮをグラウンドノードに固定する方法が考えられる。この方法によれば、ハイサイドトランジスタＨＳ＿ＰＷＴＲ及びローサイドトランジスタＬＳ＿ＰＷＴＲが共にオフ状態となる期間（図３の期間２００）において発生するインパクトイオン化現象によって、寄生ＮＰＮトランジスタＱ１がオンすることはない。しかしながら、ローサイドトランジスタＬＳ＿ＰＷＴＲのボトムＮウェル電極ＢＮをグラウンドノードに固定した場合、前述したように、ハイサイドトランジスタＨＳ＿ＰＷＴＲがオン、ローサイドトランジスタＬＳ＿ＰＷＴＲがオフしている状態から両トランジスタがオフ状態となる期間（例えば図３の期間２０１）において寄生ＮＰＮトランジスタＱ１、Ｑ２がオンしてしまう。具体的には、図３に示したように期間２０１において出力端子ＬＯＵＴに大きな負電圧が発生すると、ＰＮ接合の順方向電圧よりも大きな電圧が寄生ＮＰＮトランジスタＱ１のベース・エミッタ間に印加され、それによって寄生ＮＰＮトランジスタＱ１がオンする。そうすると、ローサイドトランジスタＬＳ＿ＰＷＴＲのボトムＮウェルがグラウンド電圧から負電圧に低下し、寄生ＮＰＮトランジスタＱ２のベース・エミッタ間にＰＮ接合の順方向電圧よりも大きな電圧が印加され、寄生ＮＰＮトランジスタＱ２がオンする。これにより、ＢＧＲ回路１１０１におけるダイオードＤ１のアノードＡＮ＿Ｄ１と出力端子ＬＯＵＴの間に電流経路が形成される。その結果、ＢＧＲ回路１１０１において抵抗Ｒ１を介してダイオードＤ１からグラウンドノードに流れるべき電流Ｉ１の一部が、寄生ＮＰＮトランジスタＱ１、Ｑ２を介して出力端子ＬＯＵＴにリーク電流Ｉｘとして流れてしまう。このリーク電流Ｉｘによって、抵抗Ｒ１に流れる電流が見かけ上大きくなるため、基準電圧ＶＲＥＦが上昇する。そうすると、基準電圧ＶＲＥＦに基づいて決定される目標電圧も上昇することになり、結果としてスイッチング電源装置の出力電圧ＶＯＵＴが上昇してしまう。出力電圧ＶＯＵＴと理想の目標電圧とのずれ幅は、コイルＬに流れる電流（負荷２の大きさ）ＩＯＵＴに応じて大きくなる。これは、電流ＩＯＵＴが大きくなると、両トランジスタがオフ状態となる期間に出力端子ＬＯＵＴに発生する負電圧が大きくなり、その結果、リーク電流Ｉｘが大きくなるからである。これに対し、本電源ＩＣ１０によれば、期間２０１において、スイッチトランジスタＳＷＴＲをオフさせることによりローサイドトランジスタＬＳ＿ＰＷＴＲのボトムＮウェルをグラウンド端子ＰＶＳＳから切り離すので、寄生トランジスタＱ１がオンしない。これにより、寄生ＮＰＮトランジスタＱ２もオンしないので、ダイオードＤ１のアノードＡＮ＿Ｄ１から出力端子ＬＯＵＴへのリーク電流Ｉｘが発生せず、基準電圧ＶＲＥＦは変動しない。また、本電源ＩＣ１０によれば、上記の期間２０１以外の期間はスイッチトランジスタＳＷＴＲをオンさせてローサイドトランジスタＬＳ＿ＰＷＴＲのボトムＮウェルをグラウンド端子ＰＶＳＳに接続するので、上記期間２００において発生するインパクトイオン化現象によって、寄生ＮＰＮトランジスタＱ１がオンすることはない。

以上、本実施の形態に係る電源ＩＣ１０によれば、インパクトイオン化現象に起因する寄生ＮＰＮトランジスタＱ１のオン動作と、出力端子ＬＯＵＴに大きな負電圧が印加された場合の寄生ＮＰＮトランジスタＱ１のオン動作の両方を防止することができる。これにより、ローサイドトランジスタＬＳ＿ＰＷＴＲと同一の半導体基板に形成される上記ＢＧＲ回路をはじめとする他の周辺回路の誤動作を防止することができる。

≪実施の形態２≫
図６は、実施の形態２に係るスイッチング電源装置を例示するブロック図である。同図に示されるスイッチング電源装置３は、実施の形態１に係るスイッチング電源装置１におけるスイッチトランジスタＳＷＴＲのバックゲートとグラウンドノードの間に、抵抗を更に追加した構成とされる。なお、スイッチング電源装置３における構成要素のうちスイッチング電源装置１と同様の構成要素には同一の符号を付して、その詳細な説明を省略する。

同図に示されるように、電源ＩＣ３０におけるスイッチトランジスタＳＷＴＲのバックゲート電極とグラウンド端子ＰＶＳＳとの間に抵抗ＲＳＷが接続される。これによれば、スイッチトランジスタＳＷＴＲがオフしたときに、スイッチトランジスタＳＷＴＲのドレイン・バックゲート間に存在する寄生ダイオードを介してグラウンド端子ＰＶＳＳからローサイドトランジスタＬＳ＿ＰＷＴＲのボトムＮウェル電極ＢＮに電流が流れたとしても、その電流値を抵抗ＲＳＷによって制限することができるから、寄生ＮＰＮトランジスタＱ１がオンし難くなる。したがって、本実施の形態に係る電源ＩＣ３０によれば、電源ＩＣの内部回路の誤動作が起こり難くなり、より安定した動作が期待できる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、制御信号生成回路１１２が駆動信号Ｐ＿ＧＡＴＥの立ち上がりに応じてワンショットパルスを生成することにより制御信号ＳＷ＿ＧＡＴＥを生成する構成を例示したが、上記期間２０１にスイッチトランジスタＳＷＴＲをオフさせることができれば、別の構成でもよい。例えば、制御信号生成回路１１２が駆動信号Ｐ＿ＧＡＴＥの立ち上がりに応じて制御信号ＳＷ＿ＧＡＴＥをローレベルにし、駆動信号Ｎ＿ＧＡＴＥの立ち上がりに応じて制御信号ＳＷ＿ＧＡＴＥをハイレベルにするような構成でも良い。また、期間２００にスイッチトランジスタＳＷＴＲがオン状態となり、期間２０１にスイッチトランジスタＳＷＴＲがオフ状態となっていれば、上述の寄生ＮＰＮトランジスタＱ１、Ｑ２のオン動作を防止することができる。したがって、スイッチトランジスタＳＷＴＲがオフ状態となる期間は期間２０１に限定されない。例えば、図３におけるタイミングｔ１からタイミングｔ２までの期間におけるどこかのタイミングで制御信号ＳＷ＿ＧＡＴＥをハイレベルからローレベルにし、その後、駆動信号Ｎ＿ＧＡＴＥが立ち上がりに応じて制御信号ＳＷ＿ＧＡＴＥをローレベルからハイレベルにしても良い。

また、電源ＩＣ１０、３０が、ローサイドトランジスタＬＳ＿ＰＷＴＲ、ハイサイドトランジスタＨＳ＿ＰＷＴＲ、及びその他の内部回路を１つの半導体基板に形成した１チップ構成である場合を例示したが、これに限られない。例えば、ローサイドトランジスタＬＳ＿ＰＷＴＲ及び内部回路を１つの半導体基板に形成し、ハイサイドトランジスタＨＳ＿ＰＷＴＲを別の半導体基板に形成したマルチチップ構成の電源ＩＣであっても良い。また、ハイサイドトランジスタＨＳ＿ＰＷＴＲはＰチャネル型のＭＯＳトランジスタに限られず、Ｎチャネル型のＭＯＳトランジスタであっても良い。

電源ＩＣ１０、３０における出力段の構成（例えば、ローサイドトランジスタＬＳ＿ＰＷＴＲ、スイッチトランジスタＳＷＴＲ、駆動信号生成回路１１１、及び制御信号生成回路１１２）は、コイルやモータ等の誘導性負荷を駆動するためのローサイドのＭＯＳトランジスタを備える半導体装置であれば適用することができ、同期整流型の降圧ＤＣ／ＤＣコンバータ用の電源ＩＣに限定されない。これによれば、上記と同様に、負荷駆動時の負電圧の印加に伴う半導体装置の誤動作を防止することができる。

１ スイッチング電源装置
２ 負荷
１０ 電源ＩＣ
ＡＶＤＤ 動作電源
ＡＶＳＳ グラウンド電圧
１１ 電圧コンバータ回路
１１０ 電圧制御回路
１１１ 駆動信号生成回路
１１２ 制御信号生成回路
１２ 電圧コンバータ回路
Ｌ コイル
ＣＯＵＴ
ＨＳ＿ＰＷＴＲ ハイサイドトランジスタ
ＬＳ＿ＰＷＴＲ ローサイドトランジスタ
ＳＷＴＲ スイッチトランジスタ
Ｄ ドレイン電極
Ｓ ソース電極
ＢＧ バックゲート電極
ＢＮ ボトムＮウェル電極
ＳＷＴＲ スイッチトランジスタ
ＰＶＤＤ 電源端子
ＰＶＳＳ グラウンド端子
ＬＯＵＴ 出力端子
ＦＢ フィードバック端子
Ｐ＿ＳＵＢ 半導体基板
２０ ボトムＮウェル
２１ Ｐウェル
３００ 駆動信号Ｐ＿ＧＡＴＥの特性
３０１ 駆動信号Ｎ＿ＧＡＴＥの特性
３０２ 出力端子ＬＯＵＴの電圧の特性
３０３ 制御信号ＳＷ＿ＧＡＴＥの特性
ｔ０〜ｔ３ タイミング
２００、２０１ ハイサイド／ローサイドの両トランジスタがオフする期間
１１０１ ＢＧＲ回路
Ｒ１ 抵抗
Ｄ１、Ｄ２ ダイオード
ＡＮ＿Ｄ１ ダイオードＤ１のアノード端子
ＣＮ＿Ｄ１ ダイオードＤ１のカソード端子
Ｑ１、Ｑ２ 寄生ＮＰＮトランジスタ
Ｉ１ 抵抗Ｒ１に流れる電流
Ｉｘ リーク電流
３ スイッチング電源装置
３０ 電源ＩＣ

Claims (11)

1. 出力端子と、グラウンド電圧を入力するためのグラウンド端子と、電源電圧を入力するための電源端子と、前記出力端子に接続される負荷を駆動するための駆動回路と、前記駆動回路を制御するための制御部とが１つの半導体基板に形成される半導体装置であって、
   前記駆動回路は、
   前記出力端子と前記グラウンド端子との間に接続され、前記半導体基板に形成されたＮ型の第１ウェル領域内のＰ型の第２ウェル領域に形成されるローサイドのＮチャネル型の第１トランジスタと、
   前記電源端子と前記出力端子との間に接続されるハイサイドの第２トランジスタと、を有し、
   前記制御部は、前記第１トランジスタ及び前記第２トランジスタが同時にオン状態にならないようにタイミングをずらして、前記第１トランジスタ及び前記第２トランジスタを交互にオン・オフさせ、
   前記第１トランジスタが形成される前記第１ウェル領域は、少なくとも前記第１トランジスタがオフ状態に遷移してから前記第２トランジスタがオン状態に遷移するまでの期間は前記グラウンド端子に接続され、且つ、少なくとも前記第２トランジスタがオフ状態に遷移してから前記第１トランジスタがオン状態に遷移するまでの期間は前記グラウンド端子と遮断される半導体装置。
2. 前記駆動回路は、前記第１トランジスタが形成される前記第１ウェル領域と前記グラウンド端子との間に接続されるスイッチトランジスタを有し、
   前記制御部は、少なくとも前記第１トランジスタがオフ状態に遷移してから前記第２トランジスタがオン状態に遷移するまでの期間は前記スイッチトランジスタをオン状態にし、少なくとも前記第２トランジスタがオフ状態に遷移してから前記第１トランジスタがオン状態に遷移するまでの期間は前記スイッチトランジスタをオフ状態にする請求項１に記載の半導体装置。
3. 前記制御部は、
   前記第１トランジスタを駆動するための第１駆動信号と、前記第２トランジスタを駆動するための第２駆動信号とを生成する駆動信号生成部と、
   前記スイッチトランジスタのオン・オフを制御するための制御信号を生成する制御信号生成部と、を含み、
   前記駆動信号生成部は、前記第１トランジスタ及び前記第２トランジスタを交互にオン・オフさせ、且つ一方のトランジスタがオフしてから所定の遅延時間の経過後に他方のトランジスタがオンするように前記第１駆動信号及び前記第２駆動信号を生成し、
   前記制御信号生成部は、前記第２トランジスタをオフ状態に遷移させる前記第２駆動信号が生成されてから前記第１トランジスタをオン状態に遷移させる前記第１駆動信号が生成されるまでの期間に前記スイッチトランジスタをオフさせ、それ以外の期間に前記スイッチトランジスタをオンさせる制御信号を生成する請求項２に記載の半導体装置。
4. 前記スイッチトランジスタはＮチャネル型のＭＯＳトランジスタであって、
   前記スイッチトランジスタのバックゲートは抵抗を介して前記グラウンド端子に接続される請求項２に記載の半導体装置。
5. 出力端子と、グラウンド電圧を入力するためのグラウンド端子と、前記出力端子に接続される負荷を駆動するための駆動回路と、前記駆動回路を制御するための制御部とが１つの半導体基板に形成される半導体装置であって、
   前記駆動回路は、前記出力端子と前記グラウンド端子との間に接続され、前記半導体基板に形成されたＮ型の第１ウェル領域内のＰ型の第２ウェル領域に形成されるローサイドのＮチャネル型の第１トランジスタを有し、
   前記第１トランジスタが形成される前記第１ウェル領域と前記グラウンド端子の間の接続と遮断が切り替え可能にされる半導体装置。
6. 前記駆動回路は、前記第１トランジスタが形成される前記第１ウェル領域と前記グラウンド端子との間に接続されるスイッチトランジスタを有する請求項５に記載の半導体装置。
7. 前記制御部は、
   前記第１トランジスタを駆動するための第１駆動信号と、ハイサイドのトランジスタを駆動するための第２駆動信号を生成する駆動信号生成部と、
   前記スイッチトランジスタのオン・オフを制御するための制御信号を生成する制御信号生成部と、を含み、
   前記駆動信号生成部は、前記第１トランジスタ及び前記ハイサイドのトランジスタを交互にオン・オフさせ、且つ一方のトランジスタがオフしてから所定の遅延時間の経過後に他方のトランジスタがオンするように前記第１駆動信号及び前記第２駆動信号を生成し、
   前記制御信号生成部は、前記ハイサイドのトランジスタをオン状態からオフ状態に遷移させる前記第２駆動信号が生成されるタイミングに応じて前記スイッチトランジスタをオフさせ、前記第１トランジスタをオン状態からオフ状態に遷移させる前記第１駆動信号が生成される前のタイミングで前記スイッチトランジスタをオフさせるように前記制御信号を生成する請求項６に記載の半導体装置。
8. 前記スイッチトランジスタは、前記制御信号が第１論理レベルである場合にオン状態にされ、前記制御信号が前記第１論理レベルの反転の第２論理レベルである場合にオフ状態にされ、
   前記信号生成回路は、前記ハイサイドのトランジスタをオン状態からオフ状態に遷移させる前記第２駆動信号が生成されてから前記第１トランジスタをオフ状態からオン状態に遷移させる前記第１駆動信号が生成されるまでの期間に前記制御信号を前記第２論理レベルにし、それ以外の期間に前記制御信号を前記第１論理レベルにする請求項７に記載の半導体装置。
9. 電源電圧を入力するための電源端子を更に有し、
   前記駆動回路は、前記出力端子と前記電源端子との間に接続され、前記第２駆動信号によって駆動される第２トランジスタを更に有する請求項７に記載の半導体装置。
10. 前記スイッチトランジスタはＮチャネル型のＭＯＳトランジスタであって、
    前記スイッチトランジスタのバックゲートは抵抗を介して前記グラウンド端子に接続される請求項６に記載の半導体装置。
11. 入力された直流電圧を降圧して出力するためのスイッチング電源装置であって、
    コイルと出力容量とを含み、入力された直流電圧を降圧して出力するための電圧コンバータ回路と、
    前記電圧コンバータ回路によって生成される電圧が目標とする電圧になるように、前記コイルに流れる電流を制御するための半導体装置と、を有し、
    前記半導体装置は、
    前記コイルを駆動するためのローサイドの第１トランジスタ及びハイサイドの第２トランジスタと、
    前記第１トランジスタ及び前記第２トランジスタを制御するための制御回路と、が１つの半導体基板に形成され、
    前記制御部は、前記電圧コンバータ回路の出力電圧に基づいて、前記第１トランジスタ及び前記第２トランジスタが同時にオン状態にならないようにタイミングをずらして、前記第１トランジスタ及び前記第２トランジスタを交互にオン・オフさせ、
    前記第１トランジスタは、前記半導体基板に形成されたＮ型の第１ウェル領域内のＰ型の第２ウェル領域に形成されたＮチャネル型のＭＯＳトランジスタであって、
    前記第１トランジスタが形成される前記第１ウェル領域は、前記第１トランジスタがオフする前にバイアス電圧としてグラウンド電圧が供給され、前記第２トランジスタがオフする前に前記グラウンド電圧の供給が停止されるスイッチング電源装置。

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