JP2009060226A

JP2009060226A - 半導体装置

Info

Publication number: JP2009060226A
Application number: JP2007223943A
Authority: JP
Inventors: Kaoru Yanase; 薫梁瀬; Takashi Higuchi; 隆樋口; Satoru Kodama; 哲小玉
Original assignee: Toshiba Corp; Toshiba Information Systems Japan Corp; Toshiba Discrete Semiconductor Technology Corp
Current assignee: Toshiba Corp; Toshiba Information Systems Japan Corp; Toshiba Electronic Device Solutions Corp
Priority date: 2007-08-30
Filing date: 2007-08-30
Publication date: 2009-03-19

Abstract

【課題】誘導性負荷により逆起電力を生じても出力トランジスタをオフ状態に維持し、またスタンバイ状態における消費電力を低減できる半導体装置を提供する。
【解決手段】一方の端部が接地端子に接続された誘導性負荷の他方の端部に接続される出力トランジスタと、前記出力トランジスタのターンオフ期間に前記出力トランジスタの出力端子に生じる逆起電力を検出するレベルシフト回路と、検出された前記逆起電力に対応した前記レベルシフト回路からの出力に基づき前記出力トランジスタのオフを維持する第１の制御回路と、を備えたことを特徴とする半導体装置が提供される。
【選択図】図１

Description

本発明は、半導体装置に関する。

電源と誘導性負荷との間に半導体スイッチング素子を設けたハイサイドスイッチ回路において、スイッチング素子をターンオフする場合、誘導性負荷には逆起電力が誘起される。逆起電力を生じても、スイッチング素子をオフ状態に維持するために設けられる駆動回路は、入力信号がオフであるスタンバイ状態で消費電流を供給することが多い。

しかしながら、電源にバッテリを用いる場合では、スタンバイ状態での消費電流を低減することが好ましい。

誘導性負荷を高速遮断し、高い電圧のバッテリにも使用可能なハイサイドスイッチ用半導体装置に関する技術開示例がある（特許文献１）。この技術開示例では、ハイサイドスイッチとして使用するＭＯＳＦＥＴを遮断するために、第１グランドラインに接続されたＭＯＳＦＥＴと、第２グランドラインに接続されたＭＯＳＦＥＴとを用い、出力端子の電圧をグランド端子から十分負電位に下げている。
特開２００４−１７３２９２号公報

誘導性負荷により逆起電力を生じても出力トランジスタをオフ状態に維持し、またスタンバイ状態における消費電力を低減できる半導体装置を提供する。

本発明の一態様によれば、一方の端部が接地端子に接続された誘導性負荷の他方の端部に接続される出力トランジスタと、前記出力トランジスタのターンオフ期間に前記出力トランジスタの出力端子に生じる逆起電力を検出するレベルシフト回路と、検出された前記逆起電力に対応した前記レベルシフト回路からの出力に基づき前記出力トランジスタのオフを維持する第１の制御回路と、を備えたことを特徴とする半導体装置が提供される。

誘導性負荷により逆起電力を生じても出力トランジスタをオフ状態に維持し、またスタンバイ状態における消費電力を低減できる半導体装置が提供される。

以下、図面を参照しつつ本発明の実施の形態について説明する。
図１は本発明の実施形態にかかる半導体装置を表し図１（ａ）はブロック図、図１（ｂ）は回路図である。
半導体装置１０は、電源電圧（ＶＤＤ）が供給される電源端子１９と誘導性負荷３２との間に接続された出力トランジスタ１２（Ｍ１）、第１の制御回路１８、第２の制御回路１４、レベルシフト回路１６、制御入力回路２１、昇圧回路２２を含む。

第２の制御回路１４はトランジスタＭ３とトランジスタＭ４とを含み、第１の制御回路１８はトランジスタＭ２を含む。図１においてトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４をＮチャンネルＭＯＳＦＥＴとするがこれに限定されることはなく、例えばＰチャネルＭＯＳＦＥＴ、接合型ＦＥＴ、バイポーラトランジスタなどであってもよい。

出力トランジスタ１２をＮチャネルＭＯＳＦＥＴとすると、ドレインは正の電源電圧に接続され、ゲート・ソース間電圧ＶＧＳが正のしきい値Ｖｔｈ以上となると出力トランジスタ１２はオンし、出力端子３０となるソースから駆動電流Ｉ_Ｌが誘導性負荷３２へ供給される。また、ＶＧＳがＶｔｈよりも小さくなると、出力トランジスタ１２はオフする。すなわち、この回路はソースフォロワである。

図２は、本実施形態における動作波形を表すタイミングチャートであり、図２（ａ）は出力トランジスタＭ１のＶＧＳ（Ｖ）、図２（ｂ）は電源端子１９からの電源電流ＩＤＤ（ｍＡ）、図２（ｃ）は出力電圧ＶＯＵＴ，図２（ｄ）は第１の制御回路１８のＭ２のＶＧＳ（Ｖ）である。

制御入力回路２１は、入力端子２０への入力信号ＶＩＮを昇圧回路２２、またはＭ３へ伝達する。例えば５ＶのＨｉｇｈレベル信号が入力されると、Ｍ３がオン、Ｍ４がオフとなり、昇圧回路２２及び抵抗Ｒ１を介して、Ｍ１のＶＧＳが図２（ａ）のオン期間のようになる。このためＭ１がオンし、誘導性負荷３２へ駆動電流Ｉ_Ｌを供給する。この場合、第２の制御回路１４、レベルシフト回路１６、並びに第１の制御回路１８に電流が流れないので、駆動電流Ｉ_Ｌは電源電流ＩＤＤと略同一となる。誘導性負荷３２のため駆動電流Ｉ_Ｌは、図２（ｂ）のようにゼロから次第に増加し、例えば１０００ｍＡのピーク値に達する。また、Ｍ１のオン抵抗が十分に低いので出力端子３０は電源電圧ＶＤＤと略同一の２０Ｖとなる（図２（ｃ）のオン期間）。

他方、入力端子２０に、例えば０ＶのＬｏｗレベル信号が入力されると、Ｍ３がオフ、Ｍ４がオンとなり、図２（ａ）のようにＭ１のＶＧＳがゼロ近傍に転じ、Ｍ１はターンオフし、駆動電流Ｉ_Ｌが降下を開始すると共に誘導性負荷３２には逆起電力Ｖ_ＩＮＶを生じ、出力端子３０は接地端子２４に対して、例えば２０Ｖからマイナス２０Ｖのようにマイナス側に振れる。この場合、逆起電力Ｖ_ＩＮＶは約４０Ｖである。

接地端子２４に対して出力端子３０がマイナス側に振れ、Ｑ３がマイナス電圧検出回路１６ａとして作用し電流Ｉ_Ｑ３が流れ始める。ＮＰＮバイポーラトランジスタであるＱ３とＱ４とはカレントミラーを構成しており、Ｑ３に流れる電流Ｉ_Ｑ３と略同一の電流Ｉ_Ｑ４がＱ４に流れ始める。他方ＰＮＰバイポーラトランジスタであるＱ１とＱ２もカレントミラーを構成しているので、Ｑ４に流れる電流Ｉ_Ｑ４と略同一の電流Ｉ_Ｑ２がＱ２に流れ始める。

抵抗Ｒ３にＩ_Ｑ２が流れることにより生じる電圧が第１の制御回路１８へ入力されＭ２がオンし、第１の制御回路１８が導通となりＭ１のＶＧＳをＶｔｈよりも低くする。このためにＭ１のオフ状態を維持すると共に、オンに転じたＭ４、Ｒ１、Ｒ４、オンに転じたＭ２の経路で、第１の制御回路１８及び第２の制御回路１４を貫通し、接地端子２４から出力端子３０へ電流Ｉ_ＯＦＦが流れる。出力端子３０が負側に振れてもＭ１のオフ状態が維持されるので、入力信号ＶＩＮに無関係に出力トランジスタ１２がオンになる誤動作を抑制できる。オン期間とスタンバイ期間の間の出力が負電圧となる過渡期間をターンオフ期間と呼ぶことにする。このようにして誘導性負荷３２に蓄えられたエネルギーは減少を続ける。Ｍ１のＶＧＳをＶｔｈよりも小さくし、オフを維持する条件は（式１）となる。

すなわち、出力端子３０の出力電圧ＶＯＵＴが（ＧＮＤ−ＶＦ）以下でＭ２がオンする。また、Ｒ１、Ｒ４、Ｒｄｓｏｎ（Ｍ１）、Ｒｄｓｏｎ（Ｍ２）を調整することでＶＯＵＴの負電位を任意に調整でき、Ｍ１の耐圧以上に電圧が印加しないようにすることが可能となる。

このようにして、駆動電流Ｉ_Ｌがさらに降下を続けゼロとなると共に逆起電力Ｖ_ＩＮＶがゼロとなり、カレントミラーによる電流Ｉ_Ｑ３、Ｉ_Ｑ４、Ｉ_Ｑ２がゼロとなる。このためにＭ２のＶＧＳがＶｔｈよりも低くなり、Ｍ２がオフとなると共に出力電圧ＶＯＵＴがゼロに戻り、スタンバイ状態となる（図２（ｃ）のスタンバイ期間）。この場合、図２（ｄ）のスタンバイ期間にようにＭ２のＶＧＳは略ゼロに戻る。このようにスタンバイ状態では逆起電力Ｖ_ＩＮＶがゼロであり、第２の制御回路１４、レベルシフト回路１６、並びに第１の制御回路１８に電流が流れることを抑制できる。

出力トランジスタ１２及びその制御回路を構成する半導体素子群からなる本実施形態の半導体装置は、１チップに集積されたインテリジェントパワーＩＣとすると小型化でき好ましい。この場合、例えば６０Ｖ耐圧系の半導体プロセスを用いると、電源電圧を約２０Ｖとできて、高い電力での動作が容易となる。また、ＭＯＳＦＥＴをＰチャネルとすることもできるが、パターン形状を小型化するにはＮチャネルのほうが好ましい。

図３は比較例にかかる半導体装置を表し、図３（ａ）はブロック図、図３（ｂ）は回路図である。また、図４は比較例の動作波形を表すタイミングチャートである。入力端子１２０は制御入力回路１２１を介してインターフェース回路１４０または昇圧回路１２２に接続される。インターフェース回路１４０はインバータ回路が２つ直列に接続された構成である。第２の制御回路１１４はＭＯＳＦＥＴ（Ｍ１３）及び抵抗Ｒ１１を含む。第１の制御回路１１８はＭＯＳＦＥＴ（Ｍ１２）及びツェナーダイオードＤ１１を含む。また、レベルシフト回路１１６はインターフェース回路１４０の出力を入力とし、ＮＰＮトランジスタＱ１３、Ｑ１４で構成されるカレントミラー、及びＰＮＰトランジスタＱ１１、Ｑ１２で構成されるカレントミラー、抵抗Ｒ１３を介して、出力電圧を第１の制御回路１１８へ出力する。

入力端子１２０にＬｏｗレベル信号が入力されると（図４（ａ））、Ｍ１３がオフとなり、昇圧回路１２２によりＭ１１がオンし、誘導性負荷１３２に駆動電流Ｉ_Ｌを供給する。オン状態において、インターフェース回路１４０の入力はＬｏｗレベルであり、カレントミラー電流はほぼゼロとなり駆動電流Ｉ_Ｌは電源電流ＩＤＤと略等しい（図４（ｂ））。

他方、Ｈｉｇｈレベル信号が入力されると、Ｍ１３がオンに転じＭ１１の制御端子の電位は接地端子１２４の電位に近づきＶｔｈよりも低くなる（図４（ａ）のターンオフ期間）。これとともに、Ｍ１１はターンオフしＩＤＤが降下し始めると共に誘導性負荷１３２には逆起電力Ｖ_ＩＮＶを生じ（図４（ｃ）のターンオフ期間）、出力電圧ＶＯＵＴは負側に振れる。レベルシフト回路１１６のＱ１３には抵抗Ｒ１２を介してＨｉｇｈレベル信号が供給され、接地端子１２４との間の電圧を検出しＱ１３にＩ_Ｑ１３が流れる。

Ｑ１３とＱ１４とはカレントミラーであり、Ｑ１４には、例えばＩ_Ｑ１３に略同一のＩ_Ｑ１４が流れる。また、カレントミラーを構成するＱ１１及びＱ１２により、Ｑ１２にはＩ_Ｑ１２が流れ抵抗Ｒ１３による電圧を生じる。この電圧によりＭ１２がオンとなる。このため、接地端子１２４から、Ｍ１３、Ｒ１１、Ｒ１４、Ｍ１２を通過して電流Ｉ_ＯＦＦが流れ、誘導性負荷３２に蓄積されたエネルギーが消費される。Ｍ１１のＶＧＳをＶｔｈ以下とし、オフを維持する条件は（式２）及び（式３）である。

Ｒ１１、Ｒ１４、Ｒｄｓｏｎ（Ｍ１１）、Ｒｄｓｏｎ（Ｍ１２）を調整することで出力電圧の負電位を任意に調整でき、Ｍ１１の耐圧以上に電圧が印加しないようにすることができる。

電源端子１１９からの電源電流ＩＤＤが降下を継続し０．１ｍＡ程度にまで減少する（図４（ｂ）のターンオフ期間）と共に出力電圧ＶＯＵＴがゼロに戻り（図４（ｃ）のスタンバイ期間）、スタンバイ状態となる。スタンバイ状態においてインターフェース回路１４０の出力はＨｉｇｈレベルが維持されるため、カレントミラーによる電流Ｉ_Ｑ１３、Ｉ_Ｑ１４，Ｉ_Ｑ１２が消費電流となり、約０．１ｍＡの電源電流ＩＤＤとして流れ続ける。電源がバッテリの場合、このような消費電流によりバッテリが放電されるのでこれを低減する必要がある。

これに対して本実施形態では、スタンバイ状態では逆起電力Ｖ_ＩＮＶがゼロであり、カレントミラー電流が流れず、半導体装置１０における電源電流を略ゼロとでき、バッテリを長時間使用することができ好ましい。

レベルシフト回路１６の構成要素はバイポーラトランジスタに限定されず、コンパレータやＭＯＳＦＥＴであってもよい。図５はコンパレータを用いてレベルシフト回路を構成した半導体装置１０の回路図である。コンパレータ４２の正の端子が接地端子２４に接続され、負の端子が出力端子３０に接続されている。接地端子２４と出力端子３０との間に生じた逆起電力Ｖ_ＩＮＶはコンパレータ４２により比較、増幅されてＭ２のゲートに入力される。すなわち、ターンオフ期間における逆起電力Ｖ_ＩＮＶをコンパレータ４２により検出し、第１の制御回路１８を導通としＭ１のオフ状態を継続させることができる。標準プロセスを用いてコンパレータ４２を形成することにより、半導体装置１０の回路構成及び製造プロセスを簡素にできる。

以上、図面を参照しつつ、本発明の実施の形態について説明した。しかしながら本発明は本発明はこれら実施形態の限定されない。半導体装置を構成するトランジスタ、制御回路、レベルシフト回路、逆起電力検出回路、カレントミラー、並びにコンパレータの構成、配置、導電型、などに関して当業者が設計変更を行ったものであっても、本発明の主旨を逸脱しない限り本発明の範囲に包含される。

本発明の実施形態にかかる半導体装置本実施形態における動作波形を表すタイミングチャート比較例にかかる半導体装置比較例の動作波形を表すタイミングチャートコンパレータを含むレベルシフト回路を用いた半導体装置の回路図

符号の説明

１０半導体装置、１２出力トランジスタ、１４第２の制御回路、１６レベルシフト回路、１８第１の制御回路、２４接地端子、３０出力端子、３２誘導性負荷、４２コンパレータ

Claims

一方の端部が接地端子に接続された誘導性負荷の他方の端部に接続される出力トランジスタと、
前記出力トランジスタのターンオフ期間に前記出力トランジスタの出力端子に生じる逆起電力を検出するレベルシフト回路と、
検出された前記逆起電力に対応した前記レベルシフト回路からの出力に基づき前記出力トランジスタのオフを維持する第１の制御回路と、
を備えたことを特徴とする半導体装置。
入力信号に基づき前記出力トランジスタをオンまたはオフとする制御信号を生成する第２の制御回路をさらに備え、
前記制御信号により前記出力トランジスタをターンオフする場合、前記レベルシフト回路からの前記出力により前記第１の制御回路がオンし、前記第１及び第２の制御回路を介して前記接地端子と前記出力端子との間が導通し、前記逆起電力をゼロに低下させると共に電源電流を略ゼロとすることを特徴とする請求項１記載の半導体装置。
前記レベルシフト回路は、カレントミラーにより前記接地端子と前記出力端子との間の前記逆起電力を検出し、前記カレントミラーの出力電流から生成された電圧を出力することを特徴とする請求項１または２に記載の半導体装置。
前記レベルシフト回路は、第１の入力端子と前記出力端子とが接続され、第２の入力端子と前記接地端子とが接続され、前記逆起電力を検出し、出力が前記第１の制御回路へ入力されたコンパレータを含むことを特徴とする請求項１または２に記載の半導体装置。
前記第１の制御回路は、前記出力トランジスタの制御端子と前記出力端子との間に接続され、前記レベルシフト回路からの前記出力によりオンまたはオフに切り替えられる第１のトランジスタを含み、
前記第２の制御回路は、縦続接続された第２のトランジスタと第３のトランジスタとを含み、前記第２のトランジスタに前記出力トランジスタをオフとする前記制御信号が入力されると、前記第２のトランジスタがオフすると共に前記第３のトランジスタがオンし、抵抗を介して前記制御信号を出力することを特徴とする請求項２記載の半導体装置。