JP7495213B2 - ハイサイドトランジスタの駆動回路、スイッチング回路、ｄｃ／ｄｃコンバータのコントローラ - Google Patents

ハイサイドトランジスタの駆動回路、スイッチング回路、ｄｃ／ｄｃコンバータのコントローラ Download PDF

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Description

本発明は、ハイサイドトランジスタの駆動回路に関する。
ＤＣ／ＤＣコンバータ、電力変換装置やモータ駆動回路などのさまざまなアプリケーションにおいて、パワートランジスタおよびその駆動回路（ゲート駆動回路）を含むスイッチング回路が用いられる。
図１は、スイッチング回路の回路図である。スイッチング回路１００Ｒは、ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬ、ハイサイド駆動回路２００Ｒ、ローサイド駆動回路１１０を備える。
ハイサイドトランジスタＭＨは、入力端子（あるいは入力ライン）ＩＮとスイッチング端子（あるいはスイッチングライン）ＶＳの間に設けられ、ローサイドトランジスタＭＬは、スイッチング端子ＶＳと接地端子ＧＮＤの間に設けられる。ハイサイド駆動回路２００Ｒは、制御入力ＨＩＮに応じて、ハイサイドトランジスタＭＨを駆動し、ローサイド駆動回路１１０は制御入力ＬＩＮに応じてローサイドトランジスタＭＬを駆動する。
ハイサイドトランジスタＭＨがオン、ローサイドトランジスタＭＬがオフのとき、スイッチング端子ＶＳには入力電圧ＶＩＮが発生し、ハイサイドトランジスタＭＨがオフ、ローサイドトランジスタＭＬがオンのとき、スイッチング端子ＶＳには接地電圧ＶＧＮＤ（０Ｖ）が発生する。ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬが両方オフの期間、スイッチング端子ＶＳはハイインピーダンスとなる。スイッチング回路１００Ｒは、この３状態を切り替えることで、図示しない負荷に電力を供給する。
ハイサイドトランジスタＭＨとして、Ｎ型（Ｎチャンネル）が用いられる場合がある。ハイサイドトランジスタＭＨをターンオンさせ、オン状態を維持するためには、そのゲートソース間に、ＦＥＴのゲートしきい値ＶＧＳ（ｔｈ）を超える電圧を印加する必要がある。ハイサイドトランジスタＭＨがオンのとき、スイッチングラインＶＳの電圧ＶＳ、すなわちハイサイドトランジスタＭＨのソース電圧は、入力電圧ＶＩＮと実質的に等しいから、ハイサイドトランジスタＭＨのオンを維持するためには、ハイサイドトランジスタＭＨのゲートに、ＶＩＮ＋ＶＧＳ（ｔｈ）より高いゲート信号を印加する必要がある。
入力電圧ＶＩＮよりも高いゲート信号を発生するために、ブートストラップ回路が設けられる。ブートストラップ回路は、ブートストラップキャパシタＣ１および整流素子Ｄ１を含む。ブートストラップキャパシタＣ１は、ブートストラップ端子（あるいはブートストラップライン）ＶＢと、スイッチング端子ＶＳの間に設けられる。ブートストラップ端子ＶＢには、整流素子Ｄ１を介して直流電圧ＶＲＥＧ（＞ＶＧＳ（ｔｈ））印加される。
スイッチング電圧ＶＳがロー（０Ｖ）のとき、キャパシタＣ１は、整流素子Ｄ１を介して充電され、その両端間電圧は、ΔＶ＝ＶＲＥＧ－Ｖｆとなる。Ｖｆは整流素子Ｄ１の電圧降下である。スイッチング電圧ＶＳが上昇すると、ブートストラップ端子ＶＢの電圧ＶＢは、ＶＢ＝ＶＳ＋ΔＶを維持しながら上昇する。ブートストラップ回路により、ＶＢ端子とＶＳ端子間の電位差が、ΔＶに保たれる。
ハイサイド駆動回路２００Ｒは、バッファ（ドライバ）２１０およびレベルシフト回路２２０を備える。バッファ２１０の上側電源端子には電圧ＶＢが供給され、その下側電源端子には電圧ＶＳが供給される。バッファ２１０は、ＶＢをハイ、ＶＳをローとするゲート電圧をハイサイドトランジスタＭＨのゲートに供給する。
レベルシフト回路２２０は、ロジックレベル（ＶＤＤ－０Ｖ）の２値の制御信号ＨＩＮを、ＶＢ－ＶＳの２値の中間信号ＨＩＮ’に変換する。
図２は、ハイサイド駆動回路２００Ｒの回路図である。レベルシフト回路２２０は、パルス発生器２２２、インバータ２２４，２２６，２２８，２３０およびロジック回路２３２を含む。
パルス発生器２２２は、制御信号ＨＩＮのポジエッジ、ネガエッジを検出し、第１エッジ信号Ｅｐ、第２エッジ信号Ｅｎを生成する。第１インバータ２２４は、第１エッジ信号Ｅｐを受け、反転セット信号＼ＳＥＴを出力する（＼は論理反転を表す、図中、バーで示す）。第２インバータ２２６は、第２エッジ信号Ｅｎを受け、反転セット信号＼ＲＳＴを出力する。
インバータ２２８，２３０は、反転セット信号＼ＳＥＴ，反転リセット信号＼ＲＳＴを反転し、セット信号ＳＥＴ，リセット信号ＲＳＴを生成する。ロジック回路２３２は、セット信号ＳＥＴに応じてオンレベル、リセット信号ＲＳＴに応じてオフレベルとなる制御パルスＳｐを生成する。
特開２０１２－７０３３３号公報
本発明者は、図２のハイサイド駆動回路２００Ｒについて検討した結果、以下の課題を認識するに至った。
入力電圧ＶＩＮが、数十Ｖ～１００Ｖを超えるようなアプリケーションでは、第１インバータ２２４や第２インバータ２２６を構成するトランジスタに、高耐圧が要求される。高耐圧のトランジスタは、ドレインソース間、ドレインゲート間、ドレイン基板間に、無視できない寄生容量Ｃｐ１，Ｃｐ２を有する。この寄生容量Ｃｐ１、Ｃｐ２の影響によって、反転セット信号＼ＳＥＴ、反転リセット信号＼ＲＳＴに遅延が発生すると、ロジック回路２３２に、正しいセット信号ＳＥＴ，リセット信号ＲＳＴを伝達することができず、誤動作の一因となる。
この問題を解決するために、ロジック回路２３２に、セット信号ＳＥＴとリセット信号ＲＳＴの同時発生をマスクするアプローチが考えられる。ところがこのアプローチを採用すると、スイッチングの遷移中（たとえばハイサイドトランジスタＭＨのターンオン動作中であって、ターンオンの完了前）に、リセット信号ＲＳＴが発生した場合に、リセット信号ＲＳＴがマスクされてハイサイドトランジスタＭＨを直ちにターンオフできないという問題が生ずる。
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ハイサイドトランジスタを正確に駆動できる駆動回路の提供にある。
本発明のある態様は、ＮチャンネルまたはＮＰＮ型のハイサイドトランジスタの駆動回路に関する。駆動回路は、入力信号をレベルシフトするレベルシフト回路と、レベルシフト回路の出力に応じて、ハイサイドトランジスタを駆動するバッファと、を備える。レベルシフト回路は、入力信号を差動信号に変換するオープンドレイン型の差動変換回路と、差動変換回路の差動出力をトリガとして状態遷移するラッチ回路と、ラッチ回路に入力信号と同期してアシスト電流を注入するアシスト回路と、を含む。
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
本発明のある態様によれば、ハイサイドトランジスタを確実に駆動できる。
スイッチング回路の回路図である。 ハイサイド駆動回路の回路図である。 実施の形態に係るスイッチング回路の回路図である。 図３の駆動回路の動作波形図である。 実施例１に係る駆動回路の回路図である。 図６（ａ）は、ロジック回路の構成例を示す回路図であり、図６（ｂ）は、パルス発生器の構成例を示す回路図である。 図５の駆動回路の動作波形図である。 ロジック回路の第１の構成例を示す回路図である。 ロジック回路の第２の構成例を示す回路図である。 実施例２に係る駆動回路の回路図である。 ＤＣ／ＤＣコンバータのコントローラの回路図である。 駆動回路を備えるインバータ装置の回路図である。
（実施の形態の概要）
本明細書に開示される一実施の形態は、ハイサイドトランジスタの駆動回路に関する。駆動回路は、入力信号をレベルシフトするレベルシフト回路と、レベルシフト回路の出力に応じて、ハイサイドトランジスタを駆動するバッファと、を備える。レベルシフト回路は、入力信号を差動信号に変換するオープンドレイン型の差動変換回路と、差動変換回路の差動出力をトリガとして状態遷移するラッチ回路と、ラッチ回路に、入力信号と同期してアシスト電流を注入するアシスト回路と、を含む。
アシスト回路によって電流を注入することにより、寄生容量に起因する電流を相殺することができる。これにより、ラッチ回路の状態遷移を速めることができ、レベルシフト回路は、入力信号をバッファに高速に伝達することができる。
アシスト回路は、入力信号のポジエッジから所定時間、アサートされる第１パルス信号と、入力信号のネガエッジから所定時間、アサートされる第２パルス信号と、を発生するパルス発生器と、第１パルス信号をゲートに受けるＮチャンネルの第１トランジスタと、ブートストラップラインと接続され、第１トランジスタの電流を折り返す第１カレントミラー回路と、第２パルス信号をゲートに受けるＮチャンネルの第２トランジスタと、ブートストラップラインと接続され、第２トランジスタの電流を折り返す第２カレントミラー回路と、を含んでもよい。
アシスト回路は、第１トランジスタと第１カレントミラー回路の間に挿入される高耐圧の第３トランジスタと、第２トランジスタと第２カレントミラー回路の間に挿入される高耐圧の第４トランジスタと、をさらに含んでもよい。
第１トランジスタおよび第２トランジスタは高耐圧トランジスタであり、第１カレントミラー回路、第２カレントミラー回路と直接接続されてもよい。
アシスト回路は、第１カレントミラー回路の入力ノードとスイッチングラインの間に設けられる第１ダイオードと、第２カレントミラー回路の入力ノードとスイッチングラインの間に設けられる第２ダイオードと、をさらに含んでもよい。
差動変換回路は、入力信号に応じた相補的な第１信号と第２信号を生成するロジック回路と、第１信号をゲートに受ける高耐圧のＮチャンネルの第５トランジスタと、第２信号をゲートに受ける高耐圧のＮチャンネルの第６トランジスタと、を含んでもよい。
差動変換回路は、入力信号に応じた相補的な第１信号と第２信号を生成するロジック回路と、第１信号をゲートに受けるＮチャンネルの第５トランジスタと、第２信号をゲートに受けるＮチャンネルの第６トランジスタと、ソースが第５トランジスタのドレインと接続され、ドレインがラッチ回路と接続される高耐圧のＮチャンネルの第７トランジスタと、ソースが第６トランジスタのドレインと接続され、ドレインがラッチ回路と接続される高耐圧のＮチャンネルの第８トランジスタと、を含んでもよい。
ラッチ回路は、それぞれのソースがブートストラップラインと接続され、ゲートとドレインがクロスカップルされたＰチャンネルの第９トランジスタおよび第１０トランジスタと、ゲートがスイッチングラインと接続され、ソースが第９トランジスタのドレインと接続される高耐圧の第１１トランジスタと、ゲートがスイッチングラインと接続され、ソースが第１０トランジスタのドレインと接続される高耐圧の第１２トランジスタと、を含んでもよい。
駆動回路は、第１１トランジスタおよび第１２トランジスタそれぞれのゲートと、スイッチングラインの間に設けられた抵抗をさらに備えてもよい。
（実施の形態）
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
また、「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有することを意味し、具体的には、（i）信号Ａが信号Ｂである場合、（ii）信号Ａが信号Ｂに比例する場合、（iii）信号Ａが信号Ｂをレベルシフトして得られる場合、（iv）信号Ａが信号Ｂを増幅して得られる場合、（v）信号Ａが信号Ｂを反転して得られる場合、（vi）あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。
図３は、実施の形態に係るスイッチング回路１００の回路図である。スイッチング回路１００は、入力（ＶＩＮ）ピン、ブートストラップ（ＶＢ）ピン、スイッチング（ＶＳ）ピン、接地（ＧＮＤ）ピンを備える。以下の説明では、ピンを、端子やラインとも称する。
スイッチング回路１００は、ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬ、ハイサイド駆動回路３００およびローサイド駆動回路１１０を備え、それらが半導体チップに集積化されたＩＣ（Integrated Circuit）である。
ハイサイドトランジスタＭＨは、ＮチャンネルまたはＮＰＮ型であり、ＶＩＮピンとＶＳピンの間に設けられる。ローサイドトランジスタＭＬは、ハイサイドトランジスタＭＨと同型であり、ＶＳピンとＧＮＤピンの間の設けられる。図１と同様に、スイッチング回路１００はいわゆるブートストラップ回路によって、ブートストラップラインＶＢに入力電圧ＶＩＮよりも高いハイレベル電圧（ＶＢ）を生成する。レギュレータ１２０は、安定化された内部電圧ＶＲＥＧを発生し、ダイオードＤ１を介してブートストラップキャパシタＣ１を充電する。スイッチング回路１００に対して、外部の電源から適切な電圧レベルに安定化された直流電圧が供給される場合、レギュレータ１２０は省略してもよい。
ローサイド駆動回路１１０は、制御信号ＬＩＮにもとづいてローサイドトランジスタＭＬを駆動する。
ハイサイド駆動回路３００は、制御信号ＨＩＮにもとづいて、ハイサイドトランジスタＭＨを駆動する。ハイサイド駆動回路（以下、単に駆動回路ともいう）３００は、バッファ（ドライバ）３１０およびレベルシフト回路３２０を備える。
レベルシフト回路３２０は、ＧＮＤピンの電圧をロー、電源電圧ＶＣＣをハイとするロジックレベルの入力信号ＨＩＮを、ブートストラップラインＶＢの電圧ＶＢをハイ、スイッチングラインＶＳの電圧ＶＳをローとする中間信号ＬＶＳＦＴＯＵＴに変換する。バッファ３１０は、レベルシフト回路３２０の出力ＬＶＳＦＴＯＵＴに応じて、ハイサイドトランジスタＭＨを駆動する。
レベルシフト回路３２０は、差動変換回路３３０、ラッチ回路３４０、アシスト回路３５０を備える。差動変換回路３３０は、入力信号ＨＩＮを差動信号ＶＳＥＴ，ＶＲＳＴに変換するロジック回路３３４と、オープンドレイン型（オープンコレクタを含む）の出力段３３２を有する。差動信号の一方（正相信号）であるＶＳＥＴ信号がハイとなると、出力段３３２の一方のトランジスタＭ１１がオンとなり、差動信号の他方（逆相信号）であるＶＲＳＴ信号がハイとなると、出力段３３２の他方のトランジスタＭ１２がオンとなる。
ラッチ回路３４０は、差動変換回路３３０の差動出力（電流信号として表記する）ＩＳＥＴ，ＩＲＳＴをトリガとして状態遷移する。ラッチ回路３４０の回路形式によっては、図５に示すように、ラッチ回路３４０の後段に、ロジック回路３６０を追加してもよい。
図３には、寄生容量Ｃｐ１，Ｃｐ２が示される。これは、差動変換回路３３０の出力段３３２を構成するトランジスタの寄生容量や、ラッチ回路３４０の内部の寄生容量を模式的にまとめて示したものである。
アシスト回路３５０は、ラッチ回路３４０に、入力信号ＨＩＮと同期してアシスト電流ＩＡＳＳＴ＿ＳＥＴ，ＩＡＳＳＴ＿ＲＳＴを注入することにより、状態遷移を加速させる。図３ではラッチ回路３４０をブラックボックスとして示しており、その構成は特に限定されない。アシスト電流ＩＡＳＳＴ＿ＳＥＴ，ＩＡＳＳＴ＿ＲＳＴの注入先となるノードは、ラッチ回路３４０の遷移を加速できるように、ラッチ回路３４０の回路形式に応じて決めればよい。
以上が駆動回路３００の構成である。続いてその動作を説明する。図４は、図３の駆動回路３００の動作波形図である。入力信号ＨＩＮは、時刻ｔ０にローからハイに、時刻ｔ１にハイからローに遷移する。入力信号ＨＩＮのハイは、ハイサイドトランジスタＭＨのオンに対応し、入力信号ＨＩＮのローは、ハイサイドトランジスタＭＨのオフに対応する。
時刻ｔ０より前は、入力信号ＨＩＮはローであるから、ハイサイドトランジスタＭＨはオフであり、スイッチングラインＶＳの電位ＶＳは、ローである。
時刻ｔ０において入力信号ＨＩＮがハイに遷移すると、差動変換回路３３０は、セットのトリガとなる電流ＩＳＥＴをラッチ回路３４０からシンクする。このセット電流ＩＳＥＴによって、ラッチ回路３４０の第１内部ノードＮＤ１の電位がローに引っ張られ、ラッチ回路３４０はセット状態に向かって遷移しはじめ、ＬＶＳＦＴＯＵＴ信号がハイに遷移しはじめる。その後、ハイサイドトランジスタＭＨがターンオンすると、スイッチングラインＶＳの電位ＶＳが上昇し、ブートストラップラインＶＢの電圧ＶＢも上昇する。
ラッチ回路３４０をセット状態に維持するためには、第１内部ノードＮＤ１と相補的な第２内部ノードＮＤ２の電位が、第１内部ノードＮＤ１の電位よりも高くなければならない。ところが寄生容量Ｃｐ２は、第２内部ノードＮＤ２の電位の上昇を妨げる。
アシスト回路３５０は、入力信号ＨＩＮのポジエッジに応答して、アシスト電流ＩＡＳＳＴ＿ＳＥＴを発生する。このアシスト電流ＩＡＳＳＴ＿ＳＥＴは、第２内部ノードＮＤ２および寄生容量Ｃｐ２側に供給される。アシスト電流ＩＡＳＳＴ＿ＳＥＴは、第２内部ノードＮＤ２の電位を上昇させる方向に作用するため、寄生容量Ｃｐ２の影響をキャンセルすることができ、ラッチ回路３４０を、セット電流ＩＳＥＴにもとづいて速やかにセット状態に遷移させることができる。
時刻ｔ１において入力信号ＨＩＮがローに遷移すると、差動変換回路３３０は、リセットのトリガとなる電流ＩＲＳＴをラッチ回路３４０からシンクする。このリセット電流ＩＲＳＴによって、ラッチ回路３４０の第２内部ノードＮＤ２の電位がローに引っ張られ、ラッチ回路３４０がリセット状態に向かって遷移しはじめ、ＬＶＳＦＴＯＵＴ信号がローに遷移しはじめる。その後、ハイサイドトランジスタＭＨがターンオフすると、スイッチングラインＶＳの電位ＶＳが低下し、ブートストラップラインＶＢの電圧ＶＢも低下する。
ラッチ回路３４０をリセット状態に維持するためには、第１内部ノードＮＤ１の電位が、第２内部ノードＮＤ２の電位よりも高くなければならない。ところが寄生容量Ｃｐ１は、第１内部ノードＮＤ１の電位の上昇を妨げる。
アシスト回路３５０は、入力信号ＨＩＮのネガエッジに応答して、アシスト電流ＩＡＳＳＴ＿ＲＳＴを発生する。このアシスト電流ＩＡＳＳＴ＿ＲＳＴは、第１内部ノードＮＤ１および寄生容量Ｃｐ１側に供給される。アシスト電流ＩＡＳＳＴ＿ＲＳＴは、第１内部ノードＮＤ１の電位を上昇させる方向に作用するため、寄生容量Ｃｐ１の影響をキャンセルすることができ、したがってラッチ回路３４０を、リセット電流ＩＲＳＴにもとづいて速やかにリセット状態に遷移させることができる。
以上が駆動回路３０１の動作である。この駆動回路３０１によれば、アシスト回路３５０によって、入力信号ＨＩＮと同期したアシスト電流ＩＡＳＳＴ＿ＳＥＴ，ＩＡＳＳＴ＿ＲＳＴを生成し、寄生容量Ｃｐ１，Ｃｐ２の影響をキャンセルすることができる。これにより、ラッチ回路３４０の状態遷移を速めることができ、レベルシフト回路３２０は、入力信号ＨＩＮをバッファ３１０に高速に伝達することができる。
本発明は、図３のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。
（実施例１）
図５は、実施例１に係る駆動回路３０１の回路図である。
アシスト回路３５０は、パルス発生器３５２、第１トランジスタＭ２１～第４トランジスタＭ２４、第１カレントミラー回路３５４、第２カレントミラー回路３５６を含む。パルス発生器３５２は、入力信号ＨＩＮのポジエッジから所定時間τ、アサート（たとえばハイ）される第１パルス信号（以下、ＶＳＥＴ＿ＡＳＳＴ信号）と、入力信号ＨＩＮのネガエッジから所定時間τ、アサートされる第２パルス信号（以下、ＶＲＳＴ＿ＡＳＳＴ信号）と、を発生する。
なお、第１カレントミラー回路３５４および第１トランジスタＭ２１の組み合わせは、ＶＳＥＴ＿ＡＳＳＴ信号に応じてオン、オフが切り替え可能な第１電流源と把握することができ、同様に、第２カレントミラー回路３５６および第２トランジスタＭ２２の組み合わせを、ＶＲＳＴ＿ＡＳＳＴ信号に応じてオン、オフが切り替え可能な第２電流源と把握できる。したがって、第１カレントミラー回路３５４や第２カレントミラー回路３５６を、別の構成の電流源に置換してもよい。
ラッチ回路３４０は、第９トランジスタＭ３１～第１２トランジスタＭ３４を含む。第９トランジスタＭ３１および第１０トランジスタＭ３２は、ＰチャンネルＭＯＳＦＥＴであり、それらのソースはブートストラップラインＶＢと接続され、ゲートとドレインがクロスカップルされる。
第１１トランジスタＭ３３および第１２トランジスタＭ３４は、Ｐチャンネルの高耐圧素子であり、それらのゲートは、スイッチングラインＶＳと接続され、電圧ＶＳでバイアスされている。第１１トランジスタＭ３３のソースは第９トランジスタＭ３１のドレインと接続される。第１２トランジスタＭ３４のゲートは第１０トランジスタＭ３２のドレインと接続される。
抵抗Ｒ３１は、第１１トランジスタＭ３３および第１２トランジスタＭ３４それぞれのゲートと、スイッチングラインＶＳの間に設けられる。抵抗Ｒ３１によって、トランジスタＭ３３，Ｍ３４のゲート破壊を防止できる。
ロジック回路３６０は、ラッチ回路３４０の相補的な出力信号ＳＥＴ，＼ＳＥＴを受け、中間信号ＬＶＳＦＴＯＵＴを生成する。図５では、ラッチ回路３４０の一方の出力Ｑのみが取り出されているが、２つの出力ＳＥＴ、＼ＳＥＴをロジック回路３６０に与えてもよい。
Ｎチャンネルの第１トランジスタＭ２１は、ＶＳＥＴ＿ＡＳＳＴ信号をゲートに受ける。第１カレントミラー回路３５４は、ブートストラップラインＶＢと接続され、第１トランジスタＭ２１の電流ＩＮ１を折り返し、ＩＡＳＳＴ＿ＳＥＴ信号を生成する。第１カレントミラー回路３５４の出力ノードは、ラッチ回路３４０の第１０トランジスタＭ３２のドレインと接続される。
Ｎチャンネルの第２トランジスタＭ２２は、ＶＲＳＴ＿ＡＳＳＴ信号をゲートに受ける。第２カレントミラー回路３５６は、ブートストラップラインＶＢと接続され、第２トランジスタＭ２２の電流ＩＮ２を折り返し、ＩＡＳＳＴ＿ＲＳＴ信号を生成する。第２カレントミラー回路３５６の出力ノードは、第９トランジスタＭ３１のドレインと接続される。
第３トランジスタＭ２３、第４トランジスタＭ２４は、高耐圧のトランジスタであり、第１トランジスタＭ２１と第１カレントミラー回路３５４の間に、第２トランジスタＭ２２と第２カレントミラー回路３５６の間に挿入される。第３トランジスタＭ２３および第４トランジスタＭ２４のゲートには定電圧ＶＲＥＧが印加され、適切にバイアスされている。
高耐圧素子としては、ＤＭＯＳ（Double-Diffused MOS）構造のトランジスタが好適であるが、その他の構造を有するトランジスタ、たとえばＨＶＭＯＳ（High Voltage MOSFET）、ＬＤＭＯＳ（Lateral Diffusion MOSFET）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＳｉＣ（Silicon Carbide）－ＪＦＥＴ、ＳＩＣ－ＭＯＳＦＥＴなどを用いてもよい。特に高耐圧素子であると明記されないその他のトランジスタについては、通常の耐圧を有するＭＯＳＦＥＴである。
第１ダイオードＤ２１は、第１カレントミラー回路３５４の入力ノードＮ１とスイッチングラインＶＳの間に設けられる。第１ダイオードＤ２１によって、ノードＮ１の電位を、ＶＳ－Ｖｆを下限としてクランプでき、第１カレントミラー回路３５４に過電圧が印加されるのを防止できる。第２ダイオードＤ２２は、第２カレントミラー回路３５６の入力ノードＮ２とスイッチングラインＶＳの間に設けられる。第２ダイオードＤ２２によって、ノードＮ２の電位を、ＶＳ－Ｖｆを下限としてクランプでき、第２カレントミラー回路３５６に過電圧が印加されるのを防止できる。
続いて差動変換回路３３０について説明する。差動変換回路３３０は、オープンドレイン形式の出力段３３２と、ロジック回路３３４を含む。
ロジック回路３３４は、入力信号ＨＩＮに応じた相補的な第１信号ＶＳＥＴと第２信号ＶＲＳＴを生成する。たとえば、ＶＳＥＴはＨＩＮと同一論理を有し、ＶＲＳＴはＨＩＮの反転論理を有する。
出力段３３２は、第５トランジスタＭ１１～第８トランジスタＭ１４を含む。Ｎチャンネルの第５トランジスタＭ１１は、ソースが接地され、第１信号ＶＳＥＴをゲートに受ける。Ｎチャンネルの第６トランジスタＭ１２は、ソースが接地され、第２信号ＶＲＳＴをゲートに受ける。
Ｎチャンネルの第７トランジスタＭ１３は高耐圧素子であり、ソースが第５トランジスタＭ１１のドレインと接続され、ドレインがラッチ回路３４０の一方の内部ノードＮ３（図３の第１内部ノードＮＤ１に対応）と接続される。Ｎチャンネルの第８トランジスタＭ１４は高耐圧素子であり、ソースが第６トランジスタＭ１２のドレインと接続され、ドレインがラッチ回路３４０の他方の内部ノードＮ４（図３の第２内部ノードＮＤ２）と接続される。第７トランジスタＭ１３および第８トランジスタＭ１４のゲートには定電圧ＶＲＥＧが印加され、適切にバイアスされている。
図６（ａ）は、ロジック回路３３４の構成例を示す回路図であり、図６（ｂ）は、パルス発生器３５２の構成例を示す回路図である。
図６（ａ）を参照する。たとえば２個のインバータＩＮＶ１，ＩＮＶ２によって構成してもよい。なおロジック回路３３４の構成は図６（ａ）のそれに限定されず、当業者によれば同じ機能を有するさまざまな変形例を考えることができる。
図６（ｂ）を参照する。パルス発生器３５２は、エッジ検出回路３７０，３７２、ワンショット回路３７４，３７６を含む。エッジ検出回路３７０，３７２はそれぞれ、入力信号ＨＩＮのポジエッジ、ネガエッジを検出する。ワンショット回路３７４は、エッジ検出回路３７０の出力（ポジエッジ検出信号）に応答して、所定時間τ、ハイレベルとなるＶＳＥＴ＿ＡＳＳＴ信号を生成する。ワンショット回路３７６は、エッジ検出回路３７２の出力（ネガエッジ検出信号）に応答して、所定時間τ、ハイレベルとなるＶＲＳＴ＿ＡＳＳＴ信号を生成する。
以上が駆動回路３０１の構成である。続いてその動作を説明する。図７は、図５の駆動回路３０１の動作波形図である。
入力信号ＨＩＮは、時刻ｔ０にローからハイに遷移する。ＶＳＥＴ信号は、ＨＩＮ信号と同相であり、ＶＲＳＴ信号は、ＨＩＮ信号と逆相である。時刻ｔ０にＶＳＥＴ信号がハイとなると第５トランジスタＭ１１がターンオンし、電流ＩＳＥＴが流れる。電流ＩＳＥＴは、ラッチ回路３４０をセットのトリガーである。電流ＩＳＥＴが流れると、第９トランジスタＭ３１のドレイン（ノードＮ３、図３の第１内部ノードＮＤ１）の電位が低下し、ラッチ回路３４０をセット状態とするように作用する。
時刻ｔ０にＨＩＮ信号がハイに遷移すると、所定時間τの間、ＶＳＥＴ＿ＡＳＳＴ信号がハイとなる。これにより第１トランジスタＭ２１に電流ＩＮ１が流れ、第１カレントミラー回路３５４からアシスト電流ＩＡＳＳＴ＿ＳＥＴが出力される。アシスト電流ＩＡＳＳＴ＿ＳＥＴは、第１０トランジスタＭ３２のドレイン（ノードＮ４）の電位を上昇させ、したがってラッチ回路３４０のセット状態への遷移をアシストすることができる。
入力信号ＨＩＮは、時刻ｔ１にハイからローに遷移する。ＨＩＮ信号と逆相のＶＲＳＴ信号は、時刻ｔ１にローからハイに遷移する。ＶＲＳＴ信号がハイとなると第６トランジスタＭ１２がターンオンし、電流ＩＲＳＴが流れる。電流ＩＲＳＴは、ラッチ回路３４０をリセットのトリガーである。電流ＩＲＳＴが流れると、第１０トランジスタＭ３２のドレイン（ノードＮ４）の電位が低下し、ラッチ回路３４０をリセット状態とするように作用する。
時刻ｔ１にＨＩＮ信号がローに遷移すると、所定時間τの間、ＶＲＳＴ＿ＡＳＳＴ信号がハイとなる。これにより第２トランジスタＭ２２に電流ＩＮ２が流れ、第２カレントミラー回路３５６からアシスト電流ＩＡＳＳＴ＿ＲＳＴが出力される。アシスト電流ＩＡＳＳＴ＿ＲＳＴは、第９トランジスタＭ３１のドレイン（ノードＮ３）の電位を上昇させ、したがってラッチ回路３４０のリセット状態への遷移をアシストすることができる。
以上が、パルス発生器３５２が生成するＶＳＥＴ＿ＡＳＳＴ信号、ＶＲＳＴ＿ＡＳＳＴ信号にもとづく能動的なアシスト動作である。アシスト回路３５０は、能動的なアシスト動作に加えて、以下で説明する受動的なアシスト動作を行うことができる。
通常、スイッチングラインＶＳの電位ＶＳは制御信号ＨＩＮに応じてスイッチングするものであるが、外乱の影響によってスイッチングラインＶＳの電位ＶＳが変動する場合もある。外乱によりスイッチングラインＶＳの電圧ＶＳが上昇すると、ブートストラップラインＶＢの電圧ＶＢも上昇する。このときラッチ回路３４０のノードＮ３，Ｎ４の電位も、ブートストラップラインＶＢの電圧ＶＢに追従して上昇させる必要がある。アシスト回路２５０は、ノードＮ３，Ｎ４の電位の上昇をアシストする。
ＶＳラインの電圧ＶＳが上昇すると、ＤＭＯＳトランジスタであるトランジスタＭ２３１，Ｍ２４の寄生容量Ｃｐ３，Ｃｐ４を充電するための充電電流ＩＮ１、ＩＮ２が流れる。この充電電流ＩＮ１，ＩＮ２がカレントミラー回路３５４、３５６によってコピーされ、アシスト電流ＩＡＳＳＴ＿ＳＥＴ，ＩＡＳＳＴ＿ＲＳＴが、ノードＮ３，Ｎ４に供給される。これによりラッチ回路２４０のノードＮ３，Ｎ４の電位を、ブートストラップラインＶＢの電圧ＶＢの上昇に追従して急速に上昇させることができる。以上が受動的なアシスト動作である。
続いてロジック回路３６０について説明する。
図８は、ロジック回路３６０の第１の構成例（３６０Ａ）を示す回路図である。ロジック回路３６０Ａは、インバータＩＮＶ１，ＩＮＶ２を含む。セット信号ＳＥＴは、二段のインバータＩＮＶ１，ＩＮＶ２を経由して、ＬＶＳＦＴＯＵＴ信号として出力される。あるいはインバータＩＮＶ２を省略して、初段のインバータＩＮＶ１に反転セット信号＼ＳＥＴを入力してもよい。
ラッチ回路３４０に関して、トランジスタＭ３３，Ｍ３４のゲート耐圧が低い場合には、ツェナーダイオードＺＤ３１，ＺＤ３２を設けるとよい。ツェナーダイオードＺＤ３１はトランジスタＭ３３のゲートとブートストラップラインＶＢの間に設けられ、ツェナーダイオードＺＤ３２はトランジスタＭ３４のゲートとブートストラップラインＶＢの間に設けられる。この場合、セット信号ＳＥＴ，反転セット信号＼ＳＥＴはそれぞれ、ＶＢをハイレベル、ＶＢ－ＶＺ＋ＶＧＳＰをローレベルとしてスイングする。ＶＺはツェナーダイオードＺＤ３１，ＺＤ３２のツェナー電圧である。
ロジック回路３６０Ａは、ＶＢをハイ、ＶＢ－ＶＺ＋ＶＧＳＰをローとするセット信号ＳＥＴを、ＶＢをハイ、ＶＳをローとする出力ＬＶＳＦＴＯＵＴに変換するレベルシフタとして機能する。
続いて、図８のロジック回路３６０Ａにおいて生じうる２つの問題を説明する。
インバータ受けのロジック回路３６０Ａの入力のしきい値ＶＴＨ（ＩＮＶ）は、ＶＢとＶＳの中点である。したがってスイッチング電圧ＶＳが負電圧に振れると、それに追従してしきい値ＶＴＨ（ＩＮＶ）が低くなる。しきい値ＶＴＨ（ＩＮＶ）が、ロジック回路３６０Ａの入力のローレベル（ＶＢ－ＶＺ＋ＶＧＳＰ）より低くなると、ラッチ回路３４０の状態遷移が、ＬＶＳＦＴＯＵＴ信号に反映されなくなる。つまり、スイッチングが停止するという問題が生ずる。これが第１の問題である。
ブートストラップラインＶＢの電圧ＶＢは、スイッチング電圧ＶＳに追従して高速に変動する。上述のように、ノードＮ３，Ｎ４には寄生容量Ｃｐ５，Ｃｐ６が存在し、電荷が蓄えられている。電圧ＶＢが高速に低下するとき、それに追従してノードＮ３，Ｎ４の電位も低下しようとするが、そのためには寄生容量Ｃｐ５，Ｃｐ６から電荷を放電する必要がある。この電荷は、トランジスタＭ３１，Ｍ３２のボディダイオードを介してブートストラップラインＶＢに流れ込む。その結果、ノードＮ３，Ｎ４の電位は、ＶＢ＋ＶＦに跳ね上がる。もし仮に、ＳＥＴ信号がロー（ＶＢ－ＶＺ－ＶＧＳＰ）の状態で、電圧ＶＢが急激に低下したとすると、ＳＥＴ信号がＶＢ＋ＶＦに跳ね上がり、後段のロジック回路３６０Ａのしきい値を超えるため、ＬＶＳＦＴＯＵＴ信号がハイとなって誤動作を引き起こす。これが第２の問題である。
第１、第２の問題は、以下の第２の構成例によって解決される。図９は、ロジック回路３６０の第２の構成例（３６０Ｂ）を示す回路図である。ロジック回路３６０は、第１３トランジスタＭ３５～第１８トランジスタＭ４０、抵抗Ｒ３２を含む。第１３トランジスタＭ３５および第１４トランジスタＭ３６はＰＭＯＳトランジスタであり、第１５トランジスタＭ３６および第１８トランジスタＭ４０はＮＭＯＳトランジスタである。トランジスタＭ３５，Ｍ３７はＣＭＯＳインバータ３６２を形成し、トランジスタＭ３６，Ｍ３９はＣＭＯＳインバータ３６４を形成する。ＣＭＯＳインバータ３６２の入力には、ラッチ回路３４０からの反転セット信号＼ＳＥＴが供給され、その出力はトランジスタＭ４０のゲートと接続される。
ＣＭＯＳインバータ３６４の入力には、ラッチ回路３４０からのセット信号ＳＥＴが供給され、その出力はトランジスタＭ３８のゲートと接続される。抵抗Ｒ３２は、ラッチ回路３４０の出力が不定（ハイインピーダンス）となったときに、ＳＥＴ信号の論理をロー、すなわちスイッチングトランジスタをオフにするために設けられる。
以上がロジック回路３６０Ｂの構成である。続いてその動作を説明する。ロジック回路３６０Ｂは、ＶＢをハイ、ＶＢ－ＶＺ＋ＶＧＳＰをローとするセット信号ＳＥＴ、反転セット信号＼ＳＥＴを、ＶＢをハイ、ＶＳをローとする出力ＬＶＳＦＴＯＵＴに変換するレベルシフタとして機能する。またロジック回路３６０Ｂは、セット信号ＳＥＴ、反転セット信号＼ＳＥＴに応じて状態が遷移するラッチ回路として動作する。すなわちロジック回路３６０Ｂは、レベルシフタ兼ラッチ回路と把握できる。
ロジック回路３６０Ｂによれば、図８のロジック回路３６０Ａで生ずる問題を解決できる。その理由を以下に説明する。
一見すると、図９のロジック回路３６０Ｂは、インバータ入力を有するように見えるが、トランジスタＭ３８，Ｍ４０が挿入されているため、電圧ＶＢを基準とするＰＭＯＳ入力を有する。つまりロジック回路３６０の入力のしきい値ＶＴＨは、インバータ受けのしきい値ＶＴＨ（ＩＮＶ）（すなわちＶＢとＶＳの中点）ではなく、ＶＴＨ＝ＶＢ－ＶＧＳ（ｔｈ）である。ＶＧＳ（ｔｈ）は、ＰＭＯＳトランジスタＭ３５，Ｍ３６のしきい値電圧である。
図９のロジック回路３６０Ｂは、インバータ入力でなく、ＰＭＯＳ入力を有しているため、スイッチング電圧ＶＳの変動にかかわらず、一定のしきい値ＶＴＨ＝ＶＢ－ＶＧＳ（ｔｈ）を有する。したがってセット信号ＳＥＴ（＼ＳＥＴ）のローレベル（ＶＢ－ＶＺ＋ＶＧＳＰ）は、しきい値ＶＴＨを下回ることが可能であり、ロジック回路３６０Ｂは、ラッチ回路３４０の状態を、後段の回路に確実に伝搬できる。つまり第１の問題を解決できる。
加えて、ロジック回路３６０Ｂは、ブートストラップラインＶＢの電圧ＶＢの急激な低下に対してもロバストである。電圧ＶＢの変動前の初期状態において、ＳＥＴ信号がハイ、＼ＳＥＴ信号がローであるとする。このときＬＶＳＦＴＯＵＴ信号がハイであり、トランジスタＭ４０には相対的に高いゲート電圧が印加され、トランジスタＭ３８に相対的に低いゲート電圧が印加されている。したがって、トランジスタＭ３８のインピーダンスは、トランジスタＭ４０のインピーダンスよりも高くなっている。
この初期状態から、電圧ＶＢが急激に低下したとする。そうすると、上述のように、ＳＥＴ信号、＼ＳＥＴ信号が、ＶＢ＋ＶＦに跳ね上がり、ＰＭＯＳトランジスタＭ３５，Ｍ３６が両方オフとなる。
トランジスタＭ３７およびＭ３８のペアを第１ソースフォロア、トランジスタＭ３８およびＭ４０のペアを第２ソースフォロアと考える。２個のソースフォロアには、等しい電圧ＶＢ＋ＶＦが入力されているが、負荷インピーダンスに着目すると、トランジスタＭ３８のインピーダンスの方が、トランジスタＭ４０のインピーダンスよりも高い。したがってトランジスタＭ３７のドレインの電位と、Ｍ３９のドレインの電位を比較すると、トランジスタＭ３７のドレインの電位の方が相対的に高くなるから、ＬＶＳＯＵＴ信号はハイを維持することができる。また、ハイのＬＶＳＦＴＯＵＴ信号によってトランジスタＭ４０のインピーダンスがさらに低くなり、ＬＶＳＦＴＯＵＴ信号が一層、ハイ側に傾くようにフィードバックがかかる。
電圧ＶＢの変動前の初期状態において、ＳＥＴ信号がロー、＼ＳＥＴ信号がハイであるとする。このときＬＶＳＦＴＯＵＴ信号がローであり、トランジスタＭ４０には相対的に低いゲート電圧が印加され、トランジスタＭ３８に相対的に高いゲート電圧が印加されている。したがって、トランジスタＭ４０のインピーダンスは、トランジスタＭ３８のインピーダンスよりも高くなっている。
この初期状態から、電圧ＶＢが急激に低下したとする。そうすると、上述のように、ＳＥＴ信号、＼ＳＥＴ信号が、ＶＢ＋ＶＦに跳ね上がり、ＰＭＯＳトランジスタＭ３５，Ｍ３６が両方オフとなる。
この場合、２個のソースフォロアにおいて、トランジスタＭ３７のドレインの電位と、Ｍ３９のドレインの電位を比較すると、トランジスタＭ３７のドレインの電位の方が相対的に低くなるから、ＬＶＳＯＵＴ信号はローを維持することができる。また、ローのＬＶＳＦＴＯＵＴ信号によってトランジスタＭ４０のインピーダンスがさらに高くなり、ＬＶＳＦＴＯＵＴ信号が一層、ロー側に傾くようにフィードバックがかかる。
（実施例２）
図１０は、実施例２に係る駆動回路３０２の回路図である。図５の駆動回路３０１との相違点を説明する。図１０の差動変換回路３３０は、図５の駆動回路３０１からトランジスタＭ１３，Ｍ１４を省略し、トランジスタＭ１１，Ｍ１２を高耐圧素子に置き換えている。また図１０のアシスト回路３５０は、図５のアシスト回路３５０からトランジスタＭ２３，Ｍ２４を省略し、トランジスタＭ２１，Ｍ２２を高耐圧素子に置き換えている。
図１０の駆動回路３０２によっても、図５の駆動回路３０１と同様の効果を得ることができる。
（用途）
続いて駆動回路３００（３０１，３０２）の用途を説明する。駆動回路３００は、ＤＣ／ＤＣコンバータに用いることができる。図１１は、ＤＣ／ＤＣコンバータ５００のコントローラ４００の回路図である。ＤＣ／ＤＣコンバータ５００は同期整流型の降圧（Ｂｕｃｋ）コンバータであり、コントローラ４００に加えて、キャパシタＣ１，Ｃ２およびインダクタＬ１を備える。
コントローラ４００は、ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬ、パルス変調器４１０、ローサイド駆動回路４２０および駆動回路（ハイサイド駆動回路）３００を備える。パルス変調器４１０は、ＤＣ／ＤＣコンバータ５００の出力（出力電圧あるいは出力電流、あるいは負荷の状態）が目標に近づくようにパルス信号ＨＩＮ，ＬＩＮを生成する。たとえばパルス変調器４１０は、出力電圧ＶＯＵＴを目標電圧ＶＲＥＦに近づけてもよいし（定電圧制御）、出力電流ＩＯＵＴを目標電流ＩＲＥＦに近づけてもよい（定電流制御）。
ハイサイド駆動回路３００は、パルス信号ＨＩＮにもとづいてＮチャンネルまたはＮＰＮ型のハイサイドトランジスタＭＨを駆動する。またローサイド駆動回路４２０は、パルス信号ＬＩＮにもとづいてローサイドトランジスタＭＬを駆動する。
駆動回路３００は、インバータ装置に用いることができる。図１２は、駆動回路３００を備えるインバータ装置６００の回路図である。インバータ装置６００は、三相インバータ６１０と、Ｕ相、Ｖ相、Ｗ相の駆動回路６２０Ｕ，６２０Ｖ，６２０Ｗを備える。三相インバータ６１０は、ハイサイドトランジスタＭＨＵ，ＭＨＶ，ＭＨＷと、ローサイドトランジスタＭＬＵ，ＭＬＶ，ＭＬＷを有する。駆動回路６２０＃（＃＝Ｕ，Ｖ，Ｗ）は、ハイサイド駆動回路３００とローサイド駆動回路６３０を含む。
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
（第１変形例）
実施の形態ではハイサイドトランジスタＭＨをＮチャンネルＭＯＳＦＥＴとして説明したが、ＮＰＮ型バイポーラトランジスタであってもよいし、ＩＧＢＴであってもよい。この場合、ゲート、ソース、ドレインを、ベース、エミッタ、ドレインと読み替えればよい。
（第２変形例）
実施の形態では、ハイサイドトランジスタＭＨが駆動回路３００と同じＩＣに集積化される場合を説明したがその限りでなく、ハイサイドトランジスタＭＨは、ディスクリート部品であってもよい。
（第３変形例）
図１１のＤＣ／ＤＣコンバータ５００において、ローサイドトランジスタＭＬをダイオードに置換してもよい。またＤＣ／ＤＣコンバータ５００のトポロジーは降圧型に限定されず、ハイサイドトランジスタを備える他の形式であってもよい。
（第４変形例）
スイッチング回路１００の用途は、ＤＣ／ＤＣコンバータやインバータ装置に限定されない。たとえばスイッチング回路１００は、双方向コンバータ、バッテリの充電回路、オーディオ用のＤ級アンプにも適用可能である。
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
１００ スイッチング回路
ＭＨ ハイサイドトランジスタ
ＭＬ ローサイドトランジスタ
３００，３０１，３０２ 駆動回路
３１０ バッファ
３２０ レベルシフト回路
３３０ 差動変換回路
３３２ 出力段
３３４ ロジック回路
３４０ ラッチ回路
３５０ アシスト回路
３５２ パルス発生器
Ｍ２１ 第１トランジスタ
Ｍ２２ 第２トランジスタ
Ｍ２３ 第３トランジスタ
Ｍ２４ 第４トランジスタ
３５４ 第１カレントミラー回路
３５６ 第２カレントミラー回路
３７０ エッジ検出回路
Ｍ１１ 第５トランジスタ
Ｍ１２ 第６トランジスタ
Ｍ１３ 第７トランジスタ
Ｍ１４ 第８トランジスタ
Ｍ３１ 第９トランジスタ
Ｍ３２ 第１０トランジスタ
Ｍ３３ 第１１トランジスタ
Ｍ３４ 第１２トランジスタ
４００ コントローラ
４１０ パルス変調器
４２０ ローサイド駆動回路
５００ ＤＣ／ＤＣコンバータ

Claims (13)

  1. ＮチャンネルまたはＮＰＮ型のハイサイドトランジスタの駆動回路であって、
    入力信号をレベルシフトするレベルシフト回路と、
    前記レベルシフト回路の出力に応じて、前記ハイサイドトランジスタを駆動するバッファと、
    を備え、
    前記レベルシフト回路は、
    前記入力信号を差動信号に変換するオープンドレイン型の差動変換回路と、
    前記差動変換回路の差動出力をトリガとして状態遷移するラッチ回路と、
    前記ラッチ回路に、前記入力信号と同期してアシスト電流を注入するアシスト回路と、
    を含み、
    前記アシスト回路は、
    前記入力信号のポジエッジから所定時間、アサートされる第１パルス信号と、前記入力信号のネガエッジから所定時間、アサートされる第２パルス信号と、を発生するパルス発生器と、
    前記第１パルス信号をゲートに受けるＮチャンネルの第１トランジスタと、
    ブートストラップラインと接続され、前記第１トランジスタの電流を折り返す第１カレントミラー回路と、
    前記第２パルス信号をゲートに受けるＮチャンネルの第２トランジスタと、
    前記ブートストラップラインと接続され、前記第２トランジスタの電流を折り返す第２カレントミラー回路と、
    前記第１トランジスタと前記第１カレントミラー回路の間に挿入される高耐圧の第３トランジスタと、
    前記第２トランジスタと前記第２カレントミラー回路の間に挿入される高耐圧の第４トランジスタと、
    を含むことを特徴とする駆動回路。
  2. ＮチャンネルまたはＮＰＮ型のハイサイドトランジスタの駆動回路であって、
    入力信号をレベルシフトするレベルシフト回路と、
    前記レベルシフト回路の出力に応じて、前記ハイサイドトランジスタを駆動するバッファと、
    を備え、
    前記レベルシフト回路は、
    前記入力信号を差動信号に変換するオープンドレイン型の差動変換回路と、
    前記差動変換回路の差動出力をトリガとして状態遷移するラッチ回路と、
    前記ラッチ回路に、前記入力信号と同期してアシスト電流を注入するアシスト回路と、
    を含み、
    前記アシスト回路は、
    前記入力信号のポジエッジから所定時間、アサートされる第１パルス信号と、前記入力信号のネガエッジから所定時間、アサートされる第２パルス信号と、を発生するパルス発生器と、
    前記第１パルス信号をゲートに受けるＮチャンネルの第１トランジスタと、
    ブートストラップラインと接続され、前記第１トランジスタの電流を折り返す第１カレントミラー回路と、
    前記第２パルス信号をゲートに受けるＮチャンネルの第２トランジスタと、
    前記ブートストラップラインと接続され、前記第２トランジスタの電流を折り返す第２カレントミラー回路と、
    を含み、
    前記第１トランジスタおよび前記第２トランジスタは高耐圧トランジスタであり、前記第１カレントミラー回路、前記第２カレントミラー回路と直接接続されることを特徴とする駆動回路。
  3. 前記アシスト回路は、
    前記第１カレントミラー回路の入力ノードとスイッチングラインの間に設けられる第１ダイオードと、
    前記第２カレントミラー回路の入力ノードと前記スイッチングラインの間に設けられる第２ダイオードと、
    をさらに含むことを特徴とする請求項１または２に記載の駆動回路。
  4. ＮチャンネルまたはＮＰＮ型のハイサイドトランジスタの駆動回路であって、
    入力信号をレベルシフトするレベルシフト回路と、
    前記レベルシフト回路の出力に応じて、前記ハイサイドトランジスタを駆動するバッファと、
    を備え、
    前記レベルシフト回路は、
    前記入力信号を差動信号に変換するオープンドレイン型の差動変換回路と、
    前記差動変換回路の差動出力をトリガとして状態遷移するラッチ回路と、
    前記ラッチ回路に、前記入力信号と同期してアシスト電流を注入するアシスト回路と、
    を含み、
    前記アシスト回路は、
    前記入力信号のポジエッジから所定時間、アサートされる第１パルス信号と、前記入力信号のネガエッジから所定時間、アサートされる第２パルス信号と、を発生するパルス発生器と、
    前記第１パルス信号をゲートに受けるＮチャンネルの第１トランジスタと、
    ブートストラップラインと接続され、前記第１トランジスタの電流を折り返す第１カレントミラー回路と、
    前記第２パルス信号をゲートに受けるＮチャンネルの第２トランジスタと、
    前記ブートストラップラインと接続され、前記第２トランジスタの電流を折り返す第２カレントミラー回路と、
    前記第１カレントミラー回路の入力ノードとスイッチングラインの間に設けられる第１ダイオードと、
    前記第２カレントミラー回路の入力ノードと前記スイッチングラインの間に設けられる第２ダイオードと、
    を含むことを特徴とする駆動回路。
  5. 前記差動変換回路は、
    前記入力信号に応じた相補的な第１信号と第２信号を生成するロジック回路と、
    前記第１信号をゲートに受ける高耐圧のＮチャンネルの第５トランジスタと、
    前記第２信号をゲートに受ける高耐圧のＮチャンネルの第６トランジスタと、
    を含むことを特徴とする請求項１から４のいずれかに記載の駆動回路。
  6. 前記差動変換回路は、
    前記入力信号に応じた相補的な第１信号と第２信号を生成するロジック回路と、
    前記第１信号をゲートに受けるＮチャンネルの第５トランジスタと、
    前記第２信号をゲートに受けるＮチャンネルの第６トランジスタと、
    ソースが前記第５トランジスタのドレインと接続され、ドレインが前記ラッチ回路と接続される高耐圧のＮチャンネルの第７トランジスタと、
    ソースが前記第６トランジスタのドレインと接続され、ドレインが前記ラッチ回路と接続される高耐圧のＮチャンネルの第８トランジスタと、
    を含むことを特徴とする請求項１から５のいずれかに記載の駆動回路。
  7. 前記ラッチ回路は、
    それぞれのソースがブートストラップラインと接続され、ゲートとドレインがクロスカップルされたＰチャンネルの第９トランジスタおよび第１０トランジスタと、
    ゲートがスイッチングラインと接続され、ソースが前記第９トランジスタのドレインと接続される高耐圧の第１１トランジスタと、
    ゲートが前記スイッチングラインと接続され、ソースが前記第１０トランジスタのドレインと接続される高耐圧の第１２トランジスタと、
    を含むことを特徴とする請求項１から６のいずれかに記載の駆動回路。
  8. 前記ラッチ回路の後段に設けられるレベルシフタ兼ラッチ回路をさらに備え、
    前記レベルシフタ兼ラッチ回路は、
    ソースが前記ブートストラップラインと接続され、ゲートが前記第９トランジスタのドレインと接続されたＰチャンネルの第１３トランジスタと、
    ソースが前記ブートストラップラインと接続され、ゲートが前記第１０トランジスタのドレインと接続されたＰチャンネルの第１４トランジスタと、
    ドレインが前記第１３トランジスタのドレインと接続され、ゲートが前記第９トランジスタのドレインと接続されたＮチャンネルの第１５トランジスタと、
    ドレインが前記第１４トランジスタのドレインと接続され、ゲートが前記第１０トランジスタのドレインと接続されたＮチャンネルの第１６トランジスタと、
    ドレインが前記第１５トランジスタのソースと接続され、ゲートが前記第１４トランジスタのドレインと接続され、ソースが前記スイッチングラインと接続されたＮチャンネルの第１７トランジスタと、
    ドレインが前記第１６トランジスタのソースと接続され、ゲートが前記第１３トランジスタのドレインと接続され、ソースが前記スイッチングラインと接続されたＮチャンネルの第１８トランジスタと、
    を含むことを特徴とする請求項７に記載の駆動回路。
  9. ＮチャンネルまたはＮＰＮ型のハイサイドトランジスタの駆動回路であって、
    入力信号をレベルシフトするレベルシフト回路と、
    前記レベルシフト回路の出力に応じて、前記ハイサイドトランジスタを駆動するバッファと、
    を備え、
    前記レベルシフト回路は、
    前記入力信号を差動信号に変換するオープンドレイン型の差動変換回路と、
    前記差動変換回路の差動出力をトリガとして状態遷移するラッチ回路と、
    前記ラッチ回路に、前記入力信号と同期してアシスト電流を注入するアシスト回路と、
    を含み、
    前記ラッチ回路は、
    それぞれのソースがブートストラップラインと接続され、ゲートとドレインがクロスカップルされたＰチャンネルの第９トランジスタおよび第１０トランジスタと、
    ゲートがスイッチングラインと接続され、ソースが前記第９トランジスタのドレインと接続される高耐圧の第１１トランジスタと、
    ゲートが前記スイッチングラインと接続され、ソースが前記第１０トランジスタのドレインと接続される高耐圧の第１２トランジスタと、
    を含み、
    前記ラッチ回路の後段に設けられるレベルシフタ兼ラッチ回路をさらに備え、
    前記レベルシフタ兼ラッチ回路は、
    ソースが前記ブートストラップラインと接続され、ゲートが前記第９トランジスタのドレインと接続されたＰチャンネルの第１３トランジスタと、
    ソースが前記ブートストラップラインと接続され、ゲートが前記第１０トランジスタのドレインと接続されたＰチャンネルの第１４トランジスタと、
    ドレインが前記第１３トランジスタのドレインと接続され、ゲートが前記第９トランジスタのドレインと接続されたＮチャンネルの第１５トランジスタと、
    ドレインが前記第１４トランジスタのドレインと接続され、ゲートが前記第１０トランジスタのドレインと接続されたＮチャンネルの第１６トランジスタと、
    ドレインが前記第１５トランジスタのソースと接続され、ゲートが前記第１４トランジスタのドレインと接続され、ソースが前記スイッチングラインと接続されたＮチャンネルの第１７トランジスタと、
    ドレインが前記第１６トランジスタのソースと接続され、ゲートが前記第１３トランジスタのドレインと接続され、ソースが前記スイッチングラインと接続されたＮチャンネルの第１８トランジスタと、
    を含むことを特徴とする駆動回路。
  10. 前記第１１トランジスタおよび前記第１２トランジスタそれぞれのゲートと、前記スイッチングラインの間に設けられた抵抗をさらに備えることを特徴とする請求項７から９のいずれかに記載の駆動回路。
  11. 前記アシスト回路は、
    前記入力信号のポジエッジから所定時間、アサートされる第１パルス信号と、前記入力信号のネガエッジから所定時間、アサートされる第２パルス信号と、を発生するパルス発生器と、
    前記第１パルス信号のアサートに応答して、第１アシスト電流を生成する第１電流源と、
    前記第２パルス信号のアサートに応答して、第２アシスト電流を生成する第２電流源と、
    を含むことを特徴とする請求項５から１０のいずれかに記載の駆動回路。
  12. 入力ラインとスイッチングラインの間に設けられるハイサイドトランジスタと、
    前記スイッチングラインと接地ラインの間に設けられるローサイドトランジスタと、
    前記ハイサイドトランジスタを駆動する請求項１から１１のいずれかに記載の駆動回路と、
    を備えることを特徴とするスイッチング回路。
  13. ＮチャンネルまたはＮＰＮ型のハイサイドトランジスタを有するＤＣ／ＤＣコンバータのコントローラであって、
    前記ＤＣ／ＤＣコンバータの出力電圧が所定の目標電圧に近づくように、または前記ＤＣ／ＤＣコンバータの出力電流が所定の目標電流に近づくように、パルス信号を変調するパルス変調器と、
    前記パルス信号を前記入力信号として受け、前記パルス信号にもとづいて前記ハイサイドトランジスタを駆動する請求項１から１２のいずれかに記載の駆動回路と、
    を備えることを特徴とするコントローラ。
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