JP4816500B2

JP4816500B2 - 半導体装置

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Publication number: JP4816500B2
Application number: JP2007044072A
Authority: JP
Inventors: 憲治堺; 良和田中
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2007-02-23
Filing date: 2007-02-23
Publication date: 2011-11-16
Anticipated expiration: 2027-02-23
Also published as: JP2008211337A

Description

本発明は、半導体装置に関し、特に高耐圧電力用集積回路におけるスイッチングデバイス駆動回路に関する。

図８に、従来の高耐圧電力用集積回路のスイッチングデバイス駆動回路の構成を示す。なお、図８に示す構成は、特開２００２−３５２９８９号公報に開示されている。

図８において、電源ＰＳの正極と負極（接地電位ＧＮＤ）との間に、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのスイッチングデバイス１２および１３がトーテムポール接続され、ハーフブリッジ型インバータ回路を構成している。また、スイッチングデバイス１２および１３には、それぞれ、フリーホイールダイオードＤ１およびＤ２が逆並列接続されている。そして、スイッチングデバイス１２とスイッチングデバイス１３との接続点Ｎ１には負荷（モータなどの誘導性負荷）１４が接続される構成となっている。

図８において、スイッチングデバイス１２はスイッチングデバイス１３との接続点Ｎ１の電位を基準電位として、この基準電位と電源ＰＳが供給する電源電位との間でスイッチング動作するデバイスであり、高電位側スイッチングデバイスと呼称される。

また、スイッチングデバイス１３は接地電位を基準電位として、この基準電位と接続点Ｎ１の電位との間でスイッチング動作するデバイスであり、低電位側スイッチングデバイスと呼称される。

従って、図８に示すスイッチングデバイス駆動回路は、高電位側スイッチングデバイス駆動回路ＨＤと、低電位側スイッチングデバイス駆動回路ＬＤとに区別される。

高電位側スイッチングデバイス駆動回路ＨＤは、この駆動回路の電源となる高電位側電源１０の正極と負極との間に直列接続されたＮＭＯＳトランジスタ２４および２５を有し、ＮＭＯＳトランジスタ２４および２５を相補的にオン、オフさせることでスイッチングデバイス１２をスイッチングする回路である。なお、高電位側電源１０の負極は接続点Ｎ１に接続されている。また、ＮＭＯＳトランジスタ２４および２５の接続点の電圧を高電位側出力電圧ＨＯとする。

また、ＮＭＯＳトランジスタ２４および２５は、外部に設けられたマイクロコンピュータなどから与えられる、接地電位を基準として発生されたＨレベルとＬレベルを持つデジタルの入力信号Ｓ１によって駆動される。高電位側スイッチングデバイス駆動回路ＨＤは前記入力信号Ｓ１と、論理否定ゲート３によって生成された入力信号Ｓ１の反転信号がパルス発生回路１５に入力される。前記パルス発生回路１５は、前記入力信号Ｓ１の立ち上がりに応答して１つのパルスを有する第１のパルス状信号を発生させる第１のワンショットパルス発生回路１５１と、前記入力信号の立ち下がりに応答して１つのパルスを有する第２のパルス状信号を発生させる第２のワンショットパルス発生回路１５２を有する。

さらに、高電位側スイッチングデバイス駆動回路ＨＤは、一定周期のクロック信号を発生するクロック信号発生回路１６と、前記入力信号Ｓ１に基づき、前記クロック信号を第１及び第２の反復パルス信号として分配する反復パルス分配回路１７を有する。

前記第１のパルス状信号と前記第１の反復パルス信号との論理和をとった第３の反復パルス信号と、同じく前記第２のパルス状信号と前記第２の反復パルス信号との論理和をとった第４の反復パルス信号はそれぞれ、レベルシフトトランジスタである高耐圧Ｎチャネル電界効果トランジスタ（ＨＮＭＯＳトランジスタと呼称する）４および５のゲート電極に入力される。

ＨＮＭＯＳトランジスタ４および５のドレイン電極はそれぞれレベルシフト抵抗２９および３０の一方端に接続されるとともに、論理否定ゲート６および７の入力にも接続される。

そして、論理否定ゲート６および７の出力はフィルタ回路８の入力に接続され、フィルタ回路８の出力はＳＲラッチ回路回路９のセット端子Ｓおよびリセット端子Ｒに接続されている。ここで、フィルタ回路８の一構成例を図９に示す。フィルタ回路８はＳＲラッチ回路９の誤動作を防止するための回路であり、セット端子Ｓおよびリセット端子ＳがともにＨとなる信号を除去するように論理ゲートで構成されている。

ＳＲラッチ回路９のＱ出力はＮＭＯＳトランジスタ２４のゲート電極に接続されるとともに、論理否定ゲート２３の入力にも接続され、論理否定ゲート２３の出力はＮＭＯＳトランジスタ２５のゲート電極に接続されている。

なお、レベルシフト抵抗２９および３０の他方端はＮＭＯＳトランジスタ２４のドレイン電極側、すなわち高電位側フローティング電源１０の正極（この電位をＶＢ電位と呼称）に接続されている。また、ＮＭＯＳトランジスタ２４のソース電極、すなわち高電位側フローティング電源１０の負極（この電位をＶＳ電位と呼称）は、ダイオード２１および２２のアノードに接続され、ダイオード２１および２２のカソードはそれぞれＨＮＭＯＳトランジスタ４および５のドレイン電極に接続されている。

また、低電位側スイッチングデバイス駆動回路ＬＤは、当該駆動回路の電源となる低電位側電源１１の正極（この電位をＶＣＣと呼称）と負極（接地電位）との間に直列に接続されたＮＭＯＳトランジスタ２７および２８を有し、ＮＭＯＳトランジスタ２７および２８を相補的にオン、オフさせることでスイッチングデバイス１３をスイッチングする回路である。ここで、ＮＭＯＳトランジスタ２７および２８の接続点の電圧を低電位側出力電圧ＬＯと呼称し、この低電位側出力電圧ＬＯの電圧変化が制御信号Ｓ７となって、スイッチングデバイス１３が制御される。なお、ＮＭＯＳトランジスタ２７は、外部から与えられる入力信号Ｓ０によって制御され、ＮＭＯＳトランジスタ２８は、入力信号Ｓ０をインバータ回路２６で反転した信号によって制御されるように構成されている。

次に、図１０に示すタイミングチャートを用いて、高耐圧電力用集積回路のスイッチングデバイス駆動回路の動作について説明する。

図１０において、外部から与えられる入力信号Ｓ１のＨレベルが高電位側スイッチングデバイス１２をオンさせるオン指令を意味し、前記入力信号Ｓ１のＬレベルが高電位側スイッチングデバイス１２をオフさせるオフ指令を意味するものとする。

クロック信号発生回路１６は自励発振であるため、入力信号Ｓ１とは非同期の反復パルスＳ１０を出力する。反復パルスＳ１０は次段の反復パルス分配回路１７に入力され、反復パルス分配回路１７は入力信号Ｓ１がＨレベル、すなわちオン指令を出力している期間は第１の反復パルス信号Ｓ１２のような反復パルス列を出力し、第２の反復パルス信号Ｓ１３はＬレベルに固定される。一方、入力信号Ｓ１がＬレベル、すなわちオフ指令を出力している期間は第２の反復パルス信号Ｓ１３のような反復パルス列を出力し、第１の反復パルス信号Ｓ１２はＬレベルに固定される。

また、入力信号Ｓ１の立ち上がりに同期して、第１のワンショットパルス発生回路１５１から第１のパルス状信号Ｓ２２のような単一のパルスが出力される。同様に入力信号Ｓ１の立ち下がりに同期して、第２のワンショットパルス発生回路から第２のパルス状信号Ｓ２３のような単一のパルスが出力される。

そして、前記第１のパルス状信号Ｓ２２と前記第１の反復パルス信号Ｓ１２の論理和をとった信号である第３の反復パルス信号Ｓ２が、論理和ゲート３１からオン信号としてＨＮＭＯＳトランジスタ４のゲート電極に入力され、ＨＮＭＯＳトランジスタ４を駆動する。同様に、前記第２のパルス状信号Ｓ２３と前記第２の反復パルス信号Ｓ１３の論理和をとった信号である第４の反復パルス信号Ｓ３が、論理和ゲート３２からオフ信号としてＨＮＭＯＳトランジスタ５のゲート電極に入力され、ＨＮＭＯＳトランジスタ５を駆動する。

なお、第１のワンショットパルス発生回路１５１の出力信号である第１のパルス状信号Ｓ２２のパルスの立ち上がりは入力信号Ｓ１に同期して与えられる。そのため出力信号Ｓ２２と出力信号Ｓ１２との論理和となる第３の反復パルス信号Ｓ２（オン信号）は、入力信号Ｓ１の各周期において、最初のパルスの立ち上がりが必ず入力信号Ｓ１の立ち上がりに同期している。同様に、第２のワンショットパルス発生回路１５２の出力信号である第２のパルス状信号Ｓ２３のパルスの立ち上がりは、入力信号Ｓ１に同期して与えられる。そのため出力信号Ｓ２３と出力信号Ｓ１３との論理和となる第４の反復パルス信号Ｓ３（オフ信号）は、入力信号Ｓ１の各周期において、最初のパルスの立ち上がりが必ず入力信号Ｓ１の立ち下がりに同期している。

ＨＮＭＯＳトランジスタ４のドレイン端子の電圧信号Ｓ２１は、第３の反復パルス信号Ｓ２がＨレベルの間はＨＮＭＯＳトランジスタ４がオンしレベルシフト抵抗２９にて電圧降下が発生するので、Ｌレベルになる。さらにこのＨＮＭＯＳトランジスタ４のドレイン端子の電圧信号Ｓ２１は次段の論理否定ゲート６によって波形成形され、第１のレベルシフト済み反復信号であるレベルシフト済みオン信号Ｓ４となる。同様に、ＨＮＭＯＳトランジスタ５のドレイン端子の電圧信号Ｓ３１は、第４の反復パルス信号Ｓ３がＨレベルの間はＨＮＭＯＳトランジスタ５がオンしレベルシフト抵抗３０にて電圧降下が発生するので、Ｌレベルになる。さらにこのＨＮＭＯＳトランジスタ５のドレイン端子の電圧信号Ｓ３１は次段の論理否定ゲート７によって波形成形され、第２のレベルシフト済み反復信号であるレベルシフト済みオフ信号Ｓ５となる。

前記レベルシフト済みオン信号Ｓ４およびレベルシフト済みオフ信号Ｓ５はともに次段のフィルタ回路８に入力される。レベルシフト済みオン信号Ｓ４、レベルシフト済みオフ信号Ｓ５が同時にＨレベルとならない場合はそのまま素通りさせ、セット信号Ｓ４１、リセット信号Ｓ５１として次段のＳＲラッチ回路９のセット端子Ｓ、リセット端子Ｒのそれぞれに入力される。

ＳＲラッチ回路９は、セット信号Ｓ４１＝Ｈレベル、リセット信号Ｓ５１＝Ｌレベルの時セットされ、Ｑ出力Ｓ８＝Ｈレベルとなる。その後、セット信号Ｓ４１＝Ｌレベル、リセット信号Ｓ５１＝ＬレベルとなってもＳＲラッチ回路９はＱ出力を保持するため、Ｑ出力Ｓ８＝Ｈレベルを維持する。同様に、ＳＲラッチ回路９は、セット信号Ｓ４１＝Ｌレベル、リセット信号Ｓ５１＝Ｈレベルの時リセットされ、Ｑ出力Ｓ８＝Ｌレベルとなる。その後、セット信号Ｓ４１＝Ｌレベル、リセット信号Ｓ５１＝ＬレベルとなってもＳＲラッチ回路９はＱ出力を保持するため、Ｑ出力Ｓ８＝Ｌレベルを維持する。

なお、ＮＭＯＳトランジスタ２４および２５を相補的にオン、オフさせることで得られる、スイッチングデバイス１２の制御信号ＨＯも、Ｓ８と同様の信号となる。すなわち、外部からの入力信号Ｓ１が高電位側出力信号ＨＯとして復調されたことになる。

以上により、従来例の高耐圧電力用集積回路においては、入力信号Ｓ１に同期した高電位側出力信号ＨＯを得るとともに、入力信号Ｓ１が定常状態の場合に発生したｄＶ／ｄｔによる誤動作からの速やかな復帰が可能となっている。

特開２００２−３５２９８９

しかしながら、前記従来の高耐圧電力用集積回路においては、スイッチングデバイス１２および１３のオン、オフに伴いＶＳ電位、ＶＢ電位が過渡的に変遷する場合に新たな不具合が発生することが判明した。以下図１０に示した従来の高耐圧電力用集積回路のスイッチングデバイス駆動回路の動作を説明するタイミングチャート、図１１に示すレベルシフト回路の回路構成、および図１２に示す従来の高耐圧電力用集積回路のスイッチングデバイス駆動回路における不具合発生時のタイミングチャートにより説明する。

一例として、スイッチングデバイス１２がオンしている状態からオフした状態になったときを考える。図８に示す負荷１４は一般にモータなどのＬ負荷であるので、スイッチングデバイス１２がオフしたときに、今まで接続点Ｎ１→負荷１４→接地電位へと流れていた電流を流しつづけようとする働きがある。

つまり、接地電位→フリーホイールダイオードＤ２→負荷１４→接地電位といった経路で電流が流れるため、フリーホイールダイオードＤ２がオンし接続点Ｎ１の電位は、接地電位よりフリーホイールダイオードＤ２の順方向電圧分だけ低い電位に向かって低下する。

一方高耐圧電力用集積回路のＶＳ電位、ＶＢ電位についても接続点Ｎ１同様に低下する。ＶＳ電位は接続点Ｎ１に接続されているため接続点Ｎ１の電位と同様に低下する。ＶＢ電位はＶＳ電位より高圧側フローティング電源１０の電圧分だけ高い電位を保ちながら、ＶＳ電位と共に低下する。

しかし、ＶＳ電位は高耐圧電力用集積回路と接続点Ｎ１間における配線のＬ成分の影響などにより、接地電位（ＧＮＤ）よりも低い電位、すなわち負電位まで過渡的に低下する場合がある。ＶＳ電位が接地電位よりも高圧側フローティング電源１０の電位差以下に低下した場合、ＶＳ電位のみならずＶＢ電位までもが負電位に低下することになる。

このとき、高耐圧電力用集積回路内部、特にＨＮＭＯＳトランジスタおよびレベルシフト抵抗周辺について考察する。ＨＮＭＯＳトランジスタ４，５のソース−ドレイン間にはソース側をアノード、ドレイン側をカソードとした寄生ダイオード４１、５１が存在する。ＶＢ電位が接地電位よりも低くなり、寄生ダイオードが順方向にバイアスされると、順方向電流Ｉｄが接地電位→寄生ダイオード４１、５１→レベルシフト抵抗２９、３０→ＶＢ電位となる高圧側フローティング電源１０の正極側といった経路で流れる。

次にＶＳ電位、ＶＢ電位の過渡的な負電位への変遷が終り、ＶＢ電位が接地電位より高くなるときを考える。ＶＢ電位が接地電位より高くなるので、前記寄生ダイオード４１、５１には逆バイアスが印加される。通常であれば、寄生ダイオードに逆バイアス電圧を印加しても逆方向電流は流れることはないが、直前まで寄生ダイオードには順方向電流が流れていたため、逆バイアス電圧が印加されるとリカバリー電流Ｉｒｒがカソード→アノード方向に流れてしまう。

前記リカバリー電流Ｉｒｒは、ＶＢ電位となる高圧側フローティング電源１０の正極側→レベルシフト抵抗２９、３０→寄生ダイオード４１、５１→接地電位という経路で流れるため、レベルシフト抵抗に電圧降下が発生し、あたかもＨＮＭＯＳトランジスタがオンしたかのように誤信号として伝達される。

ここで、前記リカバリー電流Ｉｒｒは、ＨＮＭＯＳトランジスタ４，５のそれぞれの寄生ダイオード４１、５１に同じように流れるため、誤信号は電圧信号Ｓ２１、電圧信号Ｓ３１に同時に発生する。すなわち、前述の通りフィルタ回路８によってこの誤信号は除去されるため、ＳＲラッチ回路９には伝達されず問題にはならない。

ところが、従来例で説明したような、第１の反復パルス信号Ｓ１２、または第２の反復パルス信号Ｓ１３が常にＨＮＭＯＳトランジスタ４、５のどちらかに入力されている場合は状況が異なってくる。

今考察しているのはスイッチングデバイス１２がオフしたとき、すなわち、外部からの入力信号Ｓ１がＨレベルからＬレベルに変化したときである。つまり、オン指令である第３の反復パルス信号Ｓ２はＬに固定され、オフ指令である第４の反復パルス信号Ｓ３のような反復パルス列が出力されている。

よって、ＶＢ電位が負電位となったタイミングで、ＨＮＭＯＳトランジスタ５がオンする場合が生じる。このとき、電流ＩｍはオンしているＨＮＭＯＳトランジスタ５のソース−ドレイン間を流れるため、寄生ダイオード５１には順方向電流が流れない。次にＶＢ電位が正電位に復帰したとき、第４の反復パルス信号Ｓ３がＬレベルになるタイミングであったとすると、ＨＮＭＯＳトランジスタ５には電流が流れず、また、寄生ダイオード５１にもリカバリー電流Ｉｒｒはほとんど流れないため、レベルシフト抵抗３０での電圧降下もほとんどない。

一方ＨＮＭＯＳトランジスタ４は常にオフしているので、前述のとおり、寄生ダイオード４１に順方向電流が流れ、次いでリカバリー電流が流れ、レベルシフト抵抗２９で電圧降下が発生する。すなわち、レベルシフト済みオン信号Ｓ４＝Ｈレベル、レベルシフト済みオフ信号Ｓ５＝Ｌレベルといったあたかも正常なオン指令であるような信号が発生するので、フィルタ回路８において除去できず、ＳＲラッチ回路８のＱ出力Ｓ８はＨレベルになり、結果入力信号Ｓ１の指令に反し、スイッチングデバイス１２がオンしてしまう。

第４の反復パルス信号Ｓ３がＨＮＭＯＳトランジスタ５に印加されているので、最長でも反復パルスの１周期の時間後にはスイッチングデバイス１２がオフし正常状態に復帰するが、最悪の場合、正常状態に復帰する際前述のメカニズムにより再度オンしてしまい、高電圧側出力信号ＨＯがオンとオフを繰り返す発振状態となってしまう。

以上の現象は、スイッチングデバイス１２がオフした際の不具合について説明したものであるが、スイッチングデバイス１２がオンする際にも同様の問題点が考えられる。すなわち、スイッチングデバイス１２がオンしＶＳ電位、ＶＢ電位が過渡的に上昇すると、ＨＮＭＯＳトランジスタ４、５のドレイン−ソース電極間に存在する寄生容量にドレイン→ソース方向に変位電流が流れる。この変位電流は、レベルシフト抵抗２９、３０において電圧降下を発生させ後段に誤信号として伝達されるが、ＨＮＭＯＳトランジスタ５がオンしている場合、前記変位電流の流れる量がＨＮＭＯＳトランジスタ４とＨＮＭＯＳトランジスタ５で異なる。そのため、後段のフィルタ回路８によって誤信号が的確に除去できずにスイッチングデバイス１２に誤動作を発生させる可能性がある。

この発明に係る半導体装置においては、直列に接続され、高電位の主電源電位と低電位の主電源電位との間に介挿された高電位側スイッチングデバイスおよび低電位側スイッチングデバイスの導通／非導通制御を行うものである。前記半導体装置は、前記高電位側スイッチングデバイスの導通／非導通を制御する制御部を含む高電位部と、前記低電位の主電源電位を基準として動作する低電位部に分けられる。前記低電位部にはクロック信号発生回路と、反復パルス分配回路と、第１および第２のワンショットパルス発生回路と、マスク信号発生回路を有する。また、低電位部と高電位部のインターフェースとしてレベルシフト回路を有している。前記クロック信号発生回路は一定周期のクロック信号を発生し、前記反復パルス分配回路は、外部から与えられる入力信号に基づいて、前記高電位側スイッチングデバイスの導通を示す第１状態および前記高電位側スイッチングデバイスの非導通を示す第２状態に対応して、前記クロック信号を第１および第２の反復パルス信号として分配する。また、前記第１のワンショットパルス発生回路は、前記入力信号が、前記第２状態から前記第１状態に遷移するのと同期し、１つのパルスを有する第１のパルス状信号を出力する。同様に前記第２のワンショットパルス発生回路は、前記入力信号が、前記第１状態から前記第２状態に遷移するのと同期し、１つのパルスを有する第２のパルス状信号を出力する。前記レベルシフト回路は、前記第１の反復パルス信号と前記第１のパルス状信号との論理和をとった第３の反復パルス信号および、前記第２の反復パルス信号と前記第２のパルス状信号との論理和をとった第４の反復パルス信号を、高電位側へとレベルシフトして、それぞれ第１および第２のレベルシフト済み反復信号を得る。また、前記マスク信号発生回路は、前記入力信号が、前記第２状態から前記第１状態に遷移した直後から、または前記第１状態から前記第２状態に遷移した直後から、一定期間前記第３および第４の反復パルス信号が前記レベルシフト回路へ伝達されないようにするためのマスク信号を出力する。前記高電位部に配設される前記制御部は、前記第１のレベルシフト済み反復信号に基づいて前記高電位側スイッチングデバイスを導通させ、前記第２のレベルシフト済み反復信号に基づいて前記高電位側スイッチングデバイスを非導通させる制御信号を出力する。

この発明は、高耐圧電力用集積回路が高電位側スイッチングデバイスの導通を示す第１状態から前記高電位側スイッチングデバイスの非導通を示す第２状態への遷移、または前記第２状態から前記第１状態への遷移に伴い発生する過渡的な電圧ノイズに曝された場合においても、２つのレベルシフト用高耐圧ＮＭＯＳのオン／オフ状態を必ず同一状態にすることで誤信号を的確に除去し、誤動作の発生を抑制することができる。

実施の形態１
図１は、この発明を実施するための実施の形態１における高耐圧電力用集積回路のスイッチングデバイス駆動回路を示す。図８に示した従来例の回路構成に、マスク信号発生回路１８、論理積ゲート３３、３４を追加した構成となっている。

図１において、電源ＰＳの正極と負極（接地電位ＧＮＤ）との間に、ＩＧＢＴなどのスイッチングデバイス１２および１３がトーテムポール接続され、ハーフブリッジ型インバータ回路を構成している。また、スイッチングデバイス１２および１３には、それぞれ、フリーホイールダイオードＤ１およびＤ２が逆並列接続されている。そして、スイッチングデバイス１２とスイッチングデバイス１３との接続点Ｎ１には負荷（モータなどの誘導性負荷）１４が接続される構成となっている。

図１において、スイッチングデバイス１２はスイッチングデバイス１３との接続点Ｎ１の電位を基準電位として、この基準電位と電源ＰＳが供給する電源電位との間でスイッチング動作するデバイスであり、高電位側スイッチングデバイスと呼称される。

従って、図１に示すスイッチングデバイス駆動回路は、高電位側スイッチングデバイス駆動回路ＨＤと、低電位側スイッチングデバイス駆動回路ＬＤとに区別される。

前記第１のパルス状信号Ｓ２２と前記第１の反復パルス信号Ｓ１２は論理和ゲート３１に入力され、前記論理和ゲート３１の出力は第３の反復パルス信号Ｓ２となる。同じく前記第２のパルス状信号Ｓ２３と前記第２の反復パルス信号Ｓ１３は論理和ゲート３２に入力され、前記論理和ゲート３２の出力は第４の反復パルス信号Ｓ３となる。

また、高電位側スイッチングデバイス駆動回路ＨＤは、マスク信号発生回路１８を有する。前記マスク信号発生回路１８には、前記第１のパルス状信号Ｓ２２および前記第２のパルス状信号Ｓ２２が入力される。前記マスク信号発生回路１８から出力される第１のマスク信号Ｓ３２は前記第３の反復パルス信号Ｓ２と共に論理積ゲート３３に入力され、同様に前記マスク信号発生回路１８から出力される第２のマスク信号Ｓ３３は前記第４の反復パルス信号Ｓ３と共に論理積ゲート３４に入力される。前記論理積ゲート３３の出力である第５の反復パルス信号Ｓ４２および前記論理積ゲート３４の出力である第６の反復パルス信号Ｓ４３は、それぞれＨＮＭＯＳトランジスタ４および５のゲート電極に入力される。

ここで、図２に基づいて前記マスク信号発生回路１８の構成の一例について説明する。図２に示すようにマスク信号発生回路１８は第３、第４のワンショットパルス発生回路１８１、１８２を有している。この第３、第４ワンショットパルス発生回路１８１、１８２は前述の第１、第２のワンショットパルス発生回路１５１、１５２と同一の回路構成である。前記第１のパルス状信号Ｓ２２は論理否定ゲート１８３を介して第３のワンショットパルス発生回路１８１に入力され、さらに第３のワンショットパルス発生回路１８１の出力は論理ゲート１８４を介して第１のマスク信号Ｓ３２として出力される。同様に、前記第２のパルス状信号Ｓ２３は論理否定ゲート１８５を介して第４のワンショットパルス発生回路１８２に入力され、さらに第４のワンショットパルス発生回路１８２の出力は論理ゲート１８６を介して第２のマスク信号Ｓ３３として出力される。

さらに、前記第１のマスク信号Ｓ３２は前記第３の反復パルス信号と共に論理積ゲート３３に入力され、前記論理積ゲート３３の出力信号Ｓ４２（オン指令）がＨＮＭＯＳトランジスタ４のゲート電極に入力され、ＨＮＭＯＳトランジスタ４を駆動する。同様に前記第２のマスク信号Ｓ３３は前記第４の反復パルス信号と共に論理積ゲート３４に入力され、前記論理積ゲート３４の出力信号Ｓ４３（オフ指令）がＨＮＭＯＳトランジスタ５のゲート電極に入力され、ＨＮＭＯＳトランジスタ５を駆動する。

そして、論理否定ゲート６および７の出力Ｓ４、Ｓ５はフィルタ回路８の入力に接続され、フィルタ回路８の出力Ｓ４１、Ｓ５１はそれぞれＳＲラッチ回路回路９のセット端子Ｓおよびリセット端子Ｒに接続されている。ここで、フィルタ回路８の一構成例を図９に示す。フィルタ回路８はＳＲラッチ回路９の誤動作を防止するための回路であり、セット端子Ｓおよびリセット端子ＳがともにＨとなる信号を除去するように論理ゲートで構成されている。

ＳＲラッチ回路９のＱ出力Ｓ８はＮＭＯＳトランジスタ２４のゲート電極に接続されるとともに、論理否定ゲート２３の入力にも接続され、論理否定ゲート２３の出力はＮＭＯＳトランジスタ２５のゲート電極に接続されている。

なお、レベルシフト抵抗２９および３０の他方端はＮＭＯＳトランジスタ２４のドレイン電極側、すなわち高電位側フローティング電源１０の正極（ＶＢ電位）に接続されている。また、ＮＭＯＳトランジスタ２４のソース電極、すなわち高電位側フローティング電源１０の負極（ＶＳ電位）は、ダイオード２１および２２のアノードに接続され、ダイオード２１および２２のカソードはそれぞれＨＮＭＯＳトランジスタ４および５のドレイン電極に接続されている。

また、低電位側スイッチングデバイス駆動回路ＬＤは、当該駆動回路の電源となる低電位側電源１１の正極（ＶＣＣ）と負極（接地電位）との間に直列に接続されたＮＭＯＳトランジスタ２７および２８を有し、ＮＭＯＳトランジスタ２７および２８を相補的にオン、オフさせることでスイッチングデバイス１３をスイッチングする回路である。ここで、ＮＭＯＳトランジスタ２７および２８の接続点の電圧を低電位側出力電圧ＬＯと呼称し、この低電位側出力電圧ＬＯの電圧変化が制御信号Ｓ７となって、スイッチングデバイス１３が制御される。なお、ＮＭＯＳトランジスタ２７は、外部から与えられる入力信号Ｓ０によって制御され、ＮＭＯＳトランジスタ２８は、入力信号Ｓ０をインバータ回路２６で反転した信号によって制御されるように構成されている。

次に図３に示すタイミングチャートを用いて、本実施の形態１における高電位側スイッチングデバイス駆動回路ＨＤの動作について説明する。

図３において、外部から与えられる入力信号Ｓ１のＨレベルが高電位側スイッチングデバイス１２をオンさせるオン指令を意味し、前記入力信号のＬレベルが高電位側スイッチングデバイス１２をオフさせるオフ指令を意味するものとする。

ここで第１のパルス状信号Ｓ２２の立ち下がりに同期し、第１のマスク信号Ｓ３２としてＬレベルのパルス状信号を一定期間出力する。同様に第２のパルス状信号Ｓ２３の立ち下がりに同期し、第２のマスク信号Ｓ３３としてＬレベルのパルス状信号を一定期間出力する。

そして、パルス発生回路１５からの第１のパルス状信号Ｓ２２とパルス分配回路１７からの第１の反復パルス信号Ｓ１２の論理和をとった信号である第３の反復パルス信号Ｓ２が、論理和ゲート３１から出力される。さらに第３の反復パルス信号Ｓ２と前記第１のマスク信号Ｓ３２と論理積をとった出力信号Ｓ４２が、論理積ゲート３３からオン信号としてＨＮＭＯＳトランジスタ４のゲート電極に入力され、ＨＮＭＯＳトランジスタ４を駆動する。破線で示すパルスＰ１は論理積ゲート３３で遮断され、出力されない。同様に、パルス発生回路１５からの第２のパルス状信号Ｓ２３とパルス分配回路１７からの第２の反復パルス信号Ｓ１３の論理和をとった信号である第４の反復パルス信号Ｓ３が、論理和ゲート３２から出力される。さらに、第４の反復パルス信号Ｓ３と前記第２のマスク信号Ｓ３３と論理積をとった出力信号Ｓ４３が、論理積ゲート３４からオフ信号としてＨＮＭＯＳトランジスタ５のゲート電極に入力され、ＨＮＭＯＳトランジスタ５を駆動する。破線で示すパルスＰ２は論理積ゲート３４で遮断され、出力されない。

ここで、前記出力信号Ｓ４２（オン信号）および出力信号Ｓ４３（オフ信号）を見ると、オン信号、オフ信号の反復パルス列において最初のパルスが立ち下がった後から、前記第１、第２のマスク信号Ｓ３２、Ｓ３３のパルス幅の期間だけＬレベルとなっている。

すなわち、入力信号によるオフ指令からオン指令に遷移した際、あるいはオフ指令からオン指令に遷移した際の最初のパルスが発せられた後は、一定期間必ずＨＮＭＯＳトランジスタ４，５に入力される出力信号Ｓ４２（オン信号）、出力信号Ｓ４３（オフ信号）はともにＬレベルとなる。

これにより、高電位側スイッチングデバイスの導通、非導通に伴い、ＨＮＭＯＳトランジスタ４、５のドレイン−ソース間にｄＶ／ｄｔあるいは負電位が印加される際、ＨＮＭＯＳトランジスタ４、５はともにオフとなっているので、寄生容量に流れる変位電流、あるいは寄生ダイオードに流れるリカバリー電流はＨＮＭＯＳトランジスタ４、５で同時かつ同レベルとなる。

前記変位電流、リカバリー電流による誤信号は第１のレベルシフト済み反復信号であるレベルシフト済みオン信号Ｓ４および、第２のレベルシフト済み反復信号であるレベルシフト済みオフ信号Ｓ５に重畳されるが、前記のとおり誤信号はレベルシフト済みオン信号Ｓ４、レベルシフト済みオフ信号Ｓ５において同時に発生するため後段のフィルタ回路８で除去され、破線で示すパルスＱ１、Ｑ２はＳＲラッチ回路９に入力されるセット信号Ｓ４１、リセット信号Ｓ５１には現れない。

なお、ＮＭＯＳトランジスタ２４および２５を相補的にオン、オフさせることで得られる、スイッチングデバイス１２の制御信号ＨＯも、Ｓ８と同様の信号となる。すなわち、外部からの入力信号Ｓ１が高電位側出力制御信号ＨＯとして復調されたことになる。

以上により、本実施の形態１による高耐圧電力用集積回路においては、入力信号Ｓ１に同期した高電位側出力制御信号ＨＯを得るとともに、入力信号Ｓ１が定常状態の場合に発生したｄＶ／ｄｔによる誤動作からの速やかな復帰が可能となるのみならず、従来例で示した変位電流およびリカバリー電流による誤動作をも無くすことが出来、より信頼性の高い高耐圧電力用集積回路を提供することができる。

図４および図５により、実施の形態１の変形例について高耐圧電力用集積回路のスイッチングデバイス駆動回路の構成と動作を説明する。

図１に示した実施の形態１においては、第１のマスク信号Ｓ３２および第２のマスク信号Ｓ３３によって第３の反復パルス信号Ｓ２および第４の反復パルス信号Ｓ３をマスクするために、別途論理積ゲート３３および３４を必要としていた。

しかしながら、図４に示した変形例のように、第１のマスク信号Ｓ３２および第２のマスク信号Ｓ３３を反復パルス分配回路１７における論理積ゲート１７１、１７２に入力しても本発明の目的を実現することができる。なぜならば、本発明が解決しようとする問題点は、入力信号Ｓ１と非同期である第１、第２の反復パルス信号Ｓ１２、Ｓ１３が、高電位側スイッチングデバイスの導通直後、あるいは非導通直後にＨＮＭＯＳトランジスタ４、５に入力されるため発生するからである。

すなわち、反復パルス分配回路１７において、あらかじめ問題となる反復パルス（図５に破線で示したＰ３、Ｐ４）をマスクしても全く同じ効果を得ることが出来るばかりでなく、別途論理積ゲートを必要とすることもないので、高耐圧電力用集積回路の回路規模を縮小することが出来、低コスト化を実現する。

実施の形態２
図６は、この発明を実施するための実施の形態２における高耐圧電力用集積回路のスイッチングデバイス駆動回路を示す。なお、図６について、図１に示した実施の形態１とその変形例である図４に示した回路構成と同一の構成については同一の符号を付し、重複する説明は省略する。

図６において、入力信号Ｓ１がマスク信号発生回路１９に入力され、マスク信号発生回路１９から出力される第３のマスク信号Ｓ１９は、実施の形態１の変形例である図４に示す回路構成と同様に、反復パルス分配回路１７における論理積ゲート１７１および１７２に入力されている。

さらに、マスク信号発生回路１９は、２つの論理否定ゲート１９１、１９３と容量素子１９２で構成される遅延回路と、排他的論理和否定ゲート１９４にて構成される第５のワンショットパルス発生回路を備えている。入力信号Ｓ１は、前記排他的論理和否定１９４ゲートの一方の入力端子に入力されるとともに、論理否定ゲート１９１、１９３を介し前記排他的論理和否定ゲート１９４の他方の入力端子に入力される。また、前記容量素子１９２の一方の端子は、前記論理否定ゲート１９１の出力と前記論理否定ゲート１９２の入力の接続点に接続され、他方の端子は接地される。

上記の構成により、マスク信号発生回路１９の出力である第３のマスク信号Ｓ１９は、入力信号Ｓ１の立ち上がりに同期した一定期間Ｌレベルとなる第１のパルスと、入力信号Ｓ１の立ち下がりに同期した一定期間Ｌレベルとなる第２のパルスとして発生する。このため、上記第３のマスク信号Ｓ１９におけるＬレベル期間は、実施の形態１における第１、第２のマスク信号のＬレベルよりも長く（具体的には第１、第２のワンショットパルス発生回路の出力Ｓ２２、Ｓ２３のパルス幅だけ）設定する必要がある。

次に、図７に示すタイミングチャートを用いて、本実施の形態２における高耐圧電力用集積回路のスイッチングデバイス駆動回路の動作について説明する。同図に示したとおり、第３のマスク信号Ｓ１９は、入力信号Ｓ１の立ち上がり、立ち下がりに同期し、一定期間Ｌレベルとなるパルスを出力する。この第３のマスク信号により、入力信号がオン指令からオフ指令に遷移した直後、およびオフ指令からオン指令に遷移した直後から一定期間、第１の反復パルス信号Ｓ１２および第２の反復パルス信号Ｓ１３のＨＮＭＯＳトランジスタ４、５への伝達を遮断するので、破線で示したパルスＰ５及びＰ６は出力されない。これにより実施の形態１またはその変形例と同様の効果を得ることができる。すなわち、高電位側スイッチングデバイスの導通、非導通に伴いレベルシフト済みオン信号Ｓ４およびレベルシフト済みオフ信号Ｓ５に同時に誤信号が重畳するため、該誤信号はフィルタ回路８で除去される。よって、破線で示したパルスＱ５、Ｑ６は出力されることなく高電位側スイッチングデバイス１２の誤動作を防止できる。

以上により、本実施の形態２による高耐圧電力用集積回路のスイッチングデバイス駆動回路においては、より簡単な構成で、入力信号Ｓ１に同期した高圧側出力信号ＨＯを得るとともに、入力信号Ｓ１が定常状態の場合に発生したｄＶ／ｄｔによる誤動作からの速やかな復帰が可能となるのみならず、従来例で示した変位電流およびリカバリー電流による誤動作をも無くすことが出来、より信頼性の高い高耐圧電力用集積回路を提供することができる。

以上、本発明の具体的な実施の形態を説明したが、本発明はこれに限らず種々の改変が可能である。例えば、実施の形態１およびその変形例において、第２のマスク信号のみ生成する回路構成も本発明に含まれる。また、本発明の実施の形態はハーフブリッジ型インバータ回路の駆動回路について説明したが、例えばＨブリッジ型インバータ回路や三相フルブリッジ型インバータ回路の駆動回路に適用することも当業者にとっては容易に創到可能であるので、本発明の範囲に含まれる。

本発明の実施の形態１の構成を説明するブロック図である。本発明におけるマスク信号発生回路の一例を説明するブロック図である。本発明の実施の形態１の動作を説明するタイミングチャートである。本発明の実施の形態１の変形例の構成を説明するブロック図である。本発明の実施の形態１の変形例の動作を説明するタイミングチャートである。本発明の実施の形態２の構成を説明するブロック図である。本発明の実施の形態２の動作を説明するタイミングチャートである。従来の半導体装置の構成を説明するブロック図である。フィルタ回路の構成の一例を説明するブロック図である。従来の半導体装置の動作を説明するタイミングチャートである。従来の半導体装置の誤動作メカニズムを説明するブロック図である。従来の半導体装置の誤動作メカニズムを説明するタイミングチャートである。

符号の説明

１．レベルシフト回路１２．高電位側スイッチングデバイス
１６．クロック信号発生回路１７．反復パルス分配回路
１５．パルス発生回路１５１．第１のワンショットパルス発生回路
１５２．第２のワンショットパルス発生回路１８．マスク信号発生回路
１８１．第３のワンショットパルス発生回路
１８２．第４のワンショットパルス発生回路１９．第５のワンショットパルス発生回路
Ｓ１．入力信号Ｓ１１．第１の反復パルス信号Ｓ１２．第２の反復パルス信号
Ｓ２２．第１のパルス状信号Ｓ２３．第２のパルス状信号
Ｓ２．第３の反復パルス信号Ｓ３．第４の反復パルス信号
Ｓ３２．第１のマスク信号Ｓ３３．第２のマスク信号Ｓ１９．第３のマスク信号

Claims

直列に接続され、高電位の主電源電位と低電位の主電源電位との間に介挿された高電位側スイッチングデバイスおよび低電位側スイッチングデバイスの導通／非導通制御を行う半導体装置であって、
前記高電位側スイッチングデバイスの導通／非導通を制御する制御部を含む高電位部と、
前記低電位の主電源電位を基準として動作する低電位部に配設され、一定周期のクロック信号を発生するクロック信号発生回路と、
外部から与えられる入力信号に基づいて、前記高電位側スイッチングデバイスの導通を示す第１状態および前記高電位側スイッチングデバイスの非導通を示す第２状態に対応して、前記クロック信号を第１および第２の反復パルス信号として分配する反復パルス分配回路と、
前記入力信号が、前記第２状態から前記第１状態に遷移するのと同期し、１つのパルスを有する第１のパルス状信号を出力する第１のワンショットパルス発生回路と、
前記入力信号が、前記第１状態から前記第２状態に遷移するのと同期し、１つのパルスを有する第２のパルス状信号を出力する第２のワンショットパルス発生回路と、
前記第１の反復パルス信号と前記第１のパルス状信号との論理和を取った第３の反復パルス信号および、前記第２の反復パルス信号と前記第２のパルス状信号との論理和を取った第４の反復パルス信号を、前記高電位部へとレベルシフトして、それぞれ第１および第２のレベルシフト済み反復信号を得るレベルシフト回路と、
前記入力信号が、前記第２状態から前記第１状態に遷移した直後から、または前記第１状態から前記第２状態に遷移した直後から、一定期間前記第３および第４の反復パルス信号が前記レベルシフト回路へ伝達されないようにするためのマスク信号を出力するマスク信号発生回路と、を備え、
前記制御部は、
前記第１のレベルシフト済み反復信号に基づいて前記高電位側スイッチングデバイスを導通させ、前記第２のレベルシフト済み反復信号に基づいて前記高電位側スイッチングデバイスを非導通させる制御信号を出力する、半導体装置。
前記マスク信号発生回路は、
前記マスク信号として、
前記第１のパルス状信号の立ち下がりに同期した一定幅のパルス状信号である第１のマスク信号と、
前記第２のパルス状信号の立ち下がりに同期した一定幅のパルス状信号である第２のマスク信号を出力する第３および第４のワンショットパルス発生回路を備え、
前記第１のマスク信号は前記第３の反復パルス信号における前記第１の反復パルス信号部分のみをマスクし、
前記第２のマスク信号は前記第４の反復パルス信号における前記第２の反復パルス信号部分のみをマスクすることを特徴とした請求項１記載の半導体装置。
前記マスク信号発生回路は、前記マスク信号として
前記入力信号が、前記第２状態から前記第１状態に遷移するのに同期した一定幅の第１のパルスを有し、
前記入力信号が、前記第１状態から前記第２状態に遷移するのに同期した一定幅の第２のパルスを有する、第３のマスク信号を出力する第５のワンショットパルス発生回路を備え、
前記第３のマスク信号は前記第１の反復パルス信号および前記第２の反復パルス信号をマスクすることを特徴とした請求項１記載の半導体装置。