JP4715976B1 - レベルシフト回路 - Google Patents
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Abstract
【解決手段】本発明のレベルシフト回路は、インバータ回路INV2、レベルシフト素子MOS1、第1の抵抗R1及びカレントミラー回路CM1を備える。インバータ回路INV2は、入力信号を反転して出力する。レベルシフト素子MOS1は、入力信号を反転した信号をゲート信号として動作する。第1の抵抗R1の一端は、インバータ回路の出力に接続されている。カレントミラー回路CM1は、第1の抵抗R1を介してインバータ回路INV2の出力から入力した電流に対応する電流をレベルシフト素子MOS1のソースから接地点に流す。
【選択図】図3
Description
また、入力信号を反転した信号をゲート信号として動作するレベルシフト素子と、前記入力信号を反転した信号から決まる電流が入力されて、入力された電流に対応する電流を前記レベルシフト素子のソースから接地点に流すカレントミラー回路と、前記入力信号を反転した信号を出力するインバータ回路と、前記インバータ回路の出力と前記カレントミラー回路との間に接続されて前記カレントミラー回路に入力される電流を決める第1の抵抗とを備えることを特徴とするものである。
[ハーフブリッジ回路]
図1は、本発明の実施の形態に係るハーフブリッジ回路を示す図である。マイコンやCPUなどの制御回路10からの指示に応じて、ハイ側ドライバ12とロー側ドライバ14は、それぞれIGBT16,18をON/OFFする。IGBT16のコレクタは電源20に接続され、エミッタはモーターやランプなどの負荷22に接続されている。IGBT18のコレクタは負荷22に接続され、エミッタは接地されている。
図3は、本発明の実施の形態1に係るレベルシフト回路を示す図である。このレベルシフト回路は、図1のハーフブリッジ回路におけるレベルシフト回路36,38に対応する。
実施の形態1に係るレベルシフト回路の効果について、参考例と比較しながら説明する。図4は、参考例に係るレベルシフト回路を示す図である。図3の回路とは異なり、第1の抵抗R1の代わりに、PMOSトランジスタMOS2のドレインとレベルシフト素子MOS1のゲートとの間に抵抗R1´が接続されている。また、第1のバイポーラトランジスタTr1は、コレクタが抵抗R1´の他端に接続され、エミッタが接地されている。第2のバイポーラトランジスタTr2は、ベース及びコレクタが第1のバイポーラトランジスタTr1のベースとレベルシフト素子MOS1のソースに接続され、エミッタが接地されている。即ち、参考例のカレントミラー回路CM2は、ウィルソンカレントミラー回路である。
参考例では、ID=(VCC−(VTH1+VBE+VDS))/R3となる。一方、実施の形態1では、ID=(VCC−(VBE+VDS))/R1となる。即ち、実施の形態1では電流IDは閾値電圧VTH1に依存しない。従って、同じ大きさの電流IDを得る場合に、実施の形態1の抵抗R1の抵抗値を参考例の抵抗R1´の抵抗値よりも大きくすることができる。このため、実施の形態1は、電源電圧VCCの揺れ(電源電圧低下)に対して、電流IDの変動を小さくすることができる。
実施の形態1のレベルシフト回路では、入力信号に合わせて、レベルシフト素子MOS1とカレントミラー回路CM1を同時にON/OFFさせている。従って、入力信号がローの場合は、レベルシフト素子MOS1とカレントミラー回路CM1がOFF状態となり、VCC−GND間及びVB−GND間の回路電流はほとんど消費されない。従って、実施の形態1は、消費電流を低減することができる。カレントミラー比によって効果は若干異なるが、ID=IC×2の場合、実施の形態1では、参考例と比べてVCC−GND間の回路電流を3mA程度、VB−GND間の回路電流を6mA程度低減することができる。
図8は、本発明の実施の形態2に係るレベルシフト回路を示す図である。PMOSトランジスタMOS2のドレインとレベルシフト素子MOS1のゲートとの間に第2の抵抗R3が接続されている。第1の抵抗R1の一端は、PMOSトランジスタMOS2のドレインと第2の抵抗R3の接続点に接続されている。その他の構成は実施の形態1と同様である。
図10は、本発明の実施の形態3に係るレベルシフト回路を示す図である。アノードが接地され、カソードがレベルシフト素子MOS1のソースに接続されたツェナーダイオードD2が設けられている。その他の構成は実施の形態1と同様である。
図11は、本発明の実施の形態4に係るレベルシフト回路を示す図である。アノードがレベルシフト素子MOS1のソースに接続され、カソードがインバータ回路INV2の出力に接続されたダイオードD3が設けられている。その他の構成は実施の形態1と同様である。
図12は、本発明の実施の形態5に係るレベルシフト回路を示す図である。アノードがレベルシフト素子MOS1のソースに接続され、カソードが電源VCCに接続されたダイオードD4が設けられている。その他の構成は実施の形態1と同様である。このようにダイオードD4を介して第2のバイポーラトランジスタTr2のコレクタ電位を電源VCCに直接にクランプすることで、実施の形態3と同様の効果を得ることができる。
図13は、本発明の実施の形態6に係るレベルシフト回路を示す図である。ゲートが第1のバイポーラトランジスタTr1のドレインに接続され、ソースが第1,2のバイポーラトランジスタTr1,Tr2のゲートに接続され、ドレインが電源Vccに接続された第3のバイポーラトランジスタTr3が設けられている。第3のバイポーラトランジスタTr3のドレインと接地点との間に抵抗R4が接続されている。即ち、実施の形態6のカレントミラー回路CM1は、ベース電流補償型カレントミラーである。その他の構成は実施の形態1と同様である。
図14は、本発明の実施の形態7に係るレベルシフト回路を示す図である。カレントミラー回路CM1は、第1のMOSトランジスタMOS4と第2のMOSトランジスタMOS5とを有する。第1のMOSトランジスタMOS4は、ゲート及びドレインが第1の抵抗R1の他端に接続され、ソースが接地されている。第2のMOSトランジスタMOS5は、ゲートが第1のMOSトランジスタMOS4のゲートに接続され、ドレインがレベルシフト素子MOS1のソースに接続され、ソースが接地されている。即ち、実施の形態7のカレントミラー回路CM1は、MOS型カレントミラー回路である。その他の構成は実施の形態1と同様である。MOS型カレントミラー回路では、実施の形態6で説明したバイポーラトランジスタを用いたカレントミラー回路の問題点が無いため、少ないばらつきでIR1=IDに設定することができる。
図15は、本発明の実施の形態8に係るレベルシフト回路を示す図である。実施の形態2と同様に第2の抵抗R3が設けられ、実施の形態3と同様にツェナーダイオードD2が設けられている。その他の構成は実施の形態7と同様である。これにより、実施の形態2,3,7と同様の効果を得ることができる。
図16は、本発明の実施の形態9に係るレベルシフト回路を示す図である。実施の形態2と同様に第2の抵抗R3が設けられ、実施の形態4と同様にダイオードD3が設けられている。その他の構成は実施の形態7と同様である。これにより、実施の形態2,4,7と同様の効果を得ることができる。
図17は、本発明の実施の形態10に係るレベルシフト回路を示す図である。実施の形態2と同様に第2の抵抗R3が設けられ、実施の形態5と同様にダイオードD4が設けられている。その他の構成は実施の形態7と同様である。これにより、実施の形態2,5,7と同様の効果を得ることができる。
D2 ツェナーダイオード
D3,D4 ダイオード
INV2 インバータ回路
MOS1 レベルシフト素子
MOS2 PMOSトランジスタ
MOS3 NMOSトランジスタ
MOS4 第1のMOSトランジスタ
MOS5 第2のMOSトランジスタ
R1 第1の抵抗
R3 第2の抵抗
Tr1 第1のバイポーラトランジスタ
Tr2 第2のバイポーラトランジスタ
Tr3 第3のバイポーラトランジスタ
Claims (10)
- 入力信号を反転して出力するインバータ回路と、
前記入力信号を反転した信号をゲート信号として動作するレベルシフト素子と、
一端が前記インバータ回路の出力に接続された第1の抵抗と、
前記第1の抵抗を介して前記インバータ回路の出力から入力した電流に対応する電流を前記レベルシフト素子のソースから接地点に流すカレントミラー回路とを備えることを特徴とするレベルシフト回路。 - 入力信号を反転した信号をゲート信号として動作するレベルシフト素子と、
前記入力信号を反転した信号から決まる電流が入力されて、入力された電流に対応する電流を前記レベルシフト素子のソースから接地点に流すカレントミラー回路と、
前記入力信号を反転した信号を出力するインバータ回路と、
前記インバータ回路の出力と前記カレントミラー回路との間に接続されて前記カレントミラー回路に入力される電流を決める第1の抵抗とを備えることを特徴とするレベルシフト回路。 - 前記カレントミラー回路は、
ベース及びコレクタが前記第1の抵抗の他端に接続され、エミッタが接地された第1のバイポーラトランジスタと、
ベースが前記第1のバイポーラトランジスタのベースに接続され、コレクタが前記レベルシフト素子のソースに接続され、エミッタが接地された第2のバイポーラトランジスタとを有することを特徴とする請求項1または請求項2に記載のレベルシフト回路。 - 前記カレントミラー回路は、
ゲート及びドレインが前記第1の抵抗の他端に接続され、ソースが接地された第1のMOSトランジスタと、
ゲートが前記第1のMOSトランジスタのゲートに接続され、ドレインが前記レベルシフト素子のソースに接続され、ソースが接地された第2のMOSトランジスタとを有することを特徴とする請求項1または請求項2に記載のレベルシフト回路。 - 前記インバータ回路は、
ゲートから前記入力信号を入力し、ソースが電源に接続され、ドレインが前記レベルシフト素子のゲートに接続されたPMOSトランジスタと、
ゲートから前記入力信号を入力し、ソースが接地され、ドレインが前記レベルシフト素子のゲートに接続されたNMOSトランジスタとを有することを特徴とする請求項1〜4の何れか1項に記載のレベルシフト回路。 - 前記PMOSトランジスタのドレインと前記レベルシフト素子のゲートとの間に接続された第2の抵抗を更に備え、
前記第1の抵抗の一端は、前記PMOSトランジスタのドレインと前記第2の抵抗の接続点に接続されていることを特徴とする請求項5に記載のレベルシフト回路。 - アノードが接地され、カソードが前記レベルシフト素子のソースに接続されたツェナーダイオードを更に備えることを特徴とする請求項1〜6の何れか1項に記載のレベルシフト回路。
- アノードが前記レベルシフト素子のソースに接続され、カソードが前記インバータ回路の出力に接続されたダイオードを更に備えることを特徴とする請求項1〜6の何れか1項に記載のレベルシフト回路。
- アノードが前記レベルシフト素子のソースに接続され、カソードが電源に接続されたダイオードを更に備えることを特徴とする請求項1〜6の何れか1項に記載のレベルシフト回路。
- ゲートが前記第1のバイポーラトランジスタのドレインに接続され、ソースが前記第1,2のトランジスタのゲートに接続され、ドレインが電源に接続された第3のトランジスタを更に備えることを特徴とする請求項3に記載のレベルシフト回路。
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