CN104808729A - 一种稳压器及稳压的方法 - Google Patents

Abstract

本发明公开了一种稳压器及稳压的方法。该稳压器包括第一放大器和偏置单元。第一放大器有正输入，负输入和输出，其中第一放大器的输出连接至负输入。该偏置单元通过互补金属氧化物半导体晶体管产生参考电压，其中第一放大器的正输入被配置为接收该参考电压。

Description

一种稳压器及稳压的方法

技术领域

本发明涉及一种集成电路，特别但不限于一种稳压器以及稳压的方法。

背景技术

片内稳压器广泛使用能隙基准源作为互补金属氧化物半导体晶体管（CMOS）的参考源。能隙基准源利用CMOS工艺中的寄生双极管产生与硅的禁带宽度有关的电压。但是，能隙基准源不能补偿金属氧化物半导体场效应晶体管（MOSFET）工艺角和温度的变化。工艺角涉及到工艺过程中参数的变化。不同芯片的场效应管在一定的范围内会有不同的速度变化。当利用稳压源给数字电路供电时，具有不同工艺角的CMOS的逻辑门的延迟时间会有很大的变动，这使得数字电路的时序收敛变得更加困难。

纳米工艺使得集成电路获得越来越快的速度，时序误差的裕量也变得越来越小。希望可设计出一种新型的稳压器，使得它的参考电压可以补偿CMOS工艺角以及温度的变化。

发明内容

在一个实施例中，电路包括第一放大器和偏置单元。该第一放大器包括正输入，负输入以及输出，其中该第一放大器的该输出连接至该负输入。该偏置单元利用互补金属氧化物半导体晶体管产生参考电压，其中该第一放大器的该正输入被配置为接收该参考电压。

在另一个实施例中，一种方法包括产生第一偏置电流，该第一偏置电流流过互补金属氧化物半导体晶体管（CMOS），使得该CMOS晶体管的跨导保持恒定；基于该第一偏置电流产生参考电压；将该参考电压输入至放大器的正输入；由该放大器输出信号，其中该输出反馈至该放大器的负输入。

在另一个实施例中，一种方法包括生成追踪互补金属氧化物半导体晶体管的阈值电压的第二偏置电流；基于该第二偏置电流产生参考电压；将该参考电压输入至放大器的正输入；由该放大器输出信号，其中该输出反馈至该放大器的负输入。

附图说明

本发明通过所附的附图用示例形式展示。附图应当被理解为作为示例而非限制，本发明的范围是由权利要求所限定的。

图1是表示电路实施例的框图。

图2是表示偏置单元实施例的图。

图3是表示偏置单元另一个实施例的图。

图4是表示偏置单元另一个实施例的图。

图5是表示偏置单元另一个实施例的图。

图6A是表示包含加权电路的电路实施例的框图。

图6B是表示电路另一个实施例的图。

图7是表示电路另一个实施例的图。

图8是表示偏置单元另一个实施例的图。

图9是表示偏置单元另一个实施例的图。

图10是表示电路另一个实施例的图。

图11是表示偏置单元另一个实施例的图。

图12是表示一种实施例的方法的流程图。

图13是表示一种实施例的方法的流程图。

具体实施方式

图1是表示电路实施例的框图。在图1中，电路10包括第一放大器100和偏置单元110。该第一放大器100有正输入（+），负输入（-）和输出，其中第一放大器100的输出连接至负输入。偏置单元110利用互补金属氧化物（CMOS）晶体管产生参考电压。第一放大器100的正输入接收偏置单元110输出的参考电压。电路10可以是稳压器。

在该实施例中，稳压器10可自适应逻辑门的速度，因为稳压器采用MOSFET晶体管作为参考电压，而逻辑门主要包含MOSFET晶体管。当逻辑门的速度较慢时，稳压器被设计成高于名义电压，当逻辑门的速度较快时，稳压器被设计成低于名义电压，从而减小逻辑门延迟时间的变化。温度的变化也被考虑在内。通过调节稳压器的MOSFET晶体管的温度系数，逻辑门延迟时间可配置为不随温度的变化而变化。通过使用MOSFET晶体管代替能隙源作为参考电压可以减少逻辑门对工艺角和温度的敏感度。

偏置单元110可产生追踪互补金属氧化物半导体（CMOS）晶体管的恒定跨导g_m的第一偏置电流I₁，基于第一偏置电流I₁产生参考电压V_ref。换言之，第一偏置电流I₁被用作偏置CMOS晶体管，从而跨导g_m对于温度、工艺或者电源电压不敏感。

可选择地，在电路10中，该偏置单元110可产生追踪CMOS晶体管的阈值电压V_th的第二偏置电流I₂，且基于第二偏置电流I₂产生参考电压V_ref。换言之，该第二偏置电流I₂被用于偏置CMOS晶体管，以使参考电压追踪阈值电压V_th。

图2是表示偏置单元实施例的图。在图2中，偏置单元20产生第一偏置电流I₁，跨导g_m利用第一偏置电流I₁只随多晶硅电阻器变化，基于第一偏置电流I₁产生参考电压V_ref。如图2所示，CMOS晶体管包括N沟道金属氧化半导体（NMOS）晶体管。首先产生第一偏置电流I₁，然后第一偏置电流I₁被复制至另一个MOSFET中。注意到该电流的任何部分流经的任何尺寸的MOSFET的跨导g_m恒定，这是因为尺寸和电流只影响MOSFET的绝对值而不影响其工艺和温度的敏感性。多晶硅电阻器表示的是一种标准逻辑工艺通常提供的电阻。如果多晶硅电阻器恒定则MOSFET的跨导g_m恒定。一般而言，与有源MOSFET相比，多晶硅电阻器的工艺条件的变化更小，且具有较小的温度敏感度。

偏置单元20包括第一P-沟道金属氧化物半导体（PMOS）晶体管M_P1、第二PMOS晶体管M_P2、第三PMOS晶体管M_P3、第一NMOS晶体管M_N1、第二NMOS晶体管M_N2、第三NMOS晶体管M_N3、和第一电阻R₁。

第一、第二和第三PMOS晶体管M_P1，M_P2，M_P3的源极连接至电源Vdd。第一PMOS晶体管M_P1的栅极和漏极都连接至第一NMOS晶体管M_N1的漏极。第二PMOS晶体管M_P2的栅极连接至第一PMOS晶体管M_P1的栅极和第三PMOS晶体管M_P3的栅极。第二PMOS晶体管M_P2的漏极连接至第一NMOS晶体管M_N1的栅极和第二NMOS晶体管M_N2的漏极。第三PMOS晶体管M_P3的漏极连接至第二NMOS晶体管M_N2的栅极和第一电阻R₁。第一电阻R₁连接至第三NMOS晶体管M_N3的栅极和漏极。第一、第二、第三NMOS晶体管M_N1，M_N2，M_N3的源极接地。其中第三PMOS晶体管M_P3的漏极被配置成输出第一偏置电流I₁。第一偏置电流I₁流经NMOS晶体管。NMOS晶体管的跨导保持恒定。

在图2中，第一、第二和第三PMOS晶体管M_P1、M_P2、M_P3的尺寸（包括宽长比W/L和长度）。M_N2与M_N3的尺寸比是1：N。电流I₁可表示为: $I_1=\frac{V_{\mathrm{GSN}2}-V_{\mathrm{GSN}3}}{R_1}=\frac{\mathrm{\Δ}{V}_{\mathrm{GS}}}{R_1}.$

在长沟道近似下，漏极电流与栅-源电压的平方成正比，可以得到

$g_{\mathrm{mN}2}=2\·(1-\frac{1}{\sqrt{N}})\·\frac{1}{R_1}---\left(1\right)$

上式中，NMOS的跨导g_m只和电阻R₁以及与M_N2与M_N3的尺寸比N有关，而不依赖于工艺条件和温度。当I₁被用于偏置NMOS晶体管时，得到的跨导也不依赖于晶体管工艺条件、温度。

或者，在短沟道近似下，由于漏极电流与栅-源电压是线性关系，跨导可表示为：

$g_{\mathrm{mN}2}=\frac{N-1}{N}\·\frac{1}{R_1}---\left(2\right)$

同样地，NMOS管的跨导g_m只和电阻R₁以及与M_N2与M_N3的尺寸比N有关，而不依赖于工艺条件和温度（因为多晶硅电阻器R₁的温度系数相对较低）。当I₁被用于偏置NMOS晶体管时，得到的跨导也不依赖于晶体管工艺条件、温度。

注意到在偏置单元20中，通过将M_N2与M_N3的栅-源电压之差，即它们的过驱动电压之差除以电阻R₁，得到第一偏置电流I₁。然后第一偏置电流I₁乘以电阻R₁可得到过驱动电压。该过驱动电压使得NMOS晶体管保持恒定的跨导。注意到V_GS-V_th被称作过驱动电压，或者有时被称为有效电压。因此，如果MOSFET希望有一定的过驱动电压，那么阈值电压V_th应该被加至栅-源电压。

图3是表示偏置单元另一个实施例的图。在图3中，偏置单元30产生追踪CMOS晶体管阈值电压V_th的第二偏置电流I₂，基于第二偏置电流I₂产生参考电压V_ref。CMOS晶体管包括NMOS晶体管。

偏置单元30包括第四PMOS晶体管M_P4、第五PMOS晶体管M_P5、第六PMOS晶体管M_P6、第四NMOS晶体管M_N4、第五NMOS晶体管M_N5和第二电阻R₂。

第四、第五和第六PMOS晶体管M_P4、M_P5、M_P6的源极连接至电源Vdd。第四PMOS晶体管M_P4的栅极和漏极都连接至第四NMOS晶体管M_N4的漏极。第五PMOS晶体管M_P5的栅极连接至第四PMOS晶体管M_P4的栅极和第六PMOS晶体管M_P6的栅极。第五PMOS晶体管M_P5的漏极连接至第四NMOS晶体管M_N4的栅极和第五NMOS晶体管M_N5的漏极。第六PMOS晶体管M_P6的漏极连接至第五NMOS晶体管M_N5的栅极和第二电阻R₂。第四、第五NMOS晶体管M_N4，M_N5的源极接地。第六PMOS晶体管M_P6的漏极被配置成输出第二偏置电流I₂。I₂追踪第五NMOS晶体管M_N5的阈值电压。因为同一芯片上所有相同类型的NMOS晶体管具有相同的阈值电压，I₂追踪这种类型的NMOSFET的所有的阈值电压。

在图3中，第二偏置电流I₂可计算为

$I_2=\frac{V_{\mathrm{GSN}5}}{R_2}.$

给定相同的电流，当第五NMOS晶体管M_N5的尺寸很大时，电流密度很低，它的过驱动电压很小，第五NMOS晶体管M_N5工作在亚阈值区。因此第五NMOS晶体管M_N5的栅-源电压近似等于其阈值电压。也即，

$I_2=\frac{V_{\mathrm{GSN}5}}{R_2}\≈\frac{V_{\mathrm{thN}5}}{R_2}$

图4是表示偏置单元另一个实施例的图。如图4所示，偏置单元40产生追踪CMOS晶体管阈值电压V_th的第三偏置电流I₃，基于第三偏置电流I₃产生参考电压V_ref。CMOS晶体管包括PMOS晶体管。换言之，偏置电流I₃追踪PMOS晶体管的阈值电压V_th。偏置单元40包括第六NMOS晶体管M_N6、第七NMOS晶体管M_N7、第八NMOS晶体管M_N8、第七PMOS晶体管M_P7、第八PMOS晶体管M_P8和第三电阻R₃。

第六、第七和第八NMOS晶体管M_N6，M_N7，M_N8的源极接地。第六NMOS晶体管M_N6的栅极和漏极都连接至第七PMOS晶体管M_P7的漏极和第七NMOS晶体管M_N7的栅极。第七NMOS晶体管M_N7的栅极连接至第八NMOS晶体管M_N8的栅极。第七NMOS晶体管M_N7的漏极连接至第七PMOS晶体管M_P7的栅极和第八PMOS晶体管M_P8的漏极。第八NMOS晶体管M_N8的漏极连接至第八PMOS晶体管M_P8的栅极和第三电阻R₃。第七、第八PMOS晶体管M_P7、M_P8的源极连接至电源Vdd。第八NMOS晶体管M_N8的漏极被配置为输出第三偏置电流I₃。第三偏置电流I₃追踪PMOS晶体管M_P8的阈值电压。

注意到图4与图3相类似，除了PMOS晶体管和NMOS晶体管互换以及电源Vdd和地GND互换。

在图4中，第三偏置电流I₃可计算为

$I_3=\frac{V_{\mathrm{GSP}8}}{R_3}.$

当第八PMOS晶体管M_P8的尺寸很大时，它的过驱动电压很小，第八PMOS晶体管M_P8工作在亚阈值区。因此第八PMOS晶体管M_P8的栅-源电压近似等于其阈值电压。因此,

图5是表示偏置单元另一个实施例的图。在图5中，偏置单元50产生追踪CMOS晶体管的恒定跨导g_m的第四偏置电流I₄，基于第四偏置电流I₄产生参考电压V_ref。CMOS晶体管包括PMOS晶体管。换言之，第四偏置电流I₄追踪PMOS晶体管的恒定跨导g_m。

在图5中，偏置单元50包括第九PMOS晶体管M_P9、第十PMOS晶体管M_P10、第十一PMOS晶体管M_P11、第九NMOS晶体管M_N9、第十NMOS晶体管M_N10、第十一NMOS晶体管M_N11、第四电阻R₄。

第九、第十和第十一NMOS晶体管M_N9、M_N10、M_N11的源极接地。第九NMOS晶体管M_N9的栅极和漏极都连接至第九PMOS晶体管M_P9的漏极和第十NMOS晶体管M_N10的栅极。第十NMOS晶体管M_N10的栅极连接至第十一NMOS晶体管M_N11的栅极。第十NMOS晶体管M_N10的漏极连接至第九PMOS晶体管M_P9的栅极和第十PMOS晶体管M_P10的漏极。第十一NMOS晶体管M_N11的漏极连接至第十PMOS晶体管M_P10的栅极和第四电阻R₄。第四电阻R₄连接至第十一PMOS晶体管M_P11的栅极和漏极。第九、第十、第十一PMOS晶体管M_P9、M_P10、M_P11的源极连接至电源。第十一NMOS晶体管M_N11的漏极被配置成输出第四偏置电流I₄。第四偏置电流I₄追踪第十PMOS晶体管M_P10的恒定跨导。

注意到图5与图2相似，除了PMOS晶体管和NMOS晶体管互换以及电源Vdd和地（GND）互换。

在长沟道近似下，漏极电流与栅-源电压的平方成正比关系，从而可以得到

$g_{\mathrm{mP}10}=2\·(1-\frac{1}{\sqrt{N}})\·\frac{1}{R_4}$

上式中，PMOS晶体管的跨导g_m只和电阻R₄以及与两个PMOS晶体管M_P10与M_P11的尺寸比N有关，不依赖于工艺条件和温度。当第四偏置电流I₄被用于偏置PMOS晶体管时，得到的跨导也不依赖于晶体管工艺条件和温度。

或者，在短沟道近似下，因为电流与栅-源电压是线性关系，跨导可表示为：

$g_{\mathrm{mP}10}=\frac{N-1}{N}\·\frac{1}{R_4}$

类似地，PMOS晶体管的跨导g_m只和电阻R₄以及与两个PMOS晶体管M_P10与M_P11的尺寸比N有关，而不依赖于工艺条件和温度（因为多晶硅电阻器R₄的温度系数相对较低）。当第四偏置电流I₄被用于偏置PMOS晶体管时，得到的跨导也不依赖于MOS晶体管工艺条件、温度。

图6A是表示包含加权电路的电路实施例的框图。如图6A所示，电路6000包含NMOS特性检测电路6100、第一加权电路6200、PMOS特性检测电路6300、第二加权电路6400、加法器6500和稳压器6600。NMOS特性检测电路6100检测NMOS晶体管的特性并产生第一电压。第一加权电路6200对NMOS特性检测电路6100产生的第一电压进行加权，即将加权值赋予第一电压。PMOS特性检测电路6300检测PMOS晶体管的特性并产生第二电压。第二加权电路6400对PMOS特性检测电路6300产生的第二电压进行加权，即将一加权值赋予第二电压。PMOS或NMOS的特性包括PMOS或NMOS晶体管的阈值电压、迁移率等等。NMOS特性检测电路6100可以用上述的偏置单元20或偏置单元30实现。PMOS特性检测电路6300可以用上述的偏置单元40或偏置单元50实现。加法器将第一加权电路6200的输出和第二加权电路6400的输出相加。稳压器6600接收加法器6500的输出作为参考电压，并基于该参考电压输出电压信号至下一级电路。

在实施例中，CMOS晶体管产生参考电压。由于数字电路的逻辑门大部分包括CMOS晶体管，更具体而言，包括NMOS晶体管和PMOS晶体管，位于偏置电路中用于产生参考电压的CMOS晶体管包括PMOS晶体管和NMOS晶体管。

可供选择地，偏置单元包括用于PMOS晶体管的偏置电流和用于NMOS晶体管的偏置电流。用于PMOS晶体管的偏置电流和用于NMOS晶体管的偏置电流的比率分别基于数字逻辑门受PMOS晶体管和NMOS晶体管影响的延迟的敏感度。

可选择地，数字逻辑门电路响应于NMOS晶体管的敏感度和数字逻辑门电路响应于PMOS晶体管的敏感度是不同的，第一加权电路6200的第一加权系数和第二加权电路6400的第二加权系数可以大体上与平均敏感系数相同。

可选择地，可通过只包括NMOS特性检测电路6100而不包括PMOS特性检测电路6300来实现补偿，或者仅包括PMOS特性检测电路6300而不包括NMOS特性检测电路6100来实现。

阈值电压V_th和MOS晶体管的跨导g_m受工艺条件和温度影响而变化。当阈值电压V_th增大或跨导g_m降低（可能由于迁移率下降或宽长比在制造时小于目标值），如果采用恒定参考电压，逻辑门的延迟时间就会变长。因为V_th的增加会增加CMOS晶体管到达阈值电压的时间，同样跨导g_m的减少也会增加CMOS晶体管到达阈值电压的时间。

在本发明的实施例中，MOS晶体管被用来组成产生参考电压的偏置电路。当MOS晶体管的栅-源电压V_GS增加时，逻辑门的电源电压也会上升，因此逻辑门的延迟时间就会缩短，用于补偿阈值电压V_th增加或跨导g_m的减少。在另一方面，当MOS晶体管的栅-源电压V_GS降低时，逻辑门的电源电压也会降低，因此逻辑门的延迟时间就会增加，用于补偿阈值电压V_th的减少或跨导g_m的增加。以这种方式，逻辑门响应工艺条件和温度的延迟时间缩短。

更具体地而言，逻辑门的速度取决于驱动和负载。驱动能力主要是由阈值电压V_th和MOS晶体管的跨导g_m决定。MOS晶体管的阈值电压V_th和跨导g_m都对工艺条件和温度很敏感。负载包括电容性栅极负载和导线电容。在深亚微米工艺中，主要是导线电容负载主导。由于导线电容是无源器件，它对工艺条件和温度较为不敏感。上述实施例对驱动能力进行补偿，即阈值电压V_th和MOS晶体管的跨导g_m，从而减少逻辑门的速度变化。

图6B是表示电路另一个实施例的图。CMOS晶体管包括NMOS晶体管。换言之，偏置单元600产生第五偏置电流I₅追踪NMOS管的阈值电压V_th，基于第五偏置电流I₅产生参考电压V_ref。偏置单元600包括第十二NMOS晶体管M_N12、第二放大器610、第一电流源620、第十二PMOS晶体管M_P12和第五电阻R₅。

第一电流源620连接至电源Vdd，第十二NMOS晶体管M_N12的漏极连接至第一电流源620和第二放大器610的负输入。第十二NMOS晶体管M_N12的源极接地并连接至第五电阻R₅。第五电阻R₅连接至第二放大器610的正输入和第十二PMOS晶体M_P12的漏极。第十二PMOS晶体管M_P12的栅极连接至第二放大器610的输出。第十二PMOS晶体管M_P12的源极连接至电源Vdd。第十二PMOS晶体管M_P12的漏极输出第五偏置电流I₅。

可选择地或者附加地，CMOS晶体管包括PMOS晶体管，其中偏置单元650包括第十三NMOS晶体管M_N13、第三放大器660、第二电流源670、第十三PMOS晶体管M_P13和第六电阻R₆。

第二电流源670接地。第十三PMOS晶体管M_P13的漏极连接至第二电流源670和第三放大器660的负输入。第十三PMOS晶体管M_P13的源极连接至电源Vdd。第六电阻R₆连接至第三放大器660的正输入和第十三NMOS晶体M_N13的漏极。第十三NMOS晶体管M_N13的栅极连接至第三放大器660的输出。第十三NMOS晶体管M_N13的源极接地。第十三NMOS晶体管M_N13的漏极输出第六偏置电流I₆。

图6B还显示了加权单元630。加权单元630包括第十七PMOS晶体管M_P17、第十八PMOS晶体管M_P18、第十九PMOS晶体管M_P19、第十五NMOS晶体管M_N15和第九电阻R₉。第十七PMOS晶体管M_P17的栅极连接至第十二PMOS晶体管M_P12的栅极。第十七PMOS晶体管M_P17的漏极连接至第十八PMOS晶体管M_P18的漏极和第九电阻R₉。第十八PMOS晶体管M_P18的栅极连接至第十九PMOS晶体管M_P19的栅极和漏极以及第十五NMOS晶体管M_N15的漏极。第十五NMOS晶体管M_N15的栅极连接至第十三NMOS晶体管M_N13的栅极。第十五NMOS晶体管M_N15的源极接地。第十七PMOS晶体管M_P17、第十八PMOS晶体管M_P18、第十九PMOS晶体管M_P19的源极连接至电源Vdd。第十二PMOS晶体管M_P12和第十七PMOS晶体管M_P17构成电流镜，第十八PMOS晶体管M_P18和第十九PMOS晶体管M_P19构成电流镜。第十五NMOS晶体管M_N15和第十三NMOS晶体管M_N13构成电流镜。通过选择这些CMOS的尺寸（例如，宽长比），流过第九电阻R₉的电流可以是I₅和I₆的之和。例如，

$\mathrm{Vout}=(I_5+I_6)\×R_9=(\frac{V_{\mathrm{GSN}}}{R_5}+\frac{V_{\mathrm{GSP}}}{R_6})\×R_9.$

图7是表示电路另一个实施例的图。偏置单元70产生追踪NMOS晶体管和PMOS晶体管的阈值电压V_th的第七偏置电流I₇。

偏置单元70包括第十四NMOS晶体管M_N14、第十四PMOS晶体管M_P14、第三电流源700、第四放大器720、第十五PMOS晶体管M_P15、第十六PMOS晶体管M_P16、第七电阻R₇、第八电阻R₈。

第三电流源700连接至电源Vdd。第十四PMOS晶体管M_P14的源极连接至第三电流源700和第四放大器720的负输入。第十四PMOS晶体管M_P14的漏极连接至第十四PMOS晶体管M_P14的栅极和第十四NMOS晶体管M_N14的漏极和栅极。第十四NMOS晶体管M_N14的源极接地。第七电阻R₇连接至第四放大器720的正输入和第十五PMOS晶体管M_P15的漏极。第十五PMOS晶体管M_P15的栅极连接至第四放大器720的输出。第十五PMOS晶体管M_P15的源极连接至电源Vdd。第十六PMOS晶体管M_P16的栅极连接至第十五PMOS晶体管M_P15的栅极。第十六PMOS晶体管M_P16的源极连接至电源Vdd。第十六PMOS晶体管M_P16的漏极通过第八电阻R₈接地。第十五PMOS晶体管M_P15的漏极输出第七电流I₇。第十六PMOS晶体管M_P16的漏极输出参考电压。具体而言，由于第十五PMOS晶体管M_P15和第十六PMOS晶体管M_P16组成电流镜，流经第十六PMOS晶体管M_P16的电流正比于流经第十五PMOS晶体管M_P15的电流I₇。因此，

$\mathrm{Vout}=(V_{\mathrm{GSN}}+V_{\mathrm{GSP}})\×\frac{R_8}{R_7}.$

在图7中，V_GSN与V_GSP之间的权重不可调整。由于第十四NMOS晶体管M_N14直接连接至第十四PMOS晶体管M_P14，它们阈值电压的权重不能调节。通过调整晶体管的尺寸或者调整偏置电流，温度系数可以被调节。通过调整R₇和R₈的比率，参考电压值可被调节。

图8是表示偏置单元另一个实施例的图。图8所示的电路图80中，偏置单元20和偏置单元30可以通过加权单元800结合。在图2和图3中已经详细说明的细节在此省略。加权单元800包括第二十PMOS晶体管M_P20、第二十一PMOS晶体管M_P21和第十电阻R₁₀。第二十晶体管M_P20的栅极连接至第六PMOS晶体管M_P6的栅极。第二十PMOS晶体管M_P20的漏极连接至第二十一PMOS晶体管M_P21的漏极和第十电阻R₁₀。第二十一PMOS晶体管M_P21的栅极连接至第一PMOS晶体管M_P1的栅极和漏极和第一NMOS晶体管M_N1的漏极。第一PMOS晶体管M_P1，第三PMOS晶体管M_P3和第二PMOS晶体管M_P2组成电流镜，且第一PMOS晶体管M_P1和第二十一PMOS晶体管M_P21组成电流镜。第二十PMOS晶体管M_P20和第六PMOS晶体管M_P6组成电流镜。因此，流经第十电阻R₁₀的电流等于电流I₁与I₂之和。换言之，输出电压可表示为：

$V_{\mathrm{out}}=(\frac{V_{\mathrm{TN}5}}{R_2}+\frac{\mathrm{\Δ}{V}_{\mathrm{GSN}}}{R_1})\·R_{10}$

如果R₁₀和R₂相等，上式可简化成换言之，输出电压等于V_TN5加上一个产生恒定跨导的分量。当电压V_out被用于逻辑门，且NMOS打开时，它的跨导是恒定值，不依赖于工艺条件和温度。（因为△V_GSN与电阻相关）

以上分析基于NMOS管工作在饱和区的假设。在逻辑门输入发生跳变的瞬间，比如CMOS反相器输入从逻辑低“0”到逻辑高“1”时，反相器中的NMOS晶体管首先工作在饱和区，延迟时间常数τ正比于g_m/C_l，C_l表示负载电容。最后当NMOS工作在线性区，延迟时间（若有的话）正比于1/(RC_l)，其中R表示NMOS晶体管线性区的阻抗。NMOS晶体管线性区的阻抗近似为饱和区的跨导。因此，在上升沿的初始阶段和最后阶段的行为都是可控的，并且与传统的电路相比，对于工艺条件和温度更不敏感。

可选择地，第一偏置电流I₁和第二偏置电流I₂的比率可调。

图9是表示偏置单元另一个实施例的图。图9所示的电路图90中，偏置单元20和偏置单元30可以通过加权单元800结合，偏置单元40和偏置单元50可以通过加权单元900结合。在图2、图3、图4、图5和图8中相应地已经详细说明的元件的细节在此省略。输出电压可以表示为

$V_{\mathrm{out}}=(\frac{V_{\mathrm{TN}5}}{R_2}+\frac{\mathrm{\Δ}{V}_{\mathrm{GSN}}}{R_1}+\frac{V_{\mathrm{TP}8}}{R_3}+\frac{\mathrm{\Δ}{V}_{\mathrm{GSP}}}{R_4})\·R_{10}$

其中权重系数可以通过R₁、R₂、R₃和R₄设定，R₁₀决定倍乘系数。权重系数可以根据模拟结果作出调整，使逻辑门的延迟变化降到最低。

图10是表示电路另一个实施例的图。关于图10中已经描述过的元件细节在此省略。如图10中显示的结构，稳压器输出的低阻抗电压信号可以补偿逻辑门延迟的变化。在图9中已经描述过的元件细节在此省略。

图11是表示偏置单元另一个实施例的图。图11还显示稳压器接收由第十六PMOS晶体管M_P16的漏极输出的电压。在图7中已经描述过的元件的细节在此省略。

图12是表示一种实施例的方法的流程图。方法1200包括产生（在块1210）第一偏置电流，该第一偏置电流流过CMOS，从而CMOS晶体管的跨导恒定；基于第一偏置电流产生（在块1220）参考电压；将参考电压输入（在块1230）至放大器的正输入；由放大器输出（在块1240）信号，其中输出反馈至放大器的负输入。

可选择地，CMOS晶体管包括NMOS晶体管，其中偏置单元包括第一PMOS晶体管M_P1、第二PMOS晶体管M_P2、第三PMOS晶体管M_P3、第一NMOS晶体管M_N1、第二NMOS晶体管M_N2、第三NMOS晶体管M_N3和第一电阻R₁。第一、第二和第三PMOS晶体管M_P1、M_P2、M_P3的源极连接至电源Vdd。第一PMOS晶体管M_P1的栅极和漏极都连接至第一NMOS晶体管M_N1的漏极。第二PMOS晶体管M_P2的栅极连接至第一PMOS晶体管M_P1的栅极和第三PMOS晶体管M_P3的栅极。第二PMOS晶体管M_P2的漏极连接至第一NMOS晶体管M_N1的栅极和第二NMOS晶体管M_N2的漏极。第三PMOS晶体管M_P3的漏极连接至第二NMOS晶体管M_N2的栅极和第一电阻R₁。第一电阻R₁连接至第三NMOS晶体管M_N3的栅极和漏极。第一、第二、第三NMOS晶体管M_N1、M_N2、M_N3的源极接地。第三PMOS晶体管M_P3的漏极被配置为输出第一偏置电流I₁。

可选择地，CMOS晶体管包括PMOS晶体管，其中偏置单元包括第九PMOS晶体管M_P9、第十PMOS晶体管M_P10、第十一PMOS晶体管M_P11、第九NMOS晶体管M_N9、第十NMOS晶体管M_N10、第十一NMOS晶体管M_N11和第四电阻R₄。

第九、第十和第十一NMOS晶体管M_N9、M_N10、M_N11的源极接地。第九NMOS晶体管M_N9的栅极和漏极都连接至第九PMOS晶体管M_P9的漏极和第十NMOS晶体管M_N10的栅极。第十NMOS晶体管M_N10的栅极连接至第十一NMOS晶体管M_N11的栅极。第十NMOS晶体管M_N10的漏极连接至第九PMOS晶体管M_P9的栅极和第十PMOS晶体管M_P10的漏极。第十一NMOS晶体管M_N11的漏极连接至第十PMOS晶体管M_P10的栅极和第四电阻R₄。第四电阻R₄连接至第十一PMOS晶体管M_P11的栅极和漏极。第九、第十、第十一PMOS晶体管M_P9、M_P10、M_P11的源极连接至电源Vdd。第十一NMOS晶体管M_N11的漏极被配置为输出第四偏置电流I₄。

图13是表示一种实施例的方法的流程图。方法1300包括产生（在块1310）追踪CMOS晶体管的恒定跨导的第二偏置电流；基于第二偏置电流产生（在块1320）参考电压；将参考电压输入（在块1330）至放大器的正输入；由放大器输出（在块1340）信号，其中输出反馈至放大器的负输入。

可选择地，CMOS晶体管包括NMOS晶体管，偏置单元包括第四PMOS晶体管M_P4、第五PMOS晶体管M_P5、第六PMOS晶体管M_P6、第四NMOS晶体管M_N4、第五NMOS晶体管M_N5和第二电阻R₂。

第四、第五和第六PMOS晶体管M_P4、M_P5、M_P6的源极连接至电源Vdd。第四PMOS晶体管M_P4的栅极和漏极都连接至第四NMOS晶体管M_N4的漏极。第五PMOS晶体管M_P5的栅极连接至第四PMOS晶体管M_P4的栅极和第六PMOS晶体管M_P6的栅极。第五PMOS晶体管M_P5的漏极连接至第四NMOS晶体管M_N4的栅极和第五NMOS晶体管M_N5的漏极。第六PMOS晶体管M_P6的漏极连接至第五NMOS晶体管M_N5的栅极和第二电阻R₂。第四、第五NMOS晶体管M_N4、M_N5的源极接地。第六PMOS晶体管M_P6的漏极被配置为输出第二偏置电流I₂。

可选择地，CMOS晶体管包括PMOS晶体管，第三偏置电流I₃追踪PMOS晶体管的阈值电压V_th。偏置单元包括第六NMOS晶体管M_N6、第七NMOS晶体管M_N7、第八NMOS晶体管M_N8、第七PMOS晶体管M_P7、第八PMOS晶体管M_P8和第三电阻R₃。

第六、第七和第八NMOS晶体管M_N6，M_N7，M_N8的源极接地。第六NMOS晶体管M_N6的栅极和漏极都连接至第七PMOS晶体管M_P7的漏极和第七NMOS晶体管M_N7的栅极。第七NMOS晶体管M_N7的栅极连接至第八NMOS晶体管M_N8的栅极。第七NMOS晶体管M_N7的漏极连接至第七PMOS晶体管M_P7的栅极和第八PMOS晶体管M_P8的漏极。第八NMOS晶体管M_N8的漏极连接至第八PMOS晶体管M_P8的栅极和第三电阻R₃。第七、第八PMOS晶体管M_P7、M_P8的源极连接至电源Vdd。第八NMOS晶体管M_N8的漏极被配置为输出第三偏置电流I₃。第三偏置电流I₃追踪PMOS晶体管M_P8的阈值电压。

可选择地，CMOS晶体管包括NMOS晶体管。偏置单元包括第十二NMOS晶体管M_N12、第二放大器610、第一电流源620、第十二PMOS晶体管M_P12和第五电阻R₅。

第一电流源620连接至电源Vdd。第十二NMOS晶体管M_N12的漏极连接至第一电流源620和第二放大器610的负输入。第十二NMOS晶体管M_N12的源极接地并连接至第五电阻R₅。第五电阻R₅连接至第二放大器610的正输入和第十二PMOS晶体M_P12的漏极。第十二PMOS晶体管M_P12的栅极连接至第二放大器610的输出。第十二PMOS晶体管M_P12的源极连接至电源Vdd。第十二PMOS晶体管M_P12的漏极输出第五偏置电流I₅。

可选择地，CMOS晶体管包括PMOS晶体管，其中偏置单元包括第十三NMOS晶体管M_N13、第三放大器660、第二电流源670、第十三PMOS晶体管M_P13和第六电阻R₆。

第二电流源670接地。第十三PMOS晶体管M_P13的漏极连接至第二电流源670和第三放大器660的负输入。第十三PMOS晶体管M_P13的源极连接至电源Vdd。第六电阻R₆连接至第三放大器660的正输入和第十三NMOS晶体M_N13的漏极。第十三NMOS晶体管M_N13的栅极连接至第三放大器660的输出。第十三NMOS晶体管M_N13的源极接地。第十三NMOS晶体管M_N13的漏极输出第六偏置电流I₆。

应当注意以上所描述的所有或者任一实施例可以彼此结合，除非另外声明或者此类实施例可能在功能上和/或架构上相互排斥。

虽然本发明与引用的特定示例实施例一起被描述，但是本发明并不仅限于于此描述的实施例，而是可以用在后附的权利要求的精神和范围内以修改或者变更的形式被实施。相应的，说明书和附图应被视为说明的意思而非限制的意思。

由上所述，应当注意到本发明特定的实施例在这里以示例为目的被描述，但是在不背离本发明范围的情况下可以做不同的修改。相应地，本发明除了后附的权利要求，并不被限制。

本领域技术人员在实施本发明时可以通过对于附图、公开的内容和权利要求的研究，了解并进行对于公开的实施例的其他改变。在权利要求中，词语“包括”并不排除其他组件或步骤，并且不定冠词“一个”并不排除多个。即使特定的特征记载在不同的从属权利要求中，本发明也涉及具有共同的这些特征的实施例。任何在权利要求中的附图标记不应当被解释为限制范围。

不同实施例的特征和方面可以被整合到另外的实施例中，并且本文件所示的实施例可以在没有所有示例或者描述的特征或者方面的情况下实施。本领域技术人员会注意到，虽然本系统和方法的特定的示例和实施例为了示例目的而被描述，在不背离本发明的精神和范围的情况下可以做出不同的修改。此外，一个实施例的特征可以被包含到另一个实施例中，即使这些特征并未在本文件中在一个单一的实施例中被一起描述。相应地，本发明被所附的权利要求描述。

Claims (21)

1.一种电路，包括：

第一放大器，包括正输入、负输入和输出，其中所述第一放大器的输出连接至所述负输入；

偏置单元，所述偏置单元被配置为利用CMOS晶体管产生参考电压，其中所述第一放大器的所述正输入被配置为接收所述参考电压。

2.如权利要求1所述的电路，其中所述偏置单元被配置成产生第一偏置电流，所述第一偏置电流流过所述CMOS晶体管，使得所述CMOS晶体管的跨导保持恒定，所述参考电压基于所述第一偏置电流产生。

3.如权利要求2所述的电路，其中所述CMOS晶体管包括NMOS晶体管、其中所述偏置单元包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第一电阻，其中

所述第一、第二和第三PMOS晶体管的源极连接至电源；

所述第一PMOS晶体管的栅极和漏极都连接至所述第一NMOS晶体管的漏极；

所述第二PMOS晶体管的栅极连接至所述第一PMOS晶体管的栅极和所述第三PMOS晶体管的栅极；

所述第二PMOS晶体管的漏极连接至所述第一NMOS晶体管的栅极和所述第二NMOS晶体管的漏极；

所述第三PMOS晶体管的漏极连接至所述第二NMOS晶体管的栅极和所述第一电阻；

所述第一电阻连接至所述第三NMOS晶体管的栅极和漏极；以及

所述第一、第二、第三NMOS晶体管的源极接地；其中所述第三PMOS晶体管的所述漏极被配置为输出所述第一偏置电流。

4.如权利要求1所述的电路，其中所述偏置单元被配置成产生追踪所述CMOS晶体管的阈值电压的第二偏置电流，所述参考电压基于所述第二偏置电流产生。

5.如权利要求4所述的电路，其中所述CMOS晶体管包括NMOS晶体管、其中所述偏置单元包括第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第二电阻，其中

所述第四、第五和第六PMOS晶体管的源极连接至电源；

所述第四PMOS晶体管的栅极和漏极都连接至所述第四NMOS晶体管的漏极；

所述第五PMOS晶体管的栅极连接至所述第四PMOS晶体管的栅极和所述第六PMOS晶体管的栅极；

所述第五PMOS晶体管的漏极连接至所述第四NMOS晶体管的栅极和所述第五NMOS晶体管的漏极；

所述第六PMOS晶体管的漏极连接至所述第五NMOS晶体管的栅极和所述第二电阻；以及

所述第四、第五NMOS晶体管的源极接地；其中所述第六PMOS晶体管的所述漏极被配置为输出所述第二偏置电流。

6.如权利要求4所述的电路，其中所述CMOS晶体管包括PMOS晶体管、其中所述偏置单元包括第六NMOS晶体管、第七NMOS晶体管、第八NMOS晶体管、第七PMOS晶体管、第八PMOS晶体管和第三电阻，其中

所述第六、第七和第八NMOS晶体管的源极接地；

所述第六NMOS晶体管的栅极和漏极都连接至所述第七PMOS晶体管的漏极和所述第七NMOS晶体管的栅极；

所述第七NMOS晶体管的所述栅极连接至所述第八NMOS晶体管的栅极；

所述第七NMOS晶体管的漏极连接至所述第七PMOS晶体管的栅极和所述第八PMOS晶体管的漏极；

所述第八NMOS晶体管的漏极连接至所述第八PMOS晶体管的栅极和所述第三电阻；且

所述第七、第八PMOS晶体管的源极连接至所述电源；其中所述第八NMOS晶体管的所述漏极被配置为输出所述第二偏置电流。

7.如权利要求2所述的电路，其中所述CMOS晶体管包括PMOS晶体管，其中所述偏置单元包括第九PMOS晶体管、第十PMOS晶体管、第十一PMOS晶体管、第九NMOS晶体管、第十NMOS晶体管、第十一NMOS晶体管、第四电阻，其中

所述第九、第十和第十一NMOS晶体管的源极接地；

所述第九NMOS晶体管的栅极和漏极都连接至所述第九PMOS晶体管的漏极和第十NMOS晶体管的栅极；

所述第十NMOS晶体管的所述栅极连接至所述第十一NMOS晶体管的栅极；

所述第十NMOS晶体管的漏极连接至所述第九PMOS晶体管的栅极和所述第十PMOS晶体管的漏极；

所述第十一NMOS晶体管的漏极连接至所述第十PMOS晶体管的栅极和所述第四电阻；

所述第四电阻连接至所述第十一PMOS晶体管的栅极和漏极；以及

所述第九、第十、第十一PMOS晶体管的源极连接至所述电源；其中所述第十一NMOS晶体管的所述漏极被配置为输出所述第一偏置电流。

8.如权利要求4所述的电路，其中所述CMOS晶体管包括NMOS晶体管，其中所述偏置单元包括第十二NMOS晶体管、第二放大器、第一电流源、第十二PMOS晶体管和第五电阻，其中

所述第一电流源连接至电源，所述第十二NMOS晶体管的漏极连接至所述第一电流源和所述第二放大器的负输入，所述第十二NMOS晶体管的源极接地并连接至所述第五电阻，所述第五电阻连接至所述第二放大器的正输入和所述第十二PMOS晶体的漏极，所述第十二PMOS晶体管的栅极连接至所述第二放大器的输出，且所述第十二PMOS晶体管的源极连接至所述电源，其中所述第十二PMOS晶体管的所述漏极输出所述第二偏置电流。

9.如权利要求4所述的电路，其中所述CMOS晶体管包括PMOS晶体管，其中所述偏置单元包括第十三NMOS晶体管、第三放大器、第二电流源、第十三PMOS晶体管和第六电阻，其中

所述第二电流源接地，所述第十三PMOS晶体管的漏极连接至所述第二电流源和所述第三放大器的负输入，所述第十三PMOS晶体管的源极连接至所述电源，所述第六电阻连接至所述第三放大器的正输入和所述第十三NMOS晶体的漏极，所述第十三NMOS晶体管的栅极连接至所述第三放大器的输出，且所述第十三NMOS晶体管的源极接地，其中所述第十三NMOS晶体管的所述漏极输出所述第二偏置电流。

10.如权利要求2所述电路，其中所述偏置单元还被配置为产生追踪所述CMOS晶体管的阈值电压的第二偏置电流，其中所述第一偏置电流与所述第二偏置电流之间的比率可调。

11.如权利要求2所述电路，其中所述CMOS晶体管包括PMOS晶体管和NMOS晶体管，且所述第一偏置电流包括用于所述PMOS晶体管的偏置电流和用于所述NMOS晶体管的偏置电流，其中用于所述PMOS晶体管的所述偏置电流与用于所述NMOS晶体管的所述偏置电流之间的比率分别基于数字逻辑门受PMOS晶体管和NMOS晶体管影响的延迟的敏感度。

12.如权利要求1所述的电路，其中所述偏置单元被配置为产生第三偏置电流，其中所述第三偏置电流流过所述CMOS晶体管，使得所述CMOS晶体管的跨导保持恒定，且所述第三偏置电流还跟踪所述CMOS晶体管的阈值电压。

13.如权利要求1所述的电路，其中所述偏置单元进一步包括第十四NMOS晶体管、第十四PMOS晶体管、第三电流源、第四放大器、第十五PMOS晶体管、第十六PMOS晶体管、第七电阻和第八电阻，其中

所述第三电流源连接至电源，所述第十四PMOS晶体管的源极连接至所述第三电流源和所述第四放大器的负输入，所述第十四PMOS晶体管的漏极连接至所述第十四PMOS晶体管的栅极和所述第十四NMOS晶体管的漏极和栅极，所述第十四NMOS晶体管的源极接地，所述第七电阻连接至所述第四放大器的正输入和所述第十五PMOS晶体管的漏极，所述第十五PMOS晶体管的栅极连接至所述第四放大器的输出，且所述第十五PMOS晶体管的源极连接至所述电源，所述第十六PMOS晶体管的栅极连接至所述第十五PMOS晶体管的栅极，所述第十六PMOS晶体管的源极连接至所述电源，所述第十六PMOS晶体管的漏极通过所述第八电阻接地，其中所述第十六PMOS晶体管的所述漏极输出所述参考电压。

14.一种方法，包括：

产生第一偏置电流，所述第一偏置电流流过所述CMOS晶体管，使得所述CMOS晶体管的跨导保持恒定；

基于所述第一偏置电流产生参考电压；

将所述参考电压输入至放大器的正输入；

由所述放大器输出信号，其中所述输出反馈至所述放大器的负输入。

15.如权利要求14所述的方法，其中所述CMOS晶体管包括NMOS晶体管，其中所述偏置单元包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第一电阻，其中

所述第一、第二和第三PMOS晶体管的源极连接至电源；

所述第一PMOS晶体管的栅极和漏极都连接至所述第一NMOS晶体管的漏极；

所述第二PMOS晶体管的栅极连接至所述第一PMOS晶体管的栅极和所述第三PMOS晶体管的栅极；

所述第二PMOS晶体管的漏极连接至所述第一NMOS晶体管的栅极和所述第二NMOS晶体管的栅极；

所述第三PMOS晶体管的漏极连接至所述第二NMOS晶体管的栅极和所述第一电阻；

所述第一电阻连接至所述第三NMOS晶体管的栅极和漏极；以及

所述第一、第二、第三NMOS晶体管的源极接地；其中所述第三PMOS晶体管的所述漏极被配置为输出所述第一偏置电流。

16.如权利要求14所述的方法，其中所述CMOS晶体管包括PMOS晶体管，其中所述偏置单元包括第六NMOS晶体管、第七NMOS晶体管、第八NMOS晶体管、第七PMOS晶体管、第八PMOS晶体管和第三电阻，其中

所述第六、第七和第八NMOS晶体管的源极接地；

所述第六NMOS晶体管的栅极和漏极都连接至所述第七PMOS晶体管的漏极和第七NMOS晶体管的栅极；

所述第七NMOS晶体管的栅极连接至所述第八NMOS晶体管的栅极；

所述第七NMOS晶体管的漏极连接至所述第七PMOS晶体管的栅极和所述第八PMOS晶体管的漏极；

所述第八NMOS晶体管的漏极连接至所述第八PMOS晶体管的栅极和所述第三电阻；以及

所述第七、第八PMOS晶体管的源极连接至所述电源；其中所述第八NMOS晶体管的所述漏极被配置为输出所述第二偏置电流。

17.如权利要求14所述的方法，其中所述CMOS晶体管包括PMOS晶体管，其中所述偏置单元包括第九PMOS晶体管、第十PMOS晶体管、第十一PMOS晶体管、第九NMOS晶体管、第十NMOS晶体管、第十一NMOS晶体管和第四电阻，其中

所述第九、第十和第十一NMOS晶体管的源极接地；

所述第九NMOS晶体管的栅极和漏极都连接至所述第九PMOS晶体管的漏极和第十NMOS晶体管的栅极；

所述第十NMOS晶体管的所述栅极连接至所述第十一NMOS晶体管的栅极；

所述第十NMOS晶体管的漏极连接至所述第九PMOS晶体管的栅极和所述第十PMOS晶体管的漏极；

所述第十一NMOS晶体管的漏极连接至所述第十PMOS晶体管的栅极和所述第四电阻；

所述第四电阻连接至所述第十一PMOS晶体管的栅极和漏极；以及

所述第九、第十、第十一PMOS晶体管的源极连接至所述电源；其中所述第十一NMOS晶体管的所述漏极被配置为输出所述第一偏置电流。

18.一种方法，包括：

生成追踪CMOS晶体管的阈值电压的第二偏置电流；

基于所述第二偏置电流产生参考电压；

将所述参考电压输入至放大器的正输入；

由所述放大器输出信号，其中所述输出反馈至所述放大器的负输入。

19.如权利要求18所述的方法，其中所述CMOS晶体管包括NMOS晶体管，其中所述偏置单元包括第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第四NMOS晶体管、第五NMOS晶体管和第二电阻，其中

所述第四、第五和第六PMOS晶体管的源极连接至电源；

所述第四PMOS晶体管的栅极和漏极都连接至所述第四NMOS晶体管的漏极；

所述第五PMOS晶体管的栅极连接至所述第六PMOS晶体管的源极；

所述第五PMOS晶体管的漏极连接至所述第四NMOS晶体管的栅极和所述第五NMOS晶体管的栅极；

所述第六PMOS晶体管的漏极连接至所述第五NMOS晶体管的栅极和所述第二电阻；以及

所述第四、第五NMOS晶体管的源极接地；其中所述第六PMOS晶体管的所述漏极被配置为输出所述第二偏置电流。

20.如权利要求18所述的方法，其中所述CMOS晶体管包括NMOS晶体管，其中所述偏置单元包括第十二NMOS晶体管、第二放大器、第一电流源、第十二PMOS晶体管和第五电阻，其中

所述第一电流源连接至电源，所述第十二NMOS晶体管的漏极连接至所述第一电流源和所述第二放大器的负输入，所述第十二NMOS晶体管的源极接地并连接至所述第五电阻，所述第五电阻连接至所述第二放大器的正输入和所述第十二PMOS晶体的漏极，所述第十二PMOS晶体管的栅极连接至所述第二放大器的输出，且所述第十二PMOS晶体管的源极连接至所述电源，其中所述第十二PMOS晶体管的所述漏极输出所述第二偏置电流。

21.如权利要求18所述的方法，其中所述CMOS晶体管包括PMOS晶体管，其中所述偏置单元包括第十三NMOS晶体管、第三放大器、第二电流源、第十三PMOS晶体管和第六电阻，其中

所述第二电流源接地，所述第十三PMOS晶体管的漏极连接至所述第二电流源和所述第三放大器的负输入，所述第十三PMOS晶体管的源极连接至电源，所述第六电阻连接至所述第三放大器的正输入和所述第十三NMOS晶体的漏极，所述第十三NMOS晶体管的栅极连接至所述第三放大器的输出，且所述第十三NMOS晶体管的源极接地，其中所述第十三NMOS晶体管的所述漏极输出所述第二偏置电流。