CN109067368B - 基于cdmos工艺具有限流保护功能的功率运算放大器 - Google Patents

Abstract

本发明公开了一种基于CDMOS工艺具有限流保护功能的功率运算放大器，包括第一级运算放大单元、第二级运算放大单元、限流保护单元、偏置电路；所述偏置电路与第一级运算放大单元、第二级运算放大单元连接，第一级运算放大单元的输出端与第二级运算放大单元的输入端连接，所述限流保护单元与第二级运算放大器单元的输出端连接。本发明通过改进的电流源负载结构，简化了电路复杂度，减少了偏置电压的个数，进而减小了系统电路的静态功耗；通过在运算放大器输出级增加电流检测晶体管和电阻来感应输出电流大小，进而保护电路在输出短接时不被损毁，增强了系统的可靠性。

Description

基于CDMOS工艺具有限流保护功能的功率运算放大器

技术领域

本发明涉及一种功率运算放大器，特别涉及一种基于CDMOS工艺具有限流保护功能的功率运算放大器。

背景技术

功率放大类放大器广泛应用于通信系统和各种电子设备中，为负载提供足够大的信号功率，通常用于驱动电机、音圈电感、音响放大等实际应用中，具有低频段工作、大功率输出、高效率、智能控制等特点。近年来，随着集成电路设计及制造技术的不断发展，便携式、智能化电子产品逐渐向着轻便化、高集成度、微型化发展，这对低压功率类模拟集成电路的需求也在持续增加。

目前，低压大电流输出功率类运算放大器大多采用BJT工艺，但是在这种工艺下电路的热稳定性较差，尤其系统电路工作在较大输出电流的情况下。为了能够在复杂环境下，适应更大温度变化范围需要的要求，发展出了一些基于其他工艺的低压大电流功率运算放大器电路，如CMOS，CDMOS工艺。传统的运算放大器大多采用PMOS对管输入，以降低输入噪声，采用折叠式共源共栅结构以获得较高的直流增益。但是，由于PMOS晶体管的载流子迁移率较小，所以PMOS差分对输入管表现出较小的跨导，另外，在相同跨导的情况下PMOS管需要的宽长比会比NMOS管大很多，占用相对较大的版图面积，这将会增加设计成本。再者，传统的折叠式共源共栅结构中需要的偏置电压相对较多，这样增加了电路设计的复杂度、电路的整体静态功耗，还增加了芯片版图面积。由于大多集成类运算放大器的工作输出电流较小，一般不采用限流保护功能电路来限制输出。因此，考虑到芯片使用环境的复杂与多变，传统运算放大器结构，很难满足高增益、大电流输出、稳定性好的性能要求。

传统折叠式共源共栅电路中电流源负载电路通常采用图2中现有技术，虽然也可以实现提高第一级折叠式共源共栅级运算放大电路的直流增益，但是，电路中需要增加额外的直流偏置电路，进而增加电路的复杂度，并且会产生额外的功耗。

传统的两级运算放大器电路由于较少实现几百毫安，甚至更大的电流输出，所以没有限流保护电路。在设计输出较大电流的运算放大器电路时，输出级运算放大电路中的晶体管往往采用相对较大的宽长比，一般为几千或者上万，当输出级意外短接至VDD或者GND时，输出级晶体管将会在瞬间流过几百毫安甚至几安的大电流，这很容易烧坏输出级晶体管，因此就需要设计特殊的限流保护电路来提高运算放大器的可靠性。

在传统的运算放大电路中，跨导线性环电路晶体管的偏压，如图4中PMOS管MP5和NMOS管MN9的栅极电压偏置电路往往直接采用简单的偏置实现，如二极管串接的MOS管实现，这种结构产生的偏压稳定性相对较差。

发明内容

为了解决上述技术问题，本发明提供一种结构简单、安全可靠的基于CDMOS工艺具有限流保护功能的功率运算放大器。

本发明解决上述问题的技术方案是：一种基于CDMOS工艺具有限流保护功能的功率运算放大器，包括第一级运算放大单元、第二级运算放大单元、限流保护单元、偏置电路；

所述偏置电路与第一级运算放大单元、第二级运算放大单元连接，用于向第一级运算放大单元和第二级运算放大单元提供对应的偏置电压；

所述第一级运算放大单元的输出端与第二级运算放大单元的输入端连接，用于提供高的直流增益；

所述第二级运算放大单元的输入端与第一级运算放大单元的输出端连接，用于增加第一级运算放大单元输出信号的最大摆幅；

所述限流保护单元与第二级运算放大器单元的输出端连接，当输出电流超过额定值后，限流保护电路将第二级运算放大单元输出对管的栅极电压限定在一个固定值，而不受输入的变化的影响，以保护输出对管不使其流过过大电流而损坏。

上述基于CDMOS工艺具有限流保护功能的功率运算放大器，所述第一级运算放大单元包括NMOS对管输入的折叠式共源共栅放大电路，折叠式共源共栅放大电路采用有源负载技术，提高第一级运放单元的直流增益，折叠式共源共栅放大电路包括第一至第八NMOS管、第一至第四PMOS管，其中第一NMOS管的栅极、第二NMOS管的栅极分别接输入信号VIN+、VIN-，第一NMOS管的源极和第二NMOS管的源极连接并接到第三NMOS管的漏极，第三NMOS管的源极和第四NMOS管的漏极相连接，第四NMOS管的源极接地，第三NMOS管的栅极、第四NMOS管的栅极相连并接入偏置电路提供的偏压VB；第一PMOS管的栅极与第二PMOS管的栅极相连并接入偏置电路提供的偏压VB1，第一PMOS管的源极、与第二PMOS管的源极接电源，第一PMOS管的漏极和第三PMOS管的源极以及第二NMOS管的漏极相连，第二PMOS管的漏极与第四NMOS管的源极以及第一NMOS管的漏极相连，第三PMOS管的栅极和第四PMOS管的栅极相连并接入偏置电路提供的偏压VB2，第三PMOS管的漏极与第五NMOS管的栅极和漏极、第六NMOS管的栅极、第七NMOS管的栅极、第八NMOS管的栅极相连接，第五NMOS管的源极和第七NMOS管的漏极相连接，第七NMOS管的源极接地，第六NMOS管的源极和第八NMOS管的漏极相连接，第八NMOS管的源极接地。

上述基于CDMOS工艺具有限流保护功能的功率运算放大器，所述第二级运算放大单元包括由第九NMOS管、第五PMOS管构成的，为输出对管栅极提供稳定偏压的跨导线性环电路；由第七PMOS管、第十一NMOS管构成的Class-AB输出级电路；由第一电阻、第二电阻、第一电容、第二电容构成的，用于密勒补偿的补偿电路；由负载电阻和负载电容构成的输出负载；所述第四PMOS管的漏极与第七PMOS管的栅极、第五PMOS管的源极、第九NMOS管的漏极相连接，第七PMOS管的源极接入电源，第五PMOS管的漏极和第九NMOS管的源极相连后并与第六NMOS管的漏极、第十一NMOS管的栅极相连接，第五PMOS管的栅极接入偏置电路提供的偏压VP1，第九NMOS管的栅极接入偏置电路提供的偏压VP2，第十一NMOS管的源极接地，第十一NMOS管的漏极和第七PMOS管的漏极相连构成输出端OUT；密勒补偿电路中第一电阻的一端与第七PMOS管的栅极相连接，第一电阻的另一端与第一电容的一端相连，第一电容的另一端连接输出端OUT，第二电阻的一端与第十一NMOS管的栅极相连，第二电阻的另一端与第二电容的一端连接，第二电容的另一端连接输出端OUT；负载电阻的一端接输出端OUT，负载电阻的另一端接地，输出负载电容的一端接输出端OUT，输出负载电容的另一端接地。

上述基于CDMOS工艺具有限流保护功能的功率运算放大器，所述限流保护电路包括第六PMOS管、第八至第十三PMOS管、第十NMOS管、第十二至第十八NMOS管、第三至第六电阻；所述第三电阻的一端接电源，第三电阻的另一端分别接第九PMOS管的源极、第八PMOS管的源极，第四电阻的一端接电源，第四电阻的另一端接第十PMOS管的源极，第八PMOS管的栅极接第七PMOS管的栅极，第八PMOS管的漏极接输出端OUT，第九PMOS管的栅极与第十PMOS管的栅极、第十PMOS管的源极相连接，第九PMOS管的漏极与第十三NMOS管的漏极、第六PMOS管的栅极相连接，第十PMOS管的栅极和漏极与第十四NMOS管的漏极相连接，第六PMOS管的源极接电源，第六PMOS管的漏极接第七PMOS管的栅极，第十三NMOS管的栅极、第十四NMOS管的栅极、第十五NMOS管的栅极和漏极、第十六NMOS管的栅极相连接，第十三NMOS管的源极、第十四NMOS管的源极、第十五NMOS管的源极、第十六NMOS管的源极接地，第十六NMOS管的漏极接第十一PMOS管的漏极、第十一PMOS管的栅极、第十二PMOS管的栅极、第十三PMOS管的栅极，第十一PMOS管的源极、第十二PMOS管的源极、第十三PMOS管的源极均接电源，第十二PMOS管的漏极与第十七NMOS管的漏极、第十NMOS管的栅极连接，第十NMOS管的漏极与第十一NMOS管的栅极相连接，第十NMOS管的源极接地，第十七NMOS管的栅极和第十三PMOS管的漏极、第十八NMOS管的栅极、第十八NMOS管的漏极相连，第十七NMOS管的源极接第五电阻的一端、第十二NMOS管的源极，第五电阻的另一端接地，第十八NMOS管的源极接第六电阻的一端，第六电阻的另一端接地，第十二NMOS管的栅极与第十一NMOS管的栅极相连接，第十二NMOS管的漏极接输出端OUT。

上述基于CDMOS工艺具有限流保护功能的功率运算放大器，所述偏置电路为第一级运算放大单元提供偏置电压VB、VB1、VB2、为第二级运算放大单元提供偏置电压VP1、VP2，偏置电路包括第十四至第二十七PMOS管、第十九至第三十三NMOS管；其中第十四PMOS管的源极接电源，第十四PMOS管的漏极接第十五PMOS管的源极，第十五PMOS管的栅极和漏极相连并与第十四PMOS管的栅极连接在一起为折叠式共源共栅放大电路提供偏压VB2，第十五PMOS管的漏极与第十九NMOS管的漏极相连；第十九NMOS管的源极与第二十一NMOS管的漏极相连接，第二十一NMOS管的源极、第二十二NMOS管的源极接地，第二十二NMOS管的漏极与第二十NMOS管的源极相连接，第十九NMOS管的栅极、第二十NMOS管的栅极、第二十一NMOS管的栅极、第二十二NMOS管的栅极、第二十NMOS管的漏极连接在一起为折叠式共源共栅放大单元提供偏压VB；第二十NMOS管的漏极与第十七PMOS管的漏极相连接，第十七PMOS管的栅极外接控制电压VOH/VOL，第十七PMOS管的源极接第十六PMOS管的漏极，第十六PMOS管的栅极外接基准源偏置电压V_REF，第十六PMOS管的源极接电源；第十八PMOS管的源极接电源，第十八PMOS管的漏极、第十八PMOS管的栅极、第二十四NMOS管的漏极连接在一起并为第一级运算放大单元提供偏压VB1；第二十四NMOS管的源极接第二十六NMOS管的漏极，第二十六NMOS管的源极接地，第二十四NMOS管的栅极、第二十五NMOS管的栅极、第二十六NMOS管的栅极、第二十七NMOS管的栅极连接至VB，第二十七NMOS管的源极接地，第二十七NMOS管的漏极接第二十五NMOS管的源极，第二十五NMOS管的漏极接第二十八NMOS管的源极、第二十三NMOS管的栅极，第二十八NMOS管的漏极接第十九PMOS管的栅极和漏极，第十九PMOS管的源极接电源，第二十八NMOS管的栅极与第二十九NMOS管的栅漏极相连接产生偏压VP2为第二级运算放大单元中跨导线性环电路提供偏压；第二十九NMOS管的源极接第三十NMOS管的栅极和漏极，第三十NMOS管的源极接地，第二十九NMOS管的栅极、第二十九NMOS管的漏极、第二十一PMOS管的漏极相连接，第二十一PMOS管的源极与第二十PMOS管的漏极以及第二十三NMOS管的漏极相连接，第二十三NMOS管的源极接地，第二十PMOS管的源极接电源，第二十PMOS管的栅极与第二十二PMOS管的栅极一起连接至VB1，第二十一PMOS管的栅极和第二十三PMOS管的栅极一起连接至VB2；第二十二PMOS管的源极接电源，第二十二PMOS管的漏极接第二十三PMOS管的源极，第二十三PMOS管的漏极接第二十五PMOS管的源极、第二十七PMOS管的栅极，第二十七PMOS管的源极接电源，第二十五PMOS管的栅极、第二十六PMOS管的栅极和漏极连接在一起并产生偏压VP1为第二级运算放大单元中跨导线性环电路提供偏压，第二十六PMOS管的源极接第二十四PMOS管的栅极和漏极，第二十四PMOS管的源极接电源，第二十六PMOS管的栅漏极相连并与第三十二NMOS管的漏极连在一起，第三十二NMOS管的源极接第二十七PMOS管的漏极、第三十三NMOS管的漏极，第三十三NMOS管的源极接地，第三十二NMOS管、第三十三NMOS管的栅极连接在一起并接至VB；所述第三十一NMOS管的栅极、第三十一NMOS管的漏极、第二十五PMOS管的漏极连接在一起，第三十一NMOS管的源极接地。

上述基于CDMOS工艺具有限流保护功能的功率运算放大器，所述第一级运算放大单元中，第一至第八NMOS管的晶体管沟道宽长比分别为250/1、250/1、60/1、30/1、50/1、50/1、25/1、25/1，第一至第四PMOS管的晶体管沟道宽长比分别为50/1、50/1、150/1、150/1。

上述基于CDMOS工艺具有限流保护功能的功率运算放大器，所述第二级运算放大单元中，第五PMOS管、第七PMOS管的晶体管沟道宽长比分别为250/1、17000/1，第九NMOS管、第十一NMOS管的晶体管沟道宽长比分别为75/1、5040/1，第一电阻、第二电阻的阻值均为14.3KΩ，第一电容、第二电容的容值均为4.3pF，负载电阻的阻值为100Ω，负载电容的容值为10pF。

上述基于CDMOS工艺具有限流保护功能的功率运算放大器，所述限流保护电路中，第六PMOS管、第八至第十三PMOS管的晶体管沟道宽长比分别为15/1、200/1、50/1、50/1、150/1、150/1、250/1，第十NMOS管、第十二至第十八NMOS管的晶体管沟道宽长比分别为7.5/1、120/1、250/1、250/1、60/1、30/1、50/1、50/1，第三至第六电阻的阻值分别为57.6Ω、45.8KΩ、19Ω、38.2KΩ。

上述基于CDMOS工艺具有限流保护功能的功率运算放大器，所述偏置电路中，第十四至第二十七PMOS管的晶体管沟道宽长比分别为10/1、60/1、41.7/1、50/1、20/1、40/1、20/1、60/1、10/1、30/1、400/1、250/1、250/1、400/1，第十九至第三十三NMOS管的晶体管沟道宽长比分别为20/1、10/1、10/1、5/1、120/1、20/1、10/1、10/1、5/1、75/1、75/1、120/1、20/1、20/1、10/1。

本发明的有益效果在于：本发明通过采用电流源负载技术，简化了电路的设计，减少了偏置电压的个数，进而减小了系统电路的静态功耗；本发明特殊设计的限流电路，保护了电路在输出短接至VDD或GND时，不被损毁，增强了系统的可靠性；另外，本发明的输出级中为输出PMOS管和NMOS管的栅极提供偏压的跨导线性环电路，通过两个闭环反馈电路增强了偏置电压的稳定性，进而稳定了运算放大器的输出。

附图说明

图1为传统的两级跨导放大器原理图。

图2为传统电流源负载结构原理图。

图3为本发明采用的电流源负载结构原理图。

图4为本发明的两级运算放大单元及限流保护电路原理图。

图5为本发明的偏置电路原理图。

图6为本发明的两级运算放大电路直流增益和相位裕度仿真曲线图。

图7为本发明的两级运算放大电路最大不失真交流输出电流仿真曲线图。

图8为本发明的限流保护电路输出短接至GND时，输出短路电流大小的仿真曲线图。

图9为本发明的限流保护电路输出短接至VDD时，输出短路电流大小的仿真曲线图。

具体实施方式

下面结合附图和实施例对本发明作进一步的说明。

如图3-图5所示，一种基于CDMOS工艺具有限流保护功能的功率运算放大器，包括第一级运算放大单元、第二级运算放大单元、限流保护单元、偏置电路；所述偏置电路与第一级运算放大单元、第二级运算放大单元连接，用于向第一级运算放大单元和第二级运算放大单元提供对应的偏置电压；所述第一级运算放大单元的输出端与第二级运算放大单元的输入端连接，用于提供高的直流增益；所述第二级运算放大单元的输入端与第一级运算放大单元的输出端连接，用于增加第一级运算放大单元输出信号的最大摆幅；所述限流保护单元与第二级运算放大器单元的输出端连接，当输出电流超过额定值后，限流保护电路将第二级运算放大单元输出对管的栅极电压上拉或下拉(对于输出PMOS管栅极电位被上拉，对于输出NMOS晶体管栅极电位被下拉)至一个固定电平值，从而使得输出晶体管输出限定电流，以保护输出对管不使其流过过大电流而损坏。

所述第一级运算放大单元包括NMOS对管输入的折叠式共源共栅放大电路，折叠式共源共栅放大电路采用有源负载技术，提高第一级运放单元的直流增益，折叠式共源共栅放大电路包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4，其中第一NMOS管MN1的栅极、第二NMOS管MN2的栅极分别接输入信号VIN+、VIN-，第一NMOS管MN1的源极和第二NMOS管MN2的源极连接并接到第三NMOS管MN3的漏极，第三NMOS管MN3的源极和第四NMOS管MN4的漏极相连接，第四NMOS管MN4的源极接地GND，第三NMOS管MN3的栅极、第四NMOS管MN4的栅极相连并接入偏置电路提供的偏压VB；第一PMOS管MP1的栅极与第二PMOS管MP2的栅极相连并接入偏置电路提供的偏压VB1，第一PMOS管MP1的源极、与第二PMOS管MP2的源极接电源VDD，第一PMOS管MP1的漏极和第三PMOS管MP3的源极以及第二NMOS管MN2的漏极相连，第二PMOS管MP2的漏极与第四NMOS管MN4的源极以及第一NMOS管MN1的漏极相连，第三PMOS管MP3的栅极和第四PMOS管MP4的栅极相连并接入偏置电路提供的偏压VB2，第三PMOS管MP3的漏极与第五NMOS管MN5的栅极和漏极、第六NMOS管MN6的栅极、第七NMOS管MN7的栅极、第八NMOS管MN8的栅极相连接，第五NMOS管MN5的源极和第七NMOS管MN7的漏极相连接，第七NMOS管MN7的源极接地GND，第六NMOS管MN6的源极和第八NMOS管MN8的漏极相连接，第八NMOS管MN8的源极接地GND。

所述第二级运算放大单元包括由第九NMOS管MN9、第五PMOS管MP5构成的，为输出对管栅极提供稳定偏压的跨导线性环电路；由第七PMOS管MP7、第十一NMOS管MN11构成的Class-AB输出级电路；由第一电阻R1、第二电阻R2、第一电容C1、第二电容C2构成的，用于密勒补偿的密勒补偿电路；由负载电阻RL和负载电容CL构成的输出负载；所述第四PMOS管MP4的漏极与第七PMOS管MP7的栅极、第五PMOS管MP5的源极、第九NMOS管MN9的漏极相连接，第七PMOS管MP7的源极接入电源，第五PMOS管MP5的漏极和第九NMOS管MN9的源极相连后并与第六NMOS管MN6的漏极、第十一NMOS管MN11的栅极相连接，第五PMOS管MP5的栅极接入偏置电路提供的偏压VP1，第九NMOS管MN9的栅极接入偏置电路提供的偏压VP2，第十一NMOS管MN11的源极接地GND，第十一NMOS管MN11的漏极和第七PMOS管MP7的漏极相连构成输出端OUT；密勒补偿电路中第一电阻R1的一端与第七PMOS管MP7的栅极相连接，第一电阻R1的另一端与第一电容C1的一端相连，第一电容C1的另一端连接输出端OUT，第二电阻R2的一端与第十一NMOS管MN11的栅极相连，第二电阻R2的另一端与第二电容C2的一端连接，第二电容C2的另一端连接输出端OUT；负载电阻RL的一端接输出端OUT，负载电阻RL的另一端接地GND，输出负载电容CL的一端接输出端OUT，输出负载电容CL的另一端接地GND；所述跨导线性环电路中采用两个反馈环路来增加输出对管栅极电压的稳定性，从而稳定运算放大器输出端电压。

所述限流保护电路包括第六PMOS管MP6、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12、第十三PMOS管MP13、第十NMOS管MN10、第十二NMOS管MN12、第十三NMOS管MN13、第十四NMOS管MN14、第十五NMOS管MN15、第十六NMOS管MN16、第十七NMOS管MN17、第十八NMOS管MN18、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6；所述第三电阻R3的一端接电源VDD，第三电阻R3的另一端分别接第九PMOS管MP9的源极、第八PMOS管MP8的源极，第四电阻R4的一端接电源VDD，第四电阻R4的另一端接第十PMOS管MP10的源极，第八PMOS管MP8的栅极接第七PMOS管MP7的栅极，第八PMOS管MP8的漏极接输出端OUT，第九PMOS管MP9的栅极与第十PMOS管MP10的栅极、第十PMOS管MP10的源极相连接，第九PMOS管的漏极与第十三NMOS管MN13的漏极、第六PMOS管MP6的栅极相连接，第十PMOS管的栅极和漏极与第十四NMOS管的漏极相连接，第六PMOS管MP6的源极接电源VDD，第六PMOS管MP6的漏极接第七PMOS管MP7的栅极，第十三NMOS管MN13的栅极、第十四NMOS管MN14的栅极、第十五NMOS管MN15的栅极和漏极、第十六NMOS管MN16的栅极相连接，第十三NMOS管MN13的源极、第十四NMOS管MN14的源极、第十五NMOS管MN15的源极、第十六NMOS管MN16的源极接地GND，第十六NMOS管MN16的漏极接第十一PMOS管MP11的漏极、第十一PMOS管MP11的栅极、第十二PMOS管MP12的栅极、第十三PMOS管MP13的栅极，第十一PMOS管MP11的源极、第十二PMOS管MP12的源极、第十三PMOS管MP13的源极均接电源VDD，第十二PMOS管MP12的漏极与第十七NMOS管MN17的漏极、第十NMOS管MN10的栅极相连接，第十NMOS管MN10的漏极与第十一NMOS管MN11的栅极相连接，第十NMOS管MN10的源极接地，第十七NMOS管MN17的栅极和第十八NMOS管MN18的漏极和栅极相连接，第十七NMOS管MN17的源极接第五电阻R5的一端、第十二NMOS管MN12的源极，第五电阻R5的另一端接地GND，第十八NMOS管MN18的源极接第六电阻R6的一端，第六电阻R6的另一端接地GND，第十二NMOS管MN12的栅极与第十一NMOS管MN11的栅极相连接，第十二NMOS管MN12的漏极接输出端OUT。

所述偏置电路为第一级运算放大单元提供偏置电压VB、VB1、VB2、为第二级运算放大单元提供偏置电压VP1、VP2，偏置电路包括第十四PMOS管MP14、第十五PMOS管MP15、第十六PMOS管MP16、第十七PMOS管MP17、第十八PMOS管MP18、第十九PMOS管MP19、第二十PMOS管MP20、第二十一PMOS管MP21、第二十二PMOS管MP22、第二十三PMOS管MP23、第二十四PMOS管MP24、第二十五PMOS管MP25、第二十六PMOS管MP26、第二十七PMOS管MP27、第十九NMOS管MN19、第二十NMOS管MN20、第二十一NMOS管MN21、第二十二NMOS管MN22、第二十三NMOS管MN23、第二十四NMOS管MN24、第二十五NMOS管MN25、第二十六NMOS管MN26、第二十七NMOS管MN27、第二十八NMOS管MN28、第二十九NMOS管MN29、第三十NMOS管MN30、第三十一NMOS管MN31、第三十二NMOS管MN32、第三十三NMOS管MN33；其中第十四PMOS管MP14的源极接电源VDD，第十四PMOS管MP14的漏极接第十五PMOS管MP15的源极，第十五PMOS管MP15的栅极和漏极相连并与第十四PMOS管的栅极连接在一起为折叠式共源共栅放大电路提供偏压VB2，第十五PMOS管MP15的漏极与第十九NMOS管MN19的漏极相连；第十九NMOS管MN19的源极与第二十一NMOS管MN21的漏极相连接，第二十一NMOS管MN21的源极、第二十二NMOS管MN22的源极接地GND，第二十二NMOS管MN22的漏极与第二十NMOS管MN20的源极相连接，第十九NMOS管MN19的栅极、第二十NMOS管MN20的栅极、第二十一NMOS管MN21的栅极、第二十二NMOS管MN22的栅极、第二十NMOS管MN20的漏极连接在一起为折叠式共源共栅放大单元提供偏压VB；第二十NMOS管MN20的漏极与第十七PMOS管MP17的漏极相连接，第十七PMOS管MP17的栅极外接控制电压VOH/VOL，第十七PMOS管MP17的源极接第十六PMOS管MP16的漏极，第十六PMOS管MP16的栅极外接基准源偏置电压V_REF，第十六PMOS管MP16的源极接电源VDD；第十八PMOS管MP18的源极接电源VDD，第十八PMOS管MP18的漏极、第十八PMOS管MP18的栅极、第二十四NMOS管MN24的漏极连接在一起并为第一级运算放大单元提供偏压VB1；第二十四NMOS管MN24的源极接第二十六NMOS管MN26的漏极，第二十六NMOS管MN26的源极接地GND，第二十四NMOS管MN24的栅极、第二十五NMOS管MN25的栅极、第二十六NMOS管MN26的栅极、第二十七NMOS管MN27的栅极连接至VB，第二十七NMOS管MN27的源极接地GND，第二十七NMOS管MN27的漏极接第二十五NMOS管MN25的源极，第二十五NMOS管MN25的漏极接第二十八NMOS管MN28的源极、第二十三NMOS管MN23的栅极，第二十八NMOS管MN28的漏极接第十九PMOS管MP19的栅极和漏极，第十九PMOS管MP19的源极接电源VDD，第二十八NMOS管MN28的栅极与第二十九NMOS管MN29的栅漏极相连接产生偏压VP2为第二级运算放大单元中跨导线性环电路提供偏压；第二十九NMOS管MN29的源极接第三十NMOS管MN30的栅极和漏极，第三十NMOS管MN30的源极接地GND，第二十九NMOS管MN29的栅极、第二十九NMOS管MN29的漏极、第二十一PMOS管MP21的漏极相连接，第二十一PMOS管MP21的源极与第二十PMOS管MP20的漏极、第二十三NMOS管MN23的漏极相连接，第二十三NMOS管MN23的源极接地GND，第二十PMOS管MP20的源极接电源VDD，第二十PMOS管MP20的栅极与第二十二PMOS管MP22的栅极一起连接至VB1，第二十一PMOS管MP21的栅极和第二十三PMOS管MP23的栅极一起连接至VB2；第二十二PMOS管MP22的源极接电源VDD，第二十二PMOS管MP22的漏极接第二十三PMOS管MP23的源极，第二十三PMOS管MP23的漏极接第二十五PMOS管MP25的源极、第二十七PMOS管MP27的栅极，第二十七PMOS管MP27的源极接电源VDD，第二十五PMOS管MP25的栅极、第二十六PMOS管MP26的栅极和漏极连接在一起并产生偏压VP1为第二级运算放大单元中跨导线性环电路提供偏压，第二十六PMOS管MP26的源极接第二十四PMOS管MP24的栅极和漏极，第二十四PMOS管MP24的源极接电源VDD，第二十六PMOS管MP26的栅漏极相连并与第三十二NMOS管MN32的漏极连在一起，第三十二NMOS管MN32的源极接第二十七PMOS管MP27的漏极、第三十三NMOS管MN33的漏极，第三十三NMOS管MN33的源极接地GND，第三十二NMOS管MN32、第三十三NMOS管MN33的栅极连接在一起并接至VB；所述第三十一NMOS管MN31的栅极、第三十一NMOS管MN31的漏极、第二十五PMOS管MP25的漏极连接在一起，第三十一NMOS管MN31的源极接地GND。

所述第一级运算放大单元中，第一至第八NMOS管的晶体管沟道宽长比分别为250/1、250/1、60/1、30/1、50/1、50/1、25/1、25/1，第一至第四PMOS管的晶体管沟道宽长比分别为50/1、50/1、150/1、150/1。

所述第二级运算放大单元中，第五PMOS管MP5、第七PMOS管MP7的晶体管沟道宽长比分别为250/1、17000/1，第九NMOS管MN9、第十一NMOS管MN11的晶体管沟道宽长比分别为75/1、5040/1，第一电阻R1、第二电阻R2的阻值均为14.3KΩ，第一电容C1、第二电容C2的容值均为4.3pF，负载电阻RL的阻值为100Ω，负载电容CL的容值为10pF。

所述限流保护电路中，第六PMOS管MP6、第八至第十三PMOS管的晶体管沟道宽长比分别为15/1、200/1、50/1、50/1、150/1、150/1、250/1，第十NMOS管MN10、第十二至第十八NMOS管的晶体管沟道宽长比分别为7.5/1、120/1、250/1、250/1、60/1、30/1、50/1、50/1，第三至第六电阻的阻值分别为57.6Ω、45.8KΩ、19Ω、38.2KΩ。

所述偏置电路中，第十四至第二十七PMOS管的晶体管沟道宽长比分别为10/1、60/1、41.7/1、50/1、20/1、40/1、20/1、60/1、10/1、30/1、400/1、250/1、250/1、400/1，第十九至第三十三NMOS管的晶体管沟道宽长比分别为20/1、10/1、10/1、5/1、120/1、20/1、10/1、10/1、5/1、75/1、75/1、120/1、20/1、20/1、10/1。

本发明提供的两级运算放大器中，第一级运算放大单元中第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8组成电流源负载，其中第五NMOS管MN5、第六NMOS管MN6晶体管的宽长比是第七NMOS管MN7、第八NMOS管MN8晶体管宽长比的2倍。电路正常工作条件下第五NMOS管MN5、第六NMOS管MN6晶体管工作在饱和区，第七NMOS管MN7、第八NMOS管MN8晶体管工作在线性区。

如图2现有技术够成的电流源负载的输出电阻为：

其中g_m6，g_mb6分别为第六NMOS管的跨导和背栅跨导，r₀₆,r₀₈分别为第六、第八NMOS晶体管的饱和导通电阻。

本发明采用的电流源负载如图3，由于第六NMOS管MN6、第五NMOS管MN5工作在饱和区，第七NMOS管MN7、第八NMOS管MN8管工作在线性区，且

V_DSN7≤2(V_GSN7-V_THN7)

其中V_DSN7，V_GSN7分别为第七NMOS管的漏源电压和栅源电压，V_THN7为第七NMOS管的阈值电压。流过第七NMOS管的电流I_DN7由下式得到：

μ_n为NMOS管电子的迁移率，C_ox为MOS管单位面积的栅氧化层电容，为第七NMOS管沟道的宽长比。该种工作条件下晶体管第七NMOS管MN7相当于一电阻，该阻值为：

该电阻远大于晶体管饱和导通时的导通电阻；

两级运算放大电路的直流增益A_v01表达式：

其中g_mn1、g_mn5、g_mn10分别为第一、五、第十NMOS管的跨导，g_mp3、g_mp7分别为第三、第七PMOS管的跨导，g_mpb3、g_mnb5分别为第三PMOS管、第五NMOS管的背栅跨导，r_0p1、r_0p3、r_0p7分别为第一、第三、第七PMOS管的饱和导通电阻，r_0n5、r_0n10分别为第五、第十NMOS管的饱和导通电阻，R_0n7为第七NMOS管的工作在线性区的电阻。

现有技术电流源负载构成的两级运算放大电路的直流增益A_v02表达式：

由于

R_on7>r_on7

可得：

A_v01>A_v02

其中r_0n7为第七NMOS管的饱和导通电阻。

本发明的两级运算放大器电路采用如图3所示的电流源负载，与现有技术相比减少了偏置压的个数，同时降低了系统电路的静态功耗。

所述限流保护电路用于限制该两级运算放大器输出级第七PMOS管MP7和第十NMOS管MN10流过的最大电流，当输出被短接至VDD或者GND的情况下，限流保护电路工作，将输出电流限定在一个设定值，本发明设定在800mA左右。

所述限流保护电路中分别采用第八PMOS管MP8和第十二NMOS管MN12分别检测该两级运算放大电路输出级第七PMOS管MP7和第十一NMOS管MN11中流过的电流。

限流保护电路中，对于输出第七PMOS管MP7限流的保护电路包括，第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10，第十三NMOS管MN13、第十四NMOS管MN14、第十五NMOS管MN15、第十六NMOS管MN16以及第三电阻R3、第四电阻R4和第三电容C3。其中第三电阻R3的阻值比第四电阻R4的阻值大很多，正常状态下第九PMOS管MP9的源极电位较高，第三电阻R3上的电压降较小，不超过其阈值电压，此时，流过第八PMOS管MP8的电流较小，同样的在第四电阻R4上产生的电压降相较于第三电阻R3上的电压降更小，所以第十PMOS管MP10的源极电位较第九PMOS管MP9源极电位高；由于第九PMOS管MP9和第十PMOS管MP10的栅极相连，所以栅压相同，流过第九PMOS管MP9和第十PMOS管MP10的电流相同，第九PMOS管MP9采用二极管接法，工作在饱和区，第十PMOS管MP10的源极电位较高，所以第十PMOS管MP10工作在线性区才能保证流过电流检测第八PMOS管MP8的电流较小，这种情况下第九PMOS管MP9的栅极电位与第九PMOS管MP9的源极电位接近，均为高电平，这个时候第六PMOS管MP6的栅极为高电平，第六PMOS管MP6不导通，第七PMOS管MP7正常工作；当输出端短接至GND的情况下，第七PMOS管MP7将流过很大电流，这种情况下第八PMOS管MP8中流过的电流增大，相应的第三电阻R3上产生的压降增大，第九PMOS管MP9源极的电位降低，第九PMOS管MP9的漏极电位跟随源极电位降低，此时第六PMOS管MP6的栅极电位降低，低于一个阈值电压VTP，第六PMOS管MP6导通，将第六PMOS管MP6的漏极电位拉高，由于第六PMOS管MP6的漏极与第七PMOS管MP7的栅极相连，这样第七PMOS管MP7的栅极电位被固定在一个限定值，此时流过第七PMOS管MP7的电流被限定在800mA左右，不至于因输出短接至地GND而损坏。本发明中第七PMOS管MP7管的宽长比高达17000，所以如果不设计限流保护电路，输出短接时将会产生巨大电流(几安培)，进而会瞬间烧坏芯片。

限流电路中第八PMOS管MP8及第三电阻R3、第四电阻R4的设计规则如下：

忽略沟道长度调制效应，第七PMOS管MP7电流I_MP7与栅源电压V_GSP7的计算公式如下：

V_GSP7＝VDD-V₀₁

μ_p为PMOS管空穴的迁移率，V_GSP7为第七PMOS管的栅源电压，V_THP7为第七PMOS管的阈值电压，VDD为电源电压，V₀₁为第七PMOS管的栅端电压，为第七PMOS管沟道的宽长比；

流过第三电阻R3上的电流I_R3为：

I_R3＝I_MP8+I_MP9＝I_MP8+I_MN14

I_MP8、I_MP9、I_MN14分别为流过第八、第九PMOS管中的电流和流过第十四NMOS管的电流。

流过第八PMOS管MP8的电流为：

V_GSP8＝VDD-(I_MP8+I_MN14)R₃-V₀₁

其中V_GS8为第八PMOS管的栅源电压，V_THP8为第八PMOS管的阈值电压，VDD为电源电压，R₃为第三电阻的阻值。

根据以上各式可得：

第七PMOS管MP7中流过的电流逐渐增大过程中，第八PMOS管MP8中流过的电流也将增加，第九PMOS管MP9的源极电位将下降，当第九PMOS管MP9源极电位和第十PMOS管MP10的源极电位相等时，即为第九PMOS管MP9漏极电位由高转低的转折点，此时流过第八PMOS管MP8电流大小的计算方法如下：

V_b＝VDD-I_MN14R₄

I_MP9＝I_MP10＝I_MN14

可得:

进而可得

其中Va，Vb分别为限流电路中a,b点的电位，R4为第四电阻的阻值、I_MP10为流过第十PMOS管中的电流。

本发明中只要设定流过第七PMOS管MP7中的最大电流值I_MP7根据晶体管的工艺参数，可以通过选定电流检测晶体管第八PMOS管MP8的宽长比，进而来确定第三电阻R3和第四电阻R4的比值。本发明中第八PMOS管MP8的宽长比为200:1，第四电阻R4与第三电阻R3的比值约为R4：R3≈795:1

限流保护电路中，对第十一NMOS管MN11限流的保护电路包括，第十一PMOS管MP11、第十二PMOS管MP12、第十三PMOS管MP13，第十NMOS管MN10、第十二NMOS管MN12、第十七NMOS管MN17、第十八NMOS管MN18、第五电阻R5、第六电阻R6。其中第六电阻R6的阻值比第五电阻R5的阻值大很多，正常状态下第十七NMOS管MN17的源极电位较低，第五电阻R5上的电压降较小，不超过其阈值电压，此时，流过第十二NMOS管MN12的电流较小，同样的在第五电阻R5上产生的电压降相较于第三电阻R3上的电压降更小(因为正常情况下流过第十七NMOS管MN17和第十八NMOS管MN18的电流相当)，所以第十NMOS管MN10的源极电位较第十八NMOS管MN18的源极电位高；由于第十七NMOS管MN17和第十八NMOS管MN18的栅极相连，所以栅压相同，流过第十七NMOS管MN17和第十八NMOS管MN18的电流相同，第十八NMOS管MN18采用二极管接法，工作在饱和区，第十七NMOS管MN17的源极电位较高，所以第十七NMOS管MN17工作在线性区才能保证流过第十二NMOS管MN12的电流较小，这种情况下第十一NMOS管MN11管的漏极电位与第十一NMOS管MN11的源极电位接近，均为低电平，这个时候第十NMOS管MN10的栅极为低电平，第六PMOS管MP6不导通，第十一NMOS管MN11正常工作；当输出端短接至VDD的情况下，第十一NMOS管MN11将流过很大电流，这种情况下第十二NMOS管MN12中流过的电流增大，相应的第三电阻R3上产生的压降增大，第十七NMOS管MN17源极的电位升高，第十七NMOS管MN17的漏极电位跟随源极电位升高，此时第十NMOS管MN10的栅极电位升高，高于一个阈值电压VTN，第十NMOS管MN10导通，将第十一NMOS管MN11的漏极电位拉低，由于第十NMOS管MN10的漏极与第十一NMOS管MN11的栅极相连，这样第十一NMOS管MN11的栅极电位被固定在一个限定值，此时流过第十一NMOS管MN11的电流被限定在800mA左右，不至于因输出短接至电源VDD而损坏。本发明中第十一NMOS管MN11的宽长比高达8400，所以如果不设计限流保护电路，输出短接至VDD时将会产生巨大电流(几安培)，进而会瞬间烧坏芯片。

限流电路中第十二NMOS管MN12及第五电阻R5、第六电阻R6的设计原则如下：

忽略沟道长度调制效应，流过第十一NMOS管MN11电流I_MN11、第十一NMOS管MN11栅源电压V_GSN11计算如下：

V_GSN11＝V₀₂

V₀₂为第十一NMOS管的栅端电压，V_THN11为第十一NMOS管的阈值电压。

流过第五电阻R5上的电流为：

I_R5＝I_MN12+I_MN17＝I_MN12+I_MP13

I_MN17和I_MP13分别为流过第十二NMOS管和第十三PMOS管中的电流。

流过第十二NMOS管MN12的电流为：

V_GSN12＝V₀₂-(I_MN12+I_MP13)R₅

R₅为第五电阻的阻值，V_THN12为第十二NMOS管的阈值电压，V_GSN12为第十二NMOS管的栅源电压。

根据以上各式可得：

第十一NMOS管MN11中流过的电流逐渐增大过程中，第十二NMOS管MN12中流过的电流也将增加，第十七NMOS管MN17的源极电位将上升，当第十七NMOS管MN17源极电位和第十八NMOS管MN18的源极电位相等时，即为第十七NMOS管MN17漏极电位由低转高的转折点，此时流过第十二NMOS管MN12电流大小的计算方法如下：

V_d＝I_MN18R₆

I_MN17＝I_MN18＝I_MP13

可得:

进而可得

其中Vc，Vd分别为限流电路中c、d点的电压。

只要设定流过第十一NMOS管MN11中的最大电流值I_MN11根据晶体管的工艺参数，可以通过选定第十二NMOS管MN12的宽长比，进而来确定第五电阻R5和第六电阻R6的比值。本发明中第十二NMOS管MN12的宽长比为120:1，第六电阻R6与第五电阻R5的比值约为R6：R5≈2010:1

所述偏置电路如图5所示，其中第十六PMOS管MP16的栅极外接参考电压V_REF，第十七PMOS管MP17的栅极外接控制电平VOH/VOL，当第十七PMOS管MP17栅极接VOH高电平时，偏置电路不工作，偏置电路不能为两级运算放大电路提供正常偏压，两级运算放大器电路不工作；当第十七PMOS管MP17的栅极接VOL低电平时偏置电路部分为两级运算放大器提供偏压，运算放大器正常工作。

所述偏置电路中第五PMOS管MP5、第二十四PMOS管MP24、第二十六PMOS管MP26以及第七PMOS管MP7构成一个跨导线性环；所述偏置电路中第九NMOS管MN9、第二十九NMOS管MN29、第三十NMOS管MN30以及第十一NMOS管MN11构成另外一个跨导线性环。跨导线性环中第十五PMOS管MP15、第九NMOS管MN9的作用仅仅为两级运算放大输出级静态偏置，他们对两级运算放大器的单位增益带宽积GBW不起作用。

所述偏置电路中第二十三NMOS管MN23和第二十七PMOS管MP27分别和所述跨导线性环电路构成反馈环路。反馈机制如下：

所述偏置电路中由于某种原因使得第二十PMOS管MP20所在支路电流增加，在没有第二十三NMOS管MN23的情况下，VP1点的电位会升高，进而使得第九NMOS管MN9的栅极电位升高，影响到第十一NMOS管MN11的静态栅压，进而影响到输出电流的稳定性。本发明中增加第二十三NMOS管MN23，当第二十PMOS管MP20所在支路电流增加时，第二十三NMOS管MN23的分流的存在使得流过第二十一PMOS管MP21的电流并不会很大，进而使得VP1的电压不会有很大升高。尽管如此，流过第二十一PMOS管MP21的电流还会有所增加，VP1点电位会有略微提高，但是VP1提高后，由于第二十八NMOS管MN28和第二十九NMOS管MN29共栅连接，所以第二十八NMOS管MN28流过的电流会增加，且第二十八NMOS管MN28源极电位升高，进而使得第二十三NMOS管MN23的栅源进一步提高，使得第二十三NMOS管MN23流过的电流进一步增大，从而使得流过第二十一PMOS管MP21的电流减小，进而使得VP1电位降低，够成反馈进一步稳定VP1的电位，从而稳定两级运算放大器的输出。

所述偏置电路中，假如由于某种原因使得第三十三NMOS管MN33所在支路中流过的电流增加，在没有第二十七PMOS管MP27管存在的情况下，VP2点的电位升高，跨导线性环电路中第十五PMOS管MP15管的栅极电位升高，进而使得第十一NMOS管MN11的栅极电位升高，影响输出级的稳定性。但是加入第二十七PMOS管MP27，由于分流的存在使得流过第三十二NMOS管MN32的电流减小，不至于跟随第三十三NMOS管MN33中流过电流的增大而增大，进而使得VP2不会升高太多，但是VP2的电位还是会受到第三十三NMOS管MN33电流的增加而稍微升高，这将会使得第二十五PMOS管MP25所在支路流过的电流有所增加，使得第二十五PMOS管MP25的源极电位下降，由于第二十七PMOS管MP27的栅极与第二十五PMOS管MP25的源极相连，使得第二十七PMOS管MP27的栅源电压增大流过更大的电流，从而使得流过第三十二NMOS管MN32的电流减小，VP2点的电位降低，负反馈的存在使得跨导线性环为两级运算放大器输出级提供的偏置电压更加稳定。

图6为本发明的一种基于CDMOS工艺具有限流保护功能的大电流运算放大器的直流增益及相位裕度的仿真曲线，本发明电路的直流增益为102.6dB，相位裕度为73□，增益裕度为18.87dB，即该电路有很强的放大能力和稳定性。

图7为本发明两级运算放大器电路最大不失真交流输出情况，从仿真结果可以看出，本发明可以输出380mA的交流电流。

图8为本发明两级运算放大器电路输出短接至VDD时的限流大小仿真曲线，从结果中可以看出该运算放大器短路输出的最大值在822mA左右，很好的实现了限流功能，并基本满足工业生产的需要。

图9为本发明两级运算放大器电路输出短接至GND时的限流大小仿真曲线，从结果中可以看出该运算放大器短路输出的最大值在853mA左右，很好的实现了限流功能，并基本满足工业生产的需要，可以用于驱动音圈电感，大电流输出的缓冲器。

Claims (5)

1.一种基于CDMOS工艺具有限流保护功能的功率运算放大器，其特征在于：包括第一级运算放大单元、第二级运算放大单元、限流保护单元、偏置电路；

所述偏置电路与第一级运算放大单元、第二级运算放大单元连接，用于向第一级运算放大单元和第二级运算放大单元提供对应的偏置电压；

所述第一级运算放大单元的输出端与第二级运算放大单元的输入端连接，用于提供高的直流增益；

所述第二级运算放大单元的输入端与第一级运算放大单元的输出端连接，用于增加第一级运算放大单元输出信号的最大摆幅；

所述限流保护单元与第二级运算放大器单元的输出端连接，当输出电流超过额定值后，限流保护电路将第二级运算放大单元输出对管的栅极电压限定在一个固定值，而不受输入的变化的影响，以保护输出对管不使其流过过大电流而损坏；

所述第一级运算放大单元包括NMOS对管输入的折叠式共源共栅放大电路，折叠式共源共栅放大电路采用有源负载技术，提高第一级运放单元的直流增益，折叠式共源共栅放大电路包括第一至第八NMOS管、第一至第四PMOS管，其中第一NMOS管的栅极、第二NMOS管的栅极分别接输入信号VIN+、VIN-，第一NMOS管的源极和第二NMOS管的源极连接并接到第三NMOS管的漏极，第三NMOS管的源极和第四NMOS管的漏极相连接，第四NMOS管的源极接地，第三NMOS管的栅极、第四NMOS管的栅极相连并接入偏置电路提供的偏压VB；第一PMOS管的栅极与第二PMOS管的栅极相连并接入偏置电路提供的偏压VB1，第一PMOS管的源极、与第二PMOS管的源极接电源，第一PMOS管的漏极和第三PMOS管的源极以及第二NMOS管的漏极相连，第二PMOS管的漏极与第四NMOS管的源极以及第一NMOS管的漏极相连，第三PMOS管的栅极和第四PMOS管的栅极相连并接入偏置电路提供的偏压VB2，第三PMOS管的漏极与第五NMOS管的栅极和漏极、第六NMOS管的栅极、第七NMOS管的栅极、第八NMOS管的栅极相连接，第五NMOS管的源极和第七NMOS管的漏极相连接，第七NMOS管的源极接地，第六NMOS管的源极和第八NMOS管的漏极相连接，第八NMOS管的源极接地；

所述第二级运算放大单元包括由第九NMOS管、第五PMOS管构成的，为输出对管栅极提供稳定偏压的跨导线性环电路；由第七PMOS管、第十一NMOS管构成的Class-AB输出级电路；由第一电阻、第二电阻、第一电容、第二电容构成的，用于密勒补偿的补偿电路；由负载电阻和负载电容构成的输出负载；所述第四PMOS管的漏极与第七PMOS管的栅极、第五PMOS管的源极、第九NMOS管的漏极相连接，第七PMOS管的源极接入电源，第五PMOS管的漏极和第九NMOS管的源极相连后并与第六NMOS管的漏极、第十一NMOS管的栅极相连接，第五PMOS管的栅极接入偏置电路提供的偏压VP1，第九NMOS管的栅极接入偏置电路提供的偏压VP2，第十一NMOS管的源极接地，第十一NMOS管的漏极和第七PMOS管的漏极相连构成输出端OUT；密勒补偿电路中第一电阻的一端与第七PMOS管的栅极相连接，第一电阻的另一端与第一电容的一端相连，第一电容的另一端连接输出端OUT，第二电阻的一端与第十一NMOS管的栅极相连，第二电阻的另一端与第二电容的一端连接，第二电容的另一端连接输出端OUT；负载电阻的一端接输出端OUT，负载电阻的另一端接地，输出负载电容的一端接输出端OUT，输出负载电容的另一端接地；

所述限流保护电路包括第六PMOS管、第八至第十三PMOS管、第十NMOS管、第十二至第十八NMOS管、第三至第六电阻；第三电阻的一端接电源，第三电阻的另一端分别接第九PMOS管的源极、第八PMOS管的源极，第四电阻的一端接电源，第四电阻的另一端接第十PMOS管的源极，第八PMOS管的栅极接第七PMOS管的栅极，第八PMOS管的漏极接输出端OUT，第九PMOS管的栅极与第十PMOS管的栅极、第十PMOS管的源极相连接，第九PMOS管的漏极与第十三NMOS管的漏极、第六PMOS管的栅极相连接，第十PMOS管的栅极和漏极与第十四NMOS管的漏极相连接，第六PMOS管的源极接电源，第六PMOS管的漏极接第七PMOS管的栅极，第十三NMOS管的栅极、第十四NMOS管的栅极、第十五NMOS管的栅极和漏极、第十六NMOS管的栅极相连接，第十三NMOS管的源极、第十四NMOS管的源极、第十五NMOS管的源极、第十六NMOS管的源极接地，第十六NMOS管的漏极接第十一PMOS管的漏极、第十一PMOS管的栅极、第十二PMOS管的栅极、第十三PMOS管的栅极，第十一PMOS管的源极、第十二PMOS管的源极、第十三PMOS管的源极均接电源，第十二PMOS管的漏极与第十七NMOS管的漏极、第十NMOS管的栅极连接，第十NMOS管的漏极与第十一NMOS管的栅极相连接，第十NMOS管的源极接地，第十七NMOS管的栅极和第十三PMOS管的漏极、第十八NMOS管的栅极、第十八NMOS管的漏极相连，第十七NMOS管的源极接第五电阻的一端、第十二NMOS管的源极，第五电阻的另一端接地，第十八NMOS管的源极接第六电阻的一端，第六电阻的另一端接地，第十二NMOS管的栅极与第十一NMOS管的栅极相连接，第十二NMOS管的漏极接输出端OUT；

所述第一级运算放大单元中，第一至第八NMOS管的晶体管沟道宽长比分别为250/1、250/1、60/1、30/1、50/1、50/1、25/1、25/1，第一至第四PMOS管的晶体管沟道宽长比分别为50/1、50/1、150/1、150/1。

2.根据权利要求1所述的基于CDMOS工艺具有限流保护功能的功率运算放大器，其特征在于：所述偏置电路为第一级运算放大单元提供偏置电压VB、VB1、VB2、为第二级运算放大单元提供偏置电压VP1、VP2，偏置电路包括第十四至第二十七PMOS管、第十九至第三十三NMOS管；其中第十四PMOS管的源极接电源，第十四PMOS管的漏极接第十五PMOS管的源极，第十五PMOS管的栅极和漏极相连并与第十四PMOS管的栅极连接在一起为折叠式共源共栅放大电路提供偏压VB2，第十五PMOS管的漏极与第十九NMOS管的漏极相连；第十九NMOS管的源极与第二十一NMOS管的漏极相连接，第二十一NMOS管的源极、第二十二NMOS管的源极接地，第二十二NMOS管的漏极与第二十NMOS管的源极相连接，第十九NMOS管的栅极、第二十NMOS管的栅极、第二十一NMOS管的栅极、第二十二NMOS管的栅极、第二十NMOS管的漏极连接在一起为折叠式共源共栅放大单元提供偏压VB；第二十NMOS管的漏极与第十七PMOS管的漏极相连接，第十七PMOS管的栅极外接控制电压VOH/VOL，第十七PMOS管的源极接第十六PMOS管的漏极，第十六PMOS管的栅极外接基准源偏置电压VREF，第十六PMOS管的源极接电源；第十八PMOS管的源极接电源，第十八PMOS管的漏极、第十八PMOS管的栅极、第二十四NMOS管的漏极连接在一起并为第一级运算放大单元提供偏压VB1；第二十四NMOS管的源极接第二十六NMOS管的漏极，第二十六NMOS管的源极接地，第二十四NMOS管的栅极、第二十五NMOS管的栅极、第二十六NMOS管的栅极、第二十七NMOS管的栅极连接至VB，第二十七NMOS管的源极接地，第二十七NMOS管的漏极接第二十五NMOS管的源极，第二十五NMOS管的漏极接第二十八NMOS管的源极、第二十三NMOS管的栅极，第二十八NMOS管的漏极接第十九PMOS管的栅极和漏极，第十九PMOS管的源极接电源，第二十八NMOS管的栅极与第二十九NMOS管的栅漏极相连接产生偏压VP2为第二级运算放大单元中跨导线性环电路提供偏压；第二十九NMOS管的源极接第三十NMOS管的栅极和漏极，第三十NMOS管的源极接地，第二十九NMOS管的栅极、第二十九NMOS管的漏极、第二十一PMOS管的漏极相连接，第二十一PMOS管的源极与第二十PMOS管的漏极以及第二十三NMOS管的漏极相连接，第二十三NMOS管的源极接地，第二十PMOS管的源极接电源，第二十PMOS管的栅极与第二十二PMOS管的栅极一起连接至VB1，第二十一PMOS管的栅极和第二十三PMOS管的栅极一起连接至VB2；第二十二PMOS管的源极接电源，第二十二PMOS管的漏极接第二十三PMOS管的源极，第二十三PMOS管的漏极接第二十五PMOS管的源极、第二十七PMOS管的栅极，第二十七PMOS管的源极接电源，第二十五PMOS管的栅极、第二十六PMOS管的栅极和漏极连接在一起并产生偏压VP1为第二级运算放大单元中跨导线性环电路提供偏压，第二十六PMOS管的源极接第二十四PMOS管的栅极和漏极，第二十四PMOS管的源极接电源，第二十六PMOS管的栅漏极相连并与第三十二NMOS管的漏极连在一起，第三十二NMOS管的源极接第二十七PMOS管的漏极、第三十三NMOS管的漏极，第三十三NMOS管的源极接地，第三十二NMOS管、第三十三NMOS管的栅极连接在一起并接至VB；第三十一NMOS管的栅极、第三十一NMOS管的漏极、第二十五PMOS管的漏极连接在一起，第三十一NMOS管的源极接地。

3.根据权利要求1所述的基于CDMOS工艺具有限流保护功能的功率运算放大器，其特征在于：所述第二级运算放大单元中，第五PMOS管、第七PMOS管的晶体管沟道宽长比分别为250/1、17000/1，第九NMOS管、第十一NMOS管的晶体管沟道宽长比分别为75/1、5040/1，第一电阻、第二电阻的阻值均为14.3KΩ，第一电容、第二电容的容值均为4.3pF，负载电阻的阻值为100Ω，负载电容的容值为10pF。

4.根据权利要求1所述的基于CDMOS工艺具有限流保护功能的功率运算放大器，其特征在于：所述限流保护电路中，第六PMOS管、第八至第十三PMOS管的晶体管沟道宽长比分别为15/1、200/1、50/1、50/1、150/1、150/1、250/1，第十NMOS管、第十二至第十八NMOS管的晶体管沟道宽长比分别为7.5/1、120/1、250/1、250/1、60/1、30/1、50/1、50/1，第三至第六电阻的阻值分别为57.6Ω、45.8KΩ、19Ω、38.2KΩ。

5.根据权利要求2所述的基于CDMOS工艺具有限流保护功能的功率运算放大器，其特征在于：所述偏置电路中，第十四至第二十七PMOS管的晶体管沟道宽长比分别为10/1、60/1、41.7/1、50/1、20/1、40/1、20/1、60/1、10/1、30/1、400/1、250/1、250/1、400/1，第十九至第三十三NMOS管的晶体管沟道宽长比分别为20/1、10/1、10/1、5/1、120/1、20/1、10/1、10/1、5/1、75/1、75/1、120/1、20/1、20/1、10/1。