CN117081555B - 高可靠性上电复位电路 - Google Patents
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- 101150110971 CIN7 gene Proteins 0.000 claims description 17
- 101100286980 Daucus carota INV2 gene Proteins 0.000 claims description 17
- 101150110298 INV1 gene Proteins 0.000 claims description 17
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 claims description 17
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 claims description 17
- 239000003990 capacitor Substances 0.000 claims description 14
- 101100508840 Daucus carota INV3 gene Proteins 0.000 claims description 12
- 230000003044 adaptive effect Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 description 10
- 230000000630 rising effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Abstract
本发明涉及一种复位电路，具体说是具有两级迟滞的高可靠性上电复位电路。它的特点是包括电源、一级迟滞电路、二级迟滞电路和输出电路。所述电源分别与一级迟滞电路和二级迟滞电路适配连接，用于为一级迟滞电路和二级迟滞电路提供驱动电压。所述一级迟滞电路与二级迟滞电路适配连接，二级迟滞电路与输出电路适配连接，偏置电压通过一级迟滞电路、二级迟滞电路产生控制信号、经过输出电路形成复位信号。该复位电路可避免出现不复位的问题，可靠性较好。
Description
技术领域
本发明涉及一种复位电路，具体说是具有两级迟滞的高可靠性上电复位电路。
背景技术
复位电路在现有的数字、数模、模数电路中运用极为普遍。在上电时，电路需要产生复位信号，给数字电路进行初始化，防止上电过程中以及上电后出现不确定状态。在上电时间较短时，可以通过电容的充电迟滞作用，进行有效复位。然而，如果上电时间缓慢，现有的复位电路就容易出现不复位的现象，可靠性较差。
发明内容
本发明要解决的技术问题是提供一种高可靠性上电复位电路，该复位电路可避免出现不复位的问题，可靠性较好。
为解决上述问题，提供以下技术方案：
本发明的高可靠性上电复位电路的特点是包括电源、一级迟滞电路、二级迟滞电路和输出电路。所述电源分别与一级迟滞电路和二级迟滞电路适配连接，用于为一级迟滞电路和二级迟滞电路提供驱动电压。所述一级迟滞电路与二级迟滞电路适配连接，二级迟滞电路与输出电路适配连接，偏置电压通过一级迟滞电路、二级迟滞电路产生控制信号、经过输出电路形成复位信号。
其中，所述一级迟滞电路含有MOS管P1、MOS管P2、MOS管P3、MOS管P4、MOS管N1、MOS管N2、MOS管N3、MOS管N4和MOS管N5。所述MOS管P1、MOS管P2、MOS管P3和MOS管P4的源极均与电源相连，所述MOS管N1、MOS管N2、MOS管N3和MOS管N4的栅极均接偏置电压。所述MOS管P1的栅极分别与其漏极和MOS管P2的栅极相连，MOS管P1的漏极与MOS管N2的漏极相连，MOS管N2的源极与MOS管N1的漏极相连，MOS管N1的源极接地。所述MOS管P2的漏极与MOS管N5的漏极相连，MOS管N5的栅极与MOS管P3的栅极相连，MOS管N5的源极与所述MOS管N1的漏极相连。所述MOS管P3的栅极分别与其漏极和MOS管N3的漏极相连，MOS管N3的源极接地。所述MOS管P4的栅极与MOS管N5的漏极相连，MOS管P4的漏极分别与倒相器INV1的输入端和MOS管N4的漏极相连，MOS管N4的源极接地；所述倒相器INV1的输出端与二级迟滞电路相连。
所述MOS管P4的宽长比大于MOS管N4的宽长比。
所述二级迟滞电路含有器件一、MOS管P6、器件二、MOS管N7、MOS管N8和MOS管N9，器件一和器件二均等效为具有开关功能的大电阻，器件一为低电平导通、高电平截止，器件二为为高电平导通、低电平截止。所述倒相器INV1的输出端分别与器件一和器件二的控制端相连，器件一的一端与电源相连，器件一的另一端与MOS管N7的漏极和栅极相连，MOS管N7的源极分别与器件二的一端、电容C1的一端、MOS管P6的栅极、MOS管N8的栅极和MOS管N9的栅极相连，器件二的另一端和电容C1的另一端接地；所述MOS管P6的源极与电源相连，MOS管P6的漏极与MOS管N8的漏极相连，MOS管N8的漏极与所述输出电路相连，MOS管N8的源极与MOS管N9的漏极相连，MOS管N9的源极接地。
所述器件一为MOS管P5，MOS管P5为大的倒比管，MOS管P5的栅极即为器件一的控制端，MOS管P5的源极为器件一与电源相连的一端，MOS管P5的漏极为器件一的另一端。
所述器件二为MOS管N6，MOS管N6为大的倒比管，MOS管N6的栅极为器件二的控制端，MOS管N6的源极为器件二的接地端，MOS管N6漏极为器件二的非接地端。
所述MOS管N9为倒比管，其尺寸小于MOS管N6。
所述输出电路含有倒相器INV2和倒相器INV3，所述MOS管N8的漏极与倒相器INV2的输入端相连，倒相器INV2的输出端与倒相器INV3的输入端相连，倒相器INV3的输出端即输出复位信号。
所述倒相器INV2的输出端与MOS管N10的栅极相连，MOS管N10的漏极与MOS管N9的漏极相连，MOS管N10的源极接地。
采取以上方案，具有以下优点：
由于本发明的高可靠性上电复位电路的一级迟滞电路与二级迟滞电路适配连接，二级迟滞电路与输出电路适配连接，偏置电压通过一级迟滞电路、二级迟滞电路产生控制信号、经过输出电路形成复位信号。采用两级迟滞，可以确保电路不论在上电时间长或者短，都可以产生有效的复位信号，从而避免了不复位的问题，确保了复位电路的可靠性。
附图说明
图1是本发明的高可靠性上电复位电路的结构示意图。
具体实施方式
以下结合附图对本发明作进一步详细描述。
如图1所示，本发明的高可靠性上电复位电路包括电源、一级迟滞电路1、二级迟滞电路2和输出电路3。所述一级迟滞电路1含有MOS管P1、MOS管P2、MOS管P3、MOS管P4、MOS管N1、MOS管N2、MOS管N3、MOS管N4和MOS管N5。本实施例中，MOS管P4的宽长比大于MOS管N4的宽长比，两者均导通时，MOS管P4电流远大于MOS管N4的电流。MOS管P1、MOS管P2、MOS管P3和MOS管P4的源极均与电源相连，MOS管N1、MOS管N2、MOS管N3和MOS管N4的栅极均接偏置电压。MOS管P1的栅极分别与其漏极和MOS管P2的栅极相连，MOS管P1的漏极与MOS管N2的漏极相连，MOS管N2的源极与MOS管N1的漏极相连，MOS管N1的源极接地。MOS管P2的漏极与MOS管N5的漏极相连，MOS管N5的栅极与MOS管P3的栅极相连，MOS管N5的源极与MOS管N1的漏极相连。MOS管P3的栅极分别与其漏极和MOS管N3的漏极相连，MOS管N3的源极接地。MOS管P4的栅极与MOS管N5的漏极相连，MOS管P4的漏极分别与倒相器INV1的输入端和MOS管N4的漏极相连，MOS管N4的源极接地。倒相器INV1的输出端与二级迟滞电路2相连。
如图1所示，一级迟滞电路1工作过程是：在缓慢上电时，偏置电压会缓慢建立、升高，逐渐升高过程中，MOS管N1、MOS管N2、MOS管P1、MOS管P2、MOS管N3、MOS管N4逐渐导通，MOS管N5截止，MOS管P2会将MOS管P4的栅压拉高，MOS管P4截止，MOS管N4则是有电流，倒相器INV1的输入端电压被拉低，倒相器INV1的输出为高。当电源电压上升到一定状态后，MOS管N1工作逐渐进入饱和区，其漏端电压下降，MOS管N5逐渐导通，其电流逐渐大于MOS管P2，MOS管N5的漏端电压下降，MOS管P4逐渐导通，倒相器INV1的输入电压逐渐上升，其输出由高电平逐渐转成低电平。
一级迟滞电路1的快速上电的过程与缓慢上电的过程相同。
如图1所示，二级迟滞电路2含有器件一、MOS管P6、器件二、MOS管N7、MOS管N8和MOS管N9，器件一和器件二均等效为具有开关功能的大电阻，器件一为低电平导通、高电平截止，器件二为为高电平导通、低电平截止。本实施例中，器件一为MOS管P5，MOS管P5为大的倒比管。器件二为MOS管N6，MOS管N6为大的倒比管。MOS管N9为倒比管，其尺寸小于MOS管N6。倒相器INV1的输出端分别与MOS管P5的栅极和MOS管N6的栅极相连。MOS管P5的源极与电源相连，MOS管P5的漏极与MOS管N7的漏极和栅极相连，MOS管N7的源极分别与MOS管N6的漏极、电容C1的一端、MOS管P6的栅极、MOS管N8的栅极和MOS管N9的栅极相连，MOS管N6的源极和电容C1的另一端接地。MOS管P6的源极与电源相连，MOS管P6的漏极与MOS管N8的漏极相连，MOS管N8的漏极与输出电路3相连，MOS管N8的源极与MOS管N9的漏极相连，MOS管N9的源极接地。
二级迟滞电路2工作过程是：在缓慢上电时，倒相器INV1的输出为高的情况下，MOS管P5截止，MOS管N6导通，MOS管N6的漏端输出为低，MOS管P6导通，MOS管N8、MOS管N9均截止，MOS管P6漏端输出高电平，到输出电路3中。 倒相器INV1的输出为低的情况下，MOS管N6截止，MOS管P5导通，但是由于MOS管N7为二极管接法，导致电源电压需要额外再增加一个VTH（NMOS管开启电压）才能使得其源端电压开始上升，在克服这个额外的VTH之前，即使MOS管P5开启，MOS管N6漏端仍旧是低电平（缓慢上电时，电容不起作用）最终的输出的复位信号仍旧为高，处于复位状态；而当电源电压足够高，克服了MOS管N7的VTH之后，MOS管N6的漏端电压逐渐上升；由于MOS管N9为倒比管，其开启电压较普通NMOS管为高，且输出信号从MOS管N8的漏端输出，MOS管N6的漏端信号需要上升到足够高，才能完全将N8和N9开启，输出低电平到输出电路3。
当快速上电时，二级迟滞电路2的其他工作流程与缓慢上电相同，但是此时电容起到了额外的迟滞，MOS管N6开启后是一个大电阻，其对电容进行充电，在充到能开启MOS管N8和MOS管N9之前，MOS管N6漏端均输出高电平。
输出电路3含有倒相器INV2和倒相器INV3，MOS管N8的漏极与倒相器INV2的输入端相连，倒相器INV2的输出端与倒相器INV3的输入端相连，倒相器INV3的输出端即输出复位信号。当MOS管N6漏端均输出高电平时，经过倒相器INV2和倒相器INV3，复位信号为高电平，此时为复位状态。当MOS管N6漏端均输出低电平时，经过倒相器INV2和倒相器INV3，复位信号为低电平，接收复位。
倒相器INV2的输出端与MOS管N10的栅极相连，MOS管N10的漏极与MOS管N9的漏极相连，MOS管N10的源极接地。当MOS管N8漏端输出低电平后，经过倒相器INV2反相，MOS管N10开启，快速将MOS管N9的漏端电压拉低，从而加快信号的跳变，使得信号的边沿更加陡峭；倒相器inv3输出低电平，结束复位过程。
整个工作过程是：在缓慢上电时，偏置电压会缓慢建立、升高，逐渐升高过程中，MOS管N1、MOS管N2、MOS管P1、MOS管P2、MOS管N3、MOS管N4逐渐导通，MOS管N5截止，MOS管P2会将MOS管P4的栅压拉高，MOS管P4截止，MOS管N4则是有电流，倒相器INV1输入端电压被拉低，倒相器INV1输出为高，MOS管P5截止，MOS管N6导通，MOS管N6漏端输出为低，MOS管P6导通，MOS管N8、MOS管N9均截止，MOS管P6漏端输出高电平，经过倒相器INV2、倒相器INV3后，复位信号为高电平，此时为复位状态。
当电源电压上升到一定状态后，MOS管N1工作逐渐进入饱和区，漏端电压下降，MOS管N5逐渐导通，其电流逐渐大于MOS管P2，漏端电压下降，MOS管P4逐渐导通，倒相器INV1的输入电压逐渐上升，其输出由高电平逐渐转成低电平；MOS管N6截止，MOS管P5导通，但是由于MOS管N7为二极管接法，导致电源电压需要额外再增加一个VTH（NMOS管开启电压）才能使得其源端电压开始上升，在克服这个额外的VTH之前，即使MOS管P5开启，MOS管N6漏端仍旧是低电平（缓慢上电时，电容不起作用）最终的输出的复位信号仍旧为高，处于复位状态；而当电源电压足够高，克服了MOS管N7的VTH之后，MOS管N6的漏端电压逐渐上升；由于MOS管N9为倒比管，其开启电压较普通NMOS管为高，且输出信号从MOS管N8的漏端输出，MOS管N6的漏端信号需要上升到足够高，才能完全将MOS管N8和MOS管N9开启，从而输出低电平。当MOS管N8漏端输出低电平后，经过倒相器INV2反相，开启MOS管N10，快速将MOS管N9的漏端电压拉低，从而加快信号的跳变，使得信号的边沿更加陡峭；倒相器INV3输出低电平，结束复位过程。
当快速上电时，其他工作流程相同，但是此时电容起到了额外的迟滞，倒比管开启后是一个大电阻，其对电容进行充电，在充到能开启N8和N9之前，电路都处于复位状态。
当电源出现快速抖动时，由于MOS管N6是一个大尺寸的倒比管，即便电源电压低到能够将MOS管N6开启，在开启时其等效为一个大电阻，需要较长时间才能将电容上的电泄放掉，在泄放掉之前，电路都不会进入复位状态，从而可以防止电路在电源不稳定的情况下频繁进行复位。
Claims (7)
1.高可靠性上电复位电路，其特征在于，包括电源、一级迟滞电路、二级迟滞电路和输出电路；所述电源分别与一级迟滞电路和二级迟滞电路适配连接，用于为一级迟滞电路和二级迟滞电路提供驱动电压；所述一级迟滞电路与二级迟滞电路适配连接，二级迟滞电路与输出电路适配连接，偏置电压通过一级迟滞电路、二级迟滞电路产生控制信号、经过输出电路形成复位信号；所述一级迟滞电路含有MOS管P1、MOS管P2、MOS管P3、MOS管P4、MOS管N1、MOS管N2、MOS管N3、MOS管N4和MOS管N5；所述MOS管P1、MOS管P2、MOS管P3和MOS管P4的源极均与电源相连，所述MOS管N1、MOS管N2、MOS管N3和MOS管N4的栅极均接偏置电压；所述MOS管P1的栅极分别与其漏极和MOS管P2的栅极相连，MOS管P1的漏极与MOS管N2的漏极相连，MOS管N2的源极与MOS管N1的漏极相连，MOS管N1的源极接地；所述MOS管P2的漏极与MOS管N5的漏极相连，MOS管N5的栅极与MOS管P3的栅极相连，MOS管N5的源极与所述MOS管N1的漏极相连；所述MOS管P3的栅极分别与其漏极和MOS管N3的漏极相连，MOS管N3的源极接地；所述MOS管P4的栅极与MOS管N5的漏极相连，MOS管P4的漏极分别与倒相器INV1的输入端和MOS管N4的漏极相连，MOS管N4的源极接地；所述倒相器INV1的输出端与二级迟滞电路相连；所述二级迟滞电路含有器件一、MOS管P6、器件二、MOS管N7、MOS管N8和MOS管N9，器件一和器件二均等效为具有开关功能的大电阻，器件一为低电平导通、高电平截止，器件二为为高电平导通、低电平截止；所述倒相器INV1的输出端分别与器件一和器件二的控制端相连，器件一的一端与电源相连，器件一的另一端与MOS管N7的漏极和栅极相连，MOS管N7的源极分别与器件二的一端、电容C1的一端、MOS管P6的栅极、MOS管N8的栅极和MOS管N9的栅极相连，器件二的另一端和电容C1的另一端接地；所述MOS管P6的源极与电源相连，MOS管P6的漏极与MOS管N8的漏极相连，MOS管N8的漏极与所述输出电路相连，MOS管N8的源极与MOS管N9的漏极相连，MOS管N9的源极接地。
2.如权利要求1所述的高可靠性上电复位电路，其特征在于，所述MOS管P4的宽长比大于MOS管N4的宽长比。
3.如权利要求1所述的高可靠性上电复位电路，其特征在于，所述器件一为MOS管P5，MOS管P5为大的倒比管，MOS管P5的栅极即为器件一的控制端，MOS管P5的源极为器件一与电源相连的一端，MOS管P5的漏极为器件一的另一端。
4.如权利要求1所述的高可靠性上电复位电路，其特征在于，所述器件二为MOS管N6，MOS管N6为大的倒比管，MOS管N6的栅极为器件二的控制端，MOS管N6的源极为器件二的接地端，MOS管N6漏极为器件二的非接地端。
5.如权利要求4所述的高可靠性上电复位电路，其特征在于，所述MOS管N9为倒比管，其尺寸小于MOS管N6。
6.如权利要求1所述的高可靠性上电复位电路，其特征在于，所述输出电路含有倒相器INV2和倒相器INV3，所述MOS管N8的漏极与倒相器INV2的输入端相连，倒相器INV2的输出端与倒相器INV3的输入端相连，倒相器INV3的输出端即输出复位信号。
7.如权利要求6所述的高可靠性上电复位电路，其特征在于，所述倒相器INV2的输出端与MOS管N10的栅极相连，MOS管N10的漏极与MOS管N9的漏极相连，MOS管N10的源极接地。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311145174.2A CN117081555B (zh) | 2023-09-06 | 2023-09-06 | 高可靠性上电复位电路 |
Applications Claiming Priority (1)
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|---|---|---|---|
| CN202311145174.2A CN117081555B (zh) | 2023-09-06 | 2023-09-06 | 高可靠性上电复位电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN117081555A CN117081555A (zh) | 2023-11-17 |
| CN117081555B true CN117081555B (zh) | 2024-05-07 |
Family
ID=88705970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311145174.2A Active CN117081555B (zh) | 2023-09-06 | 2023-09-06 | 高可靠性上电复位电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117081555B (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990030508A (ko) * | 1997-10-01 | 1999-05-06 | 구본준 | 히스테리시스 입력버퍼 |
| DE102009026218A1 (de) * | 2008-07-30 | 2010-02-18 | Intersil Americas Inc., Milpitas | Tiefsetz-Controller mit integrierter Hochsetzsteuerung und Treiber |
| CN103368532A (zh) * | 2013-07-09 | 2013-10-23 | 华东师范大学 | 一种迟滞电压数字可调斯密特触发器 |
| WO2020065816A1 (ja) * | 2018-09-27 | 2020-04-02 | 理化工業株式会社 | 比較回路、ゼロ点検知回路、交流電力調整器及び信号比較方法 |
| CN114598306A (zh) * | 2022-03-11 | 2022-06-07 | 珠海普林芯驰科技有限公司 | 一种低功耗的上电复位电路及上电复位方法 |
| CN115664470A (zh) * | 2022-10-19 | 2023-01-31 | 安徽医科大学 | 一种医疗物联网中的低功耗抗噪声uhf rfid解调器电路 |
-
2023
- 2023-09-06 CN CN202311145174.2A patent/CN117081555B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990030508A (ko) * | 1997-10-01 | 1999-05-06 | 구본준 | 히스테리시스 입력버퍼 |
| DE102009026218A1 (de) * | 2008-07-30 | 2010-02-18 | Intersil Americas Inc., Milpitas | Tiefsetz-Controller mit integrierter Hochsetzsteuerung und Treiber |
| CN103368532A (zh) * | 2013-07-09 | 2013-10-23 | 华东师范大学 | 一种迟滞电压数字可调斯密特触发器 |
| WO2020065816A1 (ja) * | 2018-09-27 | 2020-04-02 | 理化工業株式会社 | 比較回路、ゼロ点検知回路、交流電力調整器及び信号比較方法 |
| CN114598306A (zh) * | 2022-03-11 | 2022-06-07 | 珠海普林芯驰科技有限公司 | 一种低功耗的上电复位电路及上电复位方法 |
| CN115664470A (zh) * | 2022-10-19 | 2023-01-31 | 安徽医科大学 | 一种医疗物联网中的低功耗抗噪声uhf rfid解调器电路 |
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| Publication number | Publication date |
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| CN117081555A (zh) | 2023-11-17 |
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| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |