CN220156500U - 用于前后级时序控制的开漏输出电路 - Google Patents

Abstract

本实用新型公开了一种用于前后级时序控制的开漏输出电路，其包括开漏状态控制电路、负压产生电路、开漏输出器件（M）和上拉电阻（R），所述开漏输出器件（M）采用耗尽型MOSFET，其栅极经由负压产生电路连接至开漏状态控制电路。开漏状态控制电路由第一电源电压（VDD1）供电，开漏输出器件（M）的漏级经由上拉电阻（R）连接至第二电源电压（VDD2）。本实用新型在没有开漏状态控制电压的情况下也能对后级进行有效的控制同时不影响正常工作。

Description

用于前后级时序控制的开漏输出电路

技术领域

本实用新型涉及开漏输出电路，具体涉及一种用于前后级时序控制的开漏输出电路。

背景技术

随着电路系统功能的增加，电路控制越来越复杂，同时，多个子系统之间经常需要一定的时序控制，比如，被供电电路需要在供电电路完成输出电压的建立之后再工作。此时，经常前级器件会用开漏输出控制后级器件的使能或复位信号，达到控制时序的目的。

开漏输出也叫漏极开路输出，其使用场效应三极管或金属氧化物场效应管（MOSFET），或称MOS管。当使用MOS管时，MOS管的栅极和输入连接，源极接公共端，漏极悬空，且需要接一个适当阻值的电阻到电源。MOS管导通时，将漏极拉低；MOS管关断时，漏极被上拉电阻拉高。

图1示出了一种现有的前后级控制系统的电路图。开漏输出器件一般用增强型NMOS或三极管来实现。在图1的方案中，前级电路的开漏输出器件采用增强型MOSFET实现，即MOS管M。开漏状态控制电路（开漏输出器件M的栅极控制电路）由第一电源电压VDD1供电，开漏输出器件M的栅极电压由开漏状态控制电路决定。MOS管M漏极接一上拉电阻R，上拉电阻R接第二电源电压VDD2。同时作为开漏输出器件的MOS管M的漏极接到后级被控制器件的复位引脚nReset。当出现错误情况时，比如电源电压过低、器件过温、输出电压未建立等情况时，开漏状态控制电路将MOS管M的栅极电压（栅极节点A）被升高，从而将MOS管M的漏极拉低，对后级电路进行复位。当错误解除时，MOS管M的栅极电压变低，MOS管M的漏极被上拉电阻R拉高，后级电路正常工作。

然而，在该方案中，作为开漏输出器件M的三极管或增强型NMOS的栅极都需要一个开启电压才能导通，从而将漏极拉低，比如，三极管的开启电压一般在0.7V左右，NMOS的开启电压一般在1V或以上。

图2示出了上述电路中的信号时序图。结合图1和图2可看出，MOS管M的栅极控制电路由第一电源电压VDD1供电，当第一电源电压VDD1没有电或电压低于MOS管M的开启电压时，MOS管M不能导通，无法将漏极拉低，因此漏极信号PGOOD会有一个毛刺，该毛刺会使后级被控制器件认为前级已经达到正常工作状态，从而错误开始工作。这导致系统的工作时序不能得到有效控制。

发明内容

（一）要解决的技术问题

本实用新型旨在解决开漏输出器件的开启电压导致的漏级信号毛刺带来的后级错误控制的问题。本实用新型的另一目的是使开漏输出器件在没有控制电压的情况下也能对后级进行有效的控制同时不影响正常工作。

（二）技术方案

为了解决上述技术问题，一种用于前后级时序控制的开漏输出电路，所述开漏输出电路包括开漏状态控制电路、开漏输出器件和上拉电阻；所述开漏输出器件采用耗尽型MOSFET，其栅极由所述开漏状态控制电路控制；所述开漏状态控制电路由第一电源电压供电；所述开漏输出器件的漏级经由所述上拉电阻连接至第二电源电压。

根据本实用新型的优选实施例，所述开漏输出电路还包括负压产生电路，所述开漏输出器件的栅极经由所述负压产生电路连接至所述开漏状态控制电路；

根据本实用新型的优选实施例，所述负压产生电路用于在所述开漏状态控制电路输出关断信号时将该关断信号转换为负电压信号，从而将所述开漏输出器件关断。

根据本实用新型的优选实施例，所述负压产生电路具有负压输出端，其输出的负电压信号与所述第一电源电压绝对值相等。

根据本实用新型的优选实施例，所述负压产生电路包括第一开关、第二开关、第三开关、第四开关、飞跨电容和输出电容；所述第一开关的一端连接第一电源电压，另一端连接至所述飞跨电容的第一端；所述第二开关的一端接地，另一端也连接至所述飞跨电容的第一端；所述第三开关和第四开关的一端均连接至所述飞跨电容的第二端，该第三开关的另一端接地，该第四开关的另一端连接至所述输出电容的第一端，该第一端也作为负压输出端，该输出电容的第二端接地；所述第一开关和第三开关由第一时钟信号进行通断控制，所述第二开关和第四开关由第二时钟信号进行通断控制，所述第一时钟信号和第二时钟信号为互补的非交叠时钟信号。

（三）有益效果

本实用新型能够解决开漏输出器件的开启电压导致的漏级信号毛刺带来的后级错误控制的问题。

本实用新型还能够在开漏状态控制电路断电时将开漏输出器件的漏极电压有效拉低，从而实现可靠的系统前后级时序控制。

附图说明

图1是一种现有的前后级控制系统的电路图。

图2是一种现有的前后级控制系统电路中的信号时序图。

图3是本实用新型的一个实施例的开漏输出电路的电路图。

图4是本实用新型的一个实施例的开漏输出电路中的信号时序图。

图5是本实用新型的一个实施例的开漏输出电路中的负压产生电路的电路图。

图6显示了本实用新型的一个实施例的开漏输出电路中的负压产生电路的时钟信号时序图。

实施方式

本实用新型提出一种用于前后级时序控制的开漏输出电路，其包括开漏状态控制电路、负压产生电路、开漏输出器件（M）和上拉电阻（R），所述开漏输出器件（M）采用耗尽型MOSFET，其栅极经由负压产生电路连接至开漏状态控制电路，由所述开漏状态控制电路控制。开漏输出器件采用耗尽型MOSFET，从而使在控制电路没有电时也能讲漏极电压拉低。同时，增加了负压产生电路后，开漏输出器件的栅极可采用负压将其关断，由此，本实用新型的开漏输出电路在没有控制电压的情况下也能对后级进行有效的控制同时不影响正常工作。

为使本实用新型的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本实用新型作进一步的详细说明。

图3是本实用新型的一个实施例的开漏输出电路的电路图。如图3所示，开漏输出电路包括开漏状态控制电路、负压产生电路、开漏输出器件M和上拉电阻R。开漏输出器件M采用耗尽型MOSFET，同时其栅极经由负压产生电路连接至开漏状态控制电路。开漏状态控制电路由第一电源电压VDD1供电，开漏输出器件M的漏级经由上拉电阻R连接至第二电源电压VDD2。

图4是本实用新型的上述实施例的电路中的信号时序图。如图4所示，由于耗尽型器件的开启电压为负值，因此在开漏输出器件M的栅极电压为0V时，其处于导通状态，因此即使在第一电源电压VDD1没有电时也可以将漏极有效拉低，从而避免后级电路错误开始工作。当第一电源电压VDD1电压正常，前级错误解除，需要将开漏输出器件M关断时，开漏状态控制电路输出关断信号，负压产生电路将该关断信号转换为负电压信号，从而将开漏输出器件M关断，开漏输出器件M的漏极被上拉电阻R拉高，后级电路开始工作。

图5是本实用新型的一个实施例的负压产生电路的电路图。如图5所示，负压产生电路包括第一开关S1、第二开关S2、第三开关S3、第四开关S4、飞跨电容Cfly和输出电容Cout。第一开关S1的一端连接第一电源电压VDD1，另一端连接至飞跨电容Cfly的第一端，第二开关S2的一端接地，另一端也连接至飞跨电容Cfly的第一端；第三开关S3和第四开关S4的一端均连接至飞跨电容Cfly的第二端，第三开关S3的另一端接地，第四开关S4的另一端连接至输出电容Cout的第一端，该第一端也作为负压输出端Vneg，输出电容Cout的第二端接地。并且，第一开关S1和第三开关S3由第一时钟信号clk1进行通断控制，第二开关S2和第四开关S4由第二时钟信号clk2进行通断控制，且第一时钟信号clk1和第二时钟信号clk2为互补的非交叠时钟信号。

图6显示了本实用新型的上述实施例的负压产生电路的时钟信号时序图。结合图5和图6可见，在第一时钟信号clk1的高电平阶段，第一开关S1和第三开关S3接通，第二开关S2和第四开关S4断开，飞跨电容Cfly上的电压被充为第一电源电压VDD1。在第二时钟信号clk2的高电平阶段，第一开关S1和第三开关S3断开，第二开关S2和第四开关S4接通，飞跨电容Cfly的高电压端（第一端）被接地，从而使负压输出端输出为负电压，为输出电容Cout充电。因此，负压输出端Vneg上面得到和第一电源电压VDD1绝对值相等的负电压。

以上所述的具体实施例，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本实用新型的具体实施例而已，并不用于限制本实用新型，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (5)

1.一种用于前后级时序控制的开漏输出电路，其特征在于：

所述开漏输出电路包括开漏状态控制电路、开漏输出器件（M）和上拉电阻（R）；

所述开漏输出器件（M）采用耗尽型MOSFET，其栅极由所述开漏状态控制电路控制；

所述开漏状态控制电路由第一电源电压（VDD1）供电；

所述开漏输出器件（M）的漏级经由所述上拉电阻（R）连接至第二电源电压（VDD2）。

2.根据权利要求1所述的用于前后级时序控制的开漏输出电路，其特征在于：

所述开漏输出电路还包括负压产生电路，所述开漏输出器件（M）的栅极经由所述负压产生电路连接至所述开漏状态控制电路。

3.根据权利要求2所述的用于前后级时序控制的开漏输出电路，其特征在于：

所述负压产生电路用于在所述开漏状态控制电路输出关断信号时将该关断信号转换为负电压信号，从而将所述开漏输出器件（M）关断。

4.根据权利要求3所述的用于前后级时序控制的开漏输出电路，其特征在于：所述负压产生电路具有负压输出端（Vneg），其输出的负电压信号与所述第一电源电压（VDD1）绝对值相等。

5.根据权利要求4所述的用于前后级时序控制的开漏输出电路，其特征在于：

所述负压产生电路包括第一开关（S1）、第二开关（S2）、第三开关（S3）、第四开关（S4）、飞跨电容（Cfly）和输出电容（Cout）；

所述第一开关（S1）的一端连接第一电源电压（VDD1），另一端连接至所述飞跨电容（Cfly）的第一端；

所述第二开关（S2）的一端接地，另一端也连接至所述飞跨电容（Cfly）的第一端；

所述第三开关（S3）和第四开关（S4）的一端均连接至所述飞跨电容（Cfly）的第二端，该第三开关（S3）的另一端接地，该第四开关（S4）的另一端连接至所述输出电容（Cout）的第一端，该第一端也作为负压输出端（Vneg），该输出电容（Cout）的第二端接地；

所述第一开关（S1）和第三开关（S3）由第一时钟信号（clk1）进行通断控制，所述第二开关（S2）和第四开关（S4）由第二时钟信号（clk2）进行通断控制，所述第一时钟信号（clk1）和第二时钟信号（clk2）为互补的非交叠时钟信号。