CN209897021U - 一种用于减少数字信号上升时间的电路结构 - Google Patents

Abstract

本实用新型公开了一种用于减少数字信号上升时间的电路结构，其特征在于，包括比较单元、两条通路和上拉电平，所述比较单元用于甄别输入信号幅值并输出信号，所述比较单元的输出信号控制所述两条通路在不同的条件下导通，所述上拉电平用于将芯片逻辑运算单元的输入信号直接上拉至外部输入信号所定义的高电平，从而减小信号时延。通过该种方式，可以显著减少方波信号的上升时间，总线中信号的上升时间及带宽将不再受限于RC延时，提高了芯片的响应速度，提升了芯片电路的整体性能。

Description

一种用于减少数字信号上升时间的电路结构

技术领域

本实用新型涉及数字集成电路芯片设计领域，具体涉及一种用于减少数字信号上升时间的电路结构。

背景技术

数字集成电路芯片通常是通过时钟信号的上升沿来触发相应的动作。信号的上升时间通常有两种定义：第一种是信号从所定义高电平的10％上升到90％所经历的时间；另一种是信号从所定义高电平的20％上升到80％所经历的时间。对于数字电路芯片，其引脚输入/输出的通常是方波信号，理想的方波信号的上升边沿非常陡峭，上升时间近似于零。由于数字芯片通常是由时钟信号的上升沿触发动作，因此方波信号上升沿时延越短、边沿越陡峭往往会提供给芯片更快地响应速度，有效提升信号的带宽。

但在现实情况中，由于电路中电阻电容产生的RC延时等的影响，使输入方波信号的上升沿呈一定斜率平缓上升，芯片输入的方波信号的上升沿往往会存在很大的延时。比如I2C总线上主端芯片会挂接许多个从端芯片，由于电路中上拉电阻及寄生电容的影响，主从端的芯片发送和接收的信号通常存在很大的延时，造成数字方波信号的上升沿不再陡峭而是呈一定斜率平缓上升，时钟和数据信号具有较大的上升时间，芯片的响应速度也会随之下降。而且同一电路中挂载的器件个数越多，其寄生电容也越大，信号的上升沿变化也越加缓慢，信号上升时间变大，限制了芯片的响应速度。

实用新型内容

为了解决上述问题，本实用新型针对于数字电路中方波信号的上升时间因RC延时而增长，从而限制芯片速度的问题，提出了一种在数字芯片内部减少信号上升时间的电路结构及方法。

为实现上述目的，本实用新型采用以下技术方案：

一种用于减少数字信号上升时间的电路结构，其特征在于，包括比较单元、两条通路和上拉电平，所述比较单元用于甄别输入信号幅值并输出信号，所述比较单元的输出信号控制所述两条通路在不同的条件下导通，所述上拉电平连接其中一条通路，用于将所述电路结构的输出信号直接上拉至上拉电平。

进一步地，所述比较单元的输出信号通过反相器和开关器件实现控制。

进一步地，所述比较单元为电压比较器，所述电压比较器接收三个输入信号，分别为预先设定的参考电压1、预先设定的参考电压2和外部输入信号。

进一步地，所述两条通路分别为通路1和通路2，所述电路结构输出端连接芯片逻辑运算单元输入端；通路1通过开关器件1使外部输入信号与芯片逻辑运算单元导通或断开；通路2通过反相器和开关器件2使上拉电平与芯片逻辑运算单元导通或断开，所述上拉电平和开关器件2之间串联上拉电阻。

进一步地，所述开关器件为MOS管。

进一步地，所述上拉电平的幅值与外部输入信号所定义的高电平逻辑的电压值相等。

进一步地，所述的参考电压1的值设定为外部输入信号所定义高电平的1/M倍，M优选为5；所述的参考电压2的值设定为外部输入信号所定义高电平的1/N倍，N优选为1.25。

本实用新型的有益效果是：

本实用新型针对于数字电路中方波信号的上升时间因RC延时而增长，从而限制芯片速度的问题，提出了一种在数字芯片内部减少输入信号上升时间的电路结构及方法。在芯片内部引脚处设置两条通路，输入信号进入芯片后，比较器电路甄别输入信号幅值而选通不同的通路，最终通过将输入信号线直接上拉至高电平的方式减小信号时延。通过该种方式，可以显著减少方波信号的上升时间，总线中信号的上升时间及带宽将不再受限于RC延时，提高了芯片的响应速度，提升了芯片电路的整体性能。

当外部输入信号线幅值达到高电平后，断开上拉电平，重新导通外部输入信号，从而避免芯片电路产生额外功耗。

附图说明

图1是本实用新型数字芯片内部用于减少数字信号上升时间的电路结构。

图2是本实用新型在I2C总线中的具体实施例的电路结构。

具体实施方式

为能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本实用新型进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本实用新型的不同结构。为了简化本实用新型的公开，下文中对特定例子的部件和设置进行描述。此外，本实用新型可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本实用新型省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本实用新型。

如图1所示，本实用新型的一种用于减少数字信号上升时间的电路结构，图中101为芯片轮廓，102为电压比较器，其他具有信号幅值比较功能的电路结构在此处的应用也应在本实用新型的保护范围内，其三个主要的输入信号分别为108、109和110，其中110为通过芯片引脚引入的待优化的外部输入信号，108为预先设定的参考电压1，其值设定为输入信号所规定高电平的1/M倍，109为参考电压2，其值设定为输入信号所规定高电平的1/N倍；103和105为充当开关作用的MOS管，其他的具有开关作用的器件在此处的应用也应在本实用新型的保护范围内；104为反相器，其作用是将电压比较器102输出的高低电平信号进行逻辑取反；106为上拉电阻，其作用为分压和限流；107为上拉电平，其幅值应与外部输入信号110所定义的高电平逻辑的电压值相等；图中111为芯片内部的逻辑运算单元；图中110和MOS管103组成外部输入信号进入逻辑运算单元111的通路1，而MOS管105、上拉电阻106和上拉电平107构成有效信号进入逻辑运算单元111的通路2，通过电压比较器102的输出值控制两条通路在不同的条件下导通。

上述用于减少数字信号上升时间的电路结构的使用方法为：

Step 1：通路1选通，通路2截止。对于最常见的方波，在信号的上升沿来临之前将是上一个周期的低电平信号，此时通路1打开，定义为一个周期的开始。芯片外部输入信号一方面将通过外部输入信号110和MOS管103直接输入芯片内部的逻辑运算单元111，另一方面也进入电压比较器102，此时电压比较器102输出高电平使MOS管103导通，经过反相器104后使MOS管105截止。

Step2：通路2选通，通路1截止。当输入信号的上升沿来临时，由于线路中RC延时的影响，信号幅值将会呈一定斜率平缓上升。当外部输入信号110的信号幅值达到参考电压1时(其值设定为输入信号所规定高电平的1/M倍)，电压比较器102将输出低电平信号，此时MOS管103通路将会关闭，MOS管105打开，逻辑运算单元111的输入信号将会通过MOS管105和上拉电阻106直接被拉至高电平而不再由外部输入信号110和MOS管103输入，因此逻辑运算单元111采集信号上升沿不受信号原电路中信号延时的影响，信号上升时间减小。

Step3：通路1选通，通路2截止。当外部输入信号110的幅值达到参考电压2时(其值设定为输入信号所规定高电平的1/N倍)，电压比较器102将输出高电平信号，此时MOS管105通路将会关闭，MOS管103重新打开，外部输入信号110将再次通过MOS管103直接进入逻辑运算单元111，直到下一个信号上升沿来临，完成一个周期循环。

将本实用新型的用于减少数字信号上升时间的电路结构应用于I2C总线中，具体实施方案如下：

如图2所示，214为I2C总线中的SCL时钟线，其上挂载有主端芯片212和两个从端芯片213和201，由于寄生电容和上拉电阻的影响，由主端芯片212发送的时钟信号的上升沿将会出现较大时延。

本总线电路中定义3.3V为逻辑高电平，0V为逻辑低电平。从端芯片201中的202为电压比较器，定义M等于5，N等于1.25，即输入信号的幅值上升到“参考电平1”：1/M*3.3＝20％*3.3＝0.66V时，电压比较器202将会输出低电平，使MOS管203截止，MOS管205导通，逻辑运算单元211的输入电平将会经过MOS管205和上拉电阻206直接上拉至上拉电平207(3.3V)，缩短了上升时间；当外部输入信号210的幅值上升至“参考电平2”：1/N*3.3＝80％*3.3＝2.64V时，电压比较器202将会输出高电平，使MOS管205截止，MOS管203导通，逻辑运算单元211的输入电平将会再次经由MOS管203引入，显而易见地，在本实施例中，参考电平208和209的电平幅值分别设定为0.66V和2.64V，上拉电压207设置为3.3V。本实施例中M、N及上拉电压207、参考电平208、209赋予具体数值只为方便描述，但并不将此实用新型的应用范围限制于此。

上述虽然结合附图对本实用新型的具体实施方式进行了描述，但并非对本实用新型保护范围的限制。对于所属领域的技术人员来说，在上述说明的基础上还可以做出其它不同形式的修改或变形。这里无需也无法对所有的实施方式予以穷举。在本实用新型的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本实用新型的保护范围以内。

Claims (7)

1.一种用于减少数字信号上升时间的电路结构，其特征在于，包括比较单元、两条通路和上拉电平，所述比较单元用于甄别输入信号幅值并输出信号，所述比较单元的输出信号控制所述两条通路在不同的条件下导通，所述上拉电平连接其中一条通路，用于将所述电路结构的输出信号直接上拉至上拉电平。

2.根据权利要求1所述的一种用于减少数字信号上升时间的电路结构，其特征在于，所述比较单元的输出信号通过反相器和开关器件实现控制。

3.根据权利要求1所述的一种用于减少数字信号上升时间的电路结构，其特征在于，所述比较单元为电压比较器，所述电压比较器接收三个输入信号，分别为预先设定的参考电压1、预先设定的参考电压2和外部输入信号。

4.根据权利要求3所述的一种用于减少数字信号上升时间的电路结构，其特征在于，所述两条通路分别为通路1和通路2，所述电路结构的输出端连接芯片逻辑运算单元输入端；通路1通过开关器件1使外部输入信号与芯片逻辑运算单元导通或断开；通路2通过反相器和开关器件2使上拉电平与芯片逻辑运算单元导通或断开，所述上拉电平和开关器件2之间串联上拉电阻。

5.根据权利要求2或4所述的一种用于减少数字信号上升时间的电路结构，其特征在于，所述开关器件为MOS管。

6.根据权利要求4所述的一种用于减少数字信号上升时间的电路结构，其特征在于，所述上拉电平的幅值与外部输入信号所定义的高电平逻辑的电压值相等。

7.根据权利要求3或4所述的一种用于减少数字信号上升时间的电路结构，其特征在于，所述的参考电压1的值设定为外部输入信号所定义高电平的1/M倍，M为5；所述的参考电压2的值设定为外部输入信号所定义高电平的1/N倍，N为1.25。

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