JP2015133726A - 高信号レベル対応入出力回路 - Google Patents
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Abstract
【解決手段】レベルシフタ410は少なくとも2つのプルダウン回路M1、M2、412又はM3、M4、422を備え、レベルシフタ410から出力される最大信号レベルより低い信頼性の限界を伴う電子構成要素で作られる。レベルシフタ410は更に、プルダウン回路M1、M2、412又はM3、M4、422に結合されるタイミング回路411、421を備え、電子構成要素が経験する端子〜端子信号レベルが信頼性の限界を超えないようにプルダウン回路M1、M2、412又はM3、M4、422への、入力信号input_nの印加時間を制御する。
【選択図】図4
Description
前記少なくとも1つのプルアップまたはプルダウン回路に結合されるタイミング回路、ここで、このタイミング回路は、前記電子構成要素が経験する端子〜端子信号レベルが前記信頼性の限界を超えることを防止するように前記少なくとも1つのプルアップまたはプルダウン回路への入力信号の印加時間を制御するように動作可能に構成される、
を具備するレベルシフタ。
前記プルアップまたはプルダウン回路に属するもののうちの他の1つに結合されるタイミング回路、ここで、このタイミング回路は、前記電子構成要素が経験する端子〜端子信号レベルが前記信頼性の限界を超えることを防止するように前記プルアップまたはプルダウン回路に属するもののうちの他の1つへの前記入力信号の印加時間を制御するように動作可能に構成される、
を更に具備する、[1]に記載のレベルシフタ。
前記レベルシフト回路に結合され、前記電子構成要素が経験する端子〜端子信号レベルが前記信頼性の限界を超えることを防止するようにレベルシフト回路への入力信号の印加時間を制御するように動作可能な、タイミング回路を具備する。
プルダウン回路と、
プルアップ回路を具備し、前記プルダウン回路および前記プルアップ回路は前記電子構成要素で構成され、前記タイミング回路が前記プルダウン回路の入力および前記プルアップ回路の入力に結合される、[8]に記載のレベルシフタ。
前記レベルシフト回路へタイミング回路を結合することと、
前記電子構成要素が経験する端子〜端子信号レベルが前記信頼性の限界を超えることを防止するようにレベルシフト回路への入力信号の印加時間を制御するように前記タイミング回路を適合させること
を具備した方法。
プルダウン回路を提供することと、
プルアップ回路を提供することを具備し、前記プルダウン回路および前記プルアップ回路が前記電子構成要素で構成される、[15]に記載の方法。
前記プルダウン回路の入力へ前記タイミング回路を結合することと、
前記プルアップ回路の入力へ前記タイミング回路を結合することを具備する、[16]に記載の方法。
Claims (13)
- 入力信号を受けて出力経路に出力信号を生成するレベルシフタであって、
前記出力経路に結合され、前記出力経路上の信号レベルに応答してモード選択信号を生成するように動作可能なレベル検出回路と、
前記レベル検出回路に結合され、前記モード選択信号に応答して動作モードを選択するように動作可能なモード制御回路と、
前記出力信号の最大信号レベルより低い信号レベル信頼性限界を持つ電子構成要素で構成されるレベルシフト回路、ここで、前記電子構成要素はスタック構成内に配設される複数のトランジスタを備え、前記レベルシフト回路は前記電子構成要素からなるプルアップ回路およびプルダウン回路のうちの少なくとも1つを備える、と、
前記レベルシフト回路に結合されるタイミング回路、ここで、このタイミング回路は、前記電子構成要素の1以上の端子における信号レベルが前記信号レベル信頼性限界を超えることを防止するように前記レベルシフト回路への入力信号の印加時間を制御するように動作可能に構成される、とを備え、
前記レベルシフタが、動作モードに依存して、第1信号レベルおよび第2信号レベルへ入力信号を選択的にレベルシフトするように動作し、前記第2信号レベルは前記最大信号レベルであり、ここで、前記タイミング回路は、前記動作モードに従い前記入力信号の印加時間を変更するために用いられる前記モード選択信号を受けるように動作可能なモード選択入力を含む、レベルシフタ。 - 前記タイミング回路が、前記レベルシフタの入力と前記複数のトランジスタに属するトランジスタのゲートとの間に配設され時間遅延動作を提供する遅延を具備する、請求項1に記載のレベルシフタ。
- 追加のレベルシフト回路と、この追加のレベルシフト回路に結合される追加のタイミング回路をさらに備え、前記追加のレベルシフト回路は、前記出力信号の前記最大信号レベルより低い信号レベル信頼性限界を持つ追加の電子構成要素で構成され、
前記追加のタイミング回路は、前記電子構成要素の1以上の端子における信号レベルが前記信号レベル信頼性限界を超えることを防止するように前記追加のレベルシフト回路への前記入力信号の印加時間を制御するように動作可能に構成される、
請求項1に記載のレベルシフタ。 - 前記第1信号レベルが1.8ボルト以下であり、前記第2信号レベルが2.6ボルト以上である、請求項1に記載のレベルシフタ。
- 出力経路に結合され、前記出力経路上の信号レベルに応答してモード選択信号を生成するように動作可能なレベル検出回路と、
前記レベル検出回路に結合され、前記モード選択信号に応答して動作モードを選択するように動作可能なモード制御回路と、
前記動作モードに依存して第1信号レベルおよび第2信号レベルへ入力信号の信号レベルを選択的にシフトするように動作可能なレベルシフト回路、ここで、前記第1信号レベルは前記第2信号レベルより低く、前記レベルシフト回路は前記第2信号レベルより低い信号レベル信頼性限界を持つ電子構成要素を備え、前記電子構成要素はスタック構成内に配設される複数のトランジスタを備え、前記レベルシフト回路は前記電子構成要素からなるプルアップ回路およびプルダウン回路のうちの少なくとも1つを備える、と、
前記レベルシフト回路に結合され、前記電子構成要素の少なくとも1つの端子の信号レベルが前記信号レベル信頼性の限界を超えることを防止するように前記レベルシフト回路への入力信号の印加時間を制御するように動作可能なタイミング回路を具備し、
前記タイミング回路が、前記動作モードに従い前記入力信号の印加時間を変更するために用いられる前記モード選択信号を受けるモード選択入力を含む、レベルシフタ。 - 前記タイミング回路が前記プルダウン回路の入力に結合される、請求項5に記載のレベルシフタ。
- 前記タイミング回路が前記プルアップ回路の入力に結合される、請求項5に記載のレベルシフタ。
- 前記タイミング回路が前記プルダウン回路の入力および前記プルアップ回路の入力に結合される、請求項5に記載のレベルシフタ。
- 前記第1信号レベルが1.8ボルト以下であり、前記第2信号レベルが2.6ボルト以上である、請求項5に記載のレベルシフタ。
- 動作モードに依存して第1信号レベルおよび第2信号レベルへ入力信号の信号レベルを選択的にシフトするように動作可能なレベルシフト回路を提供すること、ここで、前記第1信号レベルは前記第2信号レベルより低く、前記レベルシフト回路は前記第2信号レベルより低い信号レベル信頼性限界を持つ電子構成要素を備え、前記電子構成要素はスタック構成内に配設される複数のトランジスタを備え、前記レベルシフト回路は前記電子構成要素からなるプルアップ回路およびプルダウン回路のうちの少なくとも1つを備える、と、
前記レベルシフト回路の出力経路へレベル検出回路を結合すること、ここで、前記レベル検出回路は、前記出力経路上の信号レベルに応答してモード選択信号を生成するように動作可能に構成される、と、
前記レベル検出回路へモード制御回路を結合すること、ここで、前記モード制御回路は、前記モード選択信号に応答して動作モードを選択するように動作可能に構成される、と、
前記レベルシフト回路へタイミング回路を結合することと、
前記電子構成要素の1以上の端子の信号レベルが前記信号レベル信頼性限界を超えることを防止するように前記レベルシフト回路への入力信号の印加時間を制御するように前記タイミング回路を適合させること
を具備する方法であって、
前記タイミング回路が、前記動作モードに従い前記入力信号の印加時間を変更するために用いられる前記モード選択信号を受けるモード選択入力を含む、方法。 - 前記レベルシフト回路へ前記タイミング回路を結合することは、
前記プルダウン回路の入力へ前記タイミング回路を結合することと、
前記プルアップ回路の入力へ前記タイミング回路を結合することを具備する、請求項10に記載の方法。 - 前記レベルシフト回路を提供することが、前記プルダウン回路に属する前記複数のトランジスタをスタック構成内に配設することを具備する、請求項10に記載の方法。
- 前記レベルシフト回路を提供することが、前記プルアップ回路に属する前記複数のトランジスタをスタック構成内に配設することを具備する、請求項12に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/181,645 US8106699B2 (en) | 2008-07-29 | 2008-07-29 | High signal level compliant input/output circuits |
US12/181,645 | 2008-07-29 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013139728A Division JP5701939B2 (ja) | 2008-07-29 | 2013-07-03 | 高信号レベル対応入出力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015133726A true JP2015133726A (ja) | 2015-07-23 |
JP6058714B2 JP6058714B2 (ja) | 2017-01-11 |
Family
ID=41137215
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011521196A Expired - Fee Related JP5313349B2 (ja) | 2008-07-29 | 2009-07-22 | 高信号レベル対応入出力回路 |
JP2013139728A Expired - Fee Related JP5701939B2 (ja) | 2008-07-29 | 2013-07-03 | 高信号レベル対応入出力回路 |
JP2015029810A Expired - Fee Related JP6058714B2 (ja) | 2008-07-29 | 2015-02-18 | 高信号レベル対応入出力回路 |
Family Applications Before (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011521196A Expired - Fee Related JP5313349B2 (ja) | 2008-07-29 | 2009-07-22 | 高信号レベル対応入出力回路 |
JP2013139728A Expired - Fee Related JP5701939B2 (ja) | 2008-07-29 | 2013-07-03 | 高信号レベル対応入出力回路 |
Country Status (7)
Country | Link |
---|---|
US (1) | US8106699B2 (ja) |
EP (1) | EP2313978A1 (ja) |
JP (3) | JP5313349B2 (ja) |
KR (1) | KR101348232B1 (ja) |
CN (2) | CN102089973B (ja) |
TW (1) | TW201025848A (ja) |
WO (1) | WO2010014473A1 (ja) |
Families Citing this family (10)
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US8593203B2 (en) | 2008-07-29 | 2013-11-26 | Qualcomm Incorporated | High signal level compliant input/output circuits |
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-
2008
- 2008-07-29 US US12/181,645 patent/US8106699B2/en not_active Expired - Fee Related
-
2009
- 2009-07-22 JP JP2011521196A patent/JP5313349B2/ja not_active Expired - Fee Related
- 2009-07-22 WO PCT/US2009/051395 patent/WO2010014473A1/en active Application Filing
- 2009-07-22 KR KR1020117004785A patent/KR101348232B1/ko not_active IP Right Cessation
- 2009-07-22 CN CN2009801265717A patent/CN102089973B/zh not_active Expired - Fee Related
- 2009-07-22 CN CN201310449343.1A patent/CN103516347B/zh not_active Expired - Fee Related
- 2009-07-22 EP EP09790722A patent/EP2313978A1/en not_active Withdrawn
- 2009-07-28 TW TW098125402A patent/TW201025848A/zh unknown
-
2013
- 2013-07-03 JP JP2013139728A patent/JP5701939B2/ja not_active Expired - Fee Related
-
2015
- 2015-02-18 JP JP2015029810A patent/JP6058714B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Also Published As
Publication number | Publication date |
---|---|
CN103516347A (zh) | 2014-01-15 |
WO2010014473A1 (en) | 2010-02-04 |
JP5313349B2 (ja) | 2013-10-09 |
US8106699B2 (en) | 2012-01-31 |
KR101348232B1 (ko) | 2014-01-07 |
JP6058714B2 (ja) | 2017-01-11 |
EP2313978A1 (en) | 2011-04-27 |
CN102089973B (zh) | 2013-11-06 |
TW201025848A (en) | 2010-07-01 |
KR20110047212A (ko) | 2011-05-06 |
US20100026363A1 (en) | 2010-02-04 |
CN102089973A (zh) | 2011-06-08 |
JP2013240089A (ja) | 2013-11-28 |
CN103516347B (zh) | 2016-02-24 |
JP5701939B2 (ja) | 2015-04-15 |
JP2011530213A (ja) | 2011-12-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20151127 |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A521 | Request for written amendment filed |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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