CN102089973B - 顺应高信号电平的输入/输出电路 - Google Patents

Abstract

本发明提供一种电平移位器(410)，其具有至少两个下拉电路(M1、M2、412或M3、M4、422)。所述电路是由电子组件制成，所述电子组件具有小于由所述电平移位器输出的最大信号电平的可靠性限度。所述电平移位器还具有耦合到所述下拉电路(M1、M2、412或M3、M4、422)的计时电路(411、421)。所述计时电路(411、421)控制将输入信号(input、input_n)施加到所述下拉电路的时间，从而防止由所述电子组件经历的端子到端子信号电平超出所述可靠性限度。

Description

顺应高信号电平的输入/输出电路

技术领域

本发明大体来说涉及输入/输出电路，且更确切地说，涉及与高信号电平兼容的输入/输出电路。

背景技术

各种电子装置的使用在现代社会已变得几乎无处不在。举例来说，办公室职员及专业人士在工作中通常每天都会使用桌上型及便携型电子装置。这些人往往会有规律地使用例如个人计算机系统、个人数字助理(PDA)、蜂窝式电话、寻呼机、数字声音及/或图像记录器等电子装置。这些电子装置往往会与例如外部显示装置、存储器装置、打印机、对接站、网络接口等一个或一个以上外围装置组合使用。然而，为了与外围装置恰当地介接，电子装置不仅应提供适当的物理连接及基本介接协议，且电子装置通常必须适应外围接口原生的信号电平(例如，电压电平)。

不同外围装置往往会在其相关联的外围接口处利用不同信号电平。举例来说，由某一家制造商提供及/或根据某一种标准操作的存储器装置可能利用约1.8V的外围接口信号电平，而由另一家制造商提供及/或根据另一种标准操作的类似存储器装置可能利用约2.6V或3.0V的外围接口信号电平。虽然前述实例最初可能并不显得是大的信号电平差异，但如果针对较低信号电平(例如，1.8V)设计且在较高信号电平(例如，2.6V或3.0V)下操作，则电子组件可能经历可靠性(组件在长时间段内操作而性能不降级的能力)问题。

个别电子组件(例如，晶体管)的可靠性可能以许多方式受损，例如，受到由跨越晶体管的端子长时间施加电场引起的电应力损坏。随着这些电场变高，电子组件的寿命缩短。举例来说，硅上金属氧化物(MOS)晶体管的可靠性限度取决于不同崩溃现象，包括时间相依电介质崩溃(TDDB)、热载流子注入(HCI)及负偏压温度不稳定性(NBTI)。45nm MOS(1.8V)电子组件的与前述现象中的每一者相关联的可靠性限度提供于下表中。从此表可容易地了解，使用2.6V或3.0V的信号电平的这些电子组件的操作可能存在可靠性问题。

已使用各种技术来试图适应具有相关联的不同信号电平的外围装置。图1展示示范性现有技术电子装置100，其具有多个输入/输出电路，每一输入/输出电路经配置以适应一特定信号电平。举例来说，输入/输出电路120可包含经设计以适应第一信号电平(例如，1.8V)的电子组件，而输入/输出电路130可包含经设计以适应第二信号电平(例如，2.6V)的电子组件。也就是说，输出路径121的电路及输入路径122的电路可适于与使用1.8V信号介接的外围装置一起可靠地操作。输出路径131的电路及输入路径132的电路因此可适于与使用2.6V信号介接的外围装置一起可靠地操作。主机电路101(例如，可提供装置100的核心操作功能的主机电路)可适于使用相应信号电平与输入/输出电路120及130介接。

展示于图1中的用于适应具有不同信号电平的外围装置的技术存在与大小及成本有关的问题。具体来说，所说明的实施例提供两个分开的输入/输出电路，因此需要额外物理区域来容纳所述电路。此外，在所说明的技术中招致与所添加的组件相关联的成本。

用于适应具有不同信号电平的外围装置的另一技术为利用经设计以通过使用较高信号电平介接的外围装置与使用较低信号电平(例如，1.8V)介接的外围装置两者来适应较高信号电平(例如，2.6V)的输入/输出电路(例如，图1的输入/输出电路130)。以低于装置经设计以使用的电子场的电子场来操作电子装置通常不会导致前述可靠性问题。然而，使用针对较高信号电平设计的电路通常不具能量效益且还使性能降级。具体来说，利用经设计以适应较高信号电平的电子组件来处理较低信号电平通常比利用适当设计的电子组件消耗更多能量。

如今的电子装置正变得越来越小，且电力管理变得至关重要。举例来说，为了使便携型装置中的电池寿命最大化，甚至相对小的电力消耗节省也可能是重要的。因此，在处理较低信号电平时利用经设计以适应较高信号电平的输入/输出电路虽然通常并不会存在可靠性问题，但会导致不合意的电力消耗。

发明内容

本申请案揭示一种电平移位器，其具有上拉电路或下拉电路中的至少一者。所述电路是由电子组件制成，所述电子组件具有小于由电平移位器输出的最大信号电平的可靠性限度。所述电平移位器还具有耦合到所述上拉电路或下拉电路中的至少一者的计时电路。所述计时电路控制将输入信号施加到上拉电路或下拉电路中的至少一者的时间，从而防止由所述电子组件经历的端子到端子信号电平超出所述可靠性限度。

本申请案还揭示一种电平移位器，其具有电平移位电路以依据操作模式将输入信号选择性地电平移位到第一信号电平及第二信号电平。所述第一信号电平小于所述第二信号电平。所述电子组件具有小于所述第二信号电平的可靠性限度。所述电平移位器还具有计时电路，所述计时电路耦合到所述电平移位电路以控制将输入信号施加到电平移位电路的时间，从而防止由所述电子组件经历的端子到端子信号电平超出所述可靠性限度。

本申请案还揭示一种方法，其包括提供电平移位电路以依据操作模式将输入信号选择性地电平移位到第一信号电平及第二信号电平。所述第一信号电平小于所述第二信号电平，且所述电子组件具有小于所述第二信号电平的可靠性限度。所述方法还包括将计时电路耦合到所述电平移位电路，且调适所述计时电路以控制将输入信号施加到所述电平移位电路的时间。此防止由所述电子组件经历的端子到端子信号电平超出可靠性限度。

前述内容已相当宽泛地概述了本发明的特征及技术优势以便可更好地理解本发明的以下详细描述。将在下文中描述形成本发明的权利要求书的标的物的本发明的额外特征及优势。所属领域的技术人员应了解，可容易地将所揭示的概念及特定实施例用作修改或设计其它结构以实施本发明的相同目的的基础。所属领域的技术人员还应认识到，这些等效构造并不偏离如所附权利要求书中所陈述的本发明的精神及范围。当结合附图考虑时，将从以下描述更好地理解据信在组织及操作方法两方面构成本发明的特征的新颖特征以及其它目的及优势。然而，应明确地理解，图中的每一者仅出于说明及描述的目的而提供，且并不意图界定本发明的限制。

附图说明

为更完整地理解本发明，现在结合附图参考以下描述，其中：

图1展示现有技术电子装置，其具有多个输入/输出电路，每一输入/输出电路经配置以适应一特定信号电平；

图2展示顺应高信号电平的输入/输出电路的实施例的高级框图；

图3展示关于如可用于图2的顺应高信号电平的输入/输出电路中的预驱动器的实施例的细节；

图4展示关于如可用于图3的预驱动器中的电平移位器的实施例的细节；

图5展示关于如可用于图3的预驱动器中的多级缓冲器(tapered buffer)的实施例的细节；

图6展示关于如可用于图2的顺应高信号电平的输入/输出电路中的驱动器的实施例的细节；

图7展示关于如可用于图2的顺应高信号电平的输入/输出电路中的电平检测器的实施例的细节；

图8展示关于如可用于图2的顺应高信号电平的输入/输出电路中的模式控制器的实施例的细节；

图9展示关于如可用于图8的模式控制器中的偏压产生器的实施例的细节；及

图10展示关于如可用于图2的顺应高信号电平的输入/输出电路中的电平移位控制器的实施例的细节。

具体实施方式

图2展示根据本文中的概念的顺应高信号电平的输入/输出电路的实施例的高级框图。图2的输入/输出电路200适于在主机电子装置(例如，个人计算机系统、个人数字助理(PDA)、蜂窝式电话、寻呼机、数字声音记录器、数字相机、数字摄像机、个人娱乐播放器、游戏装置等)的主机电路(未图示)与外围装置(例如，存储器装置、显示器、打印机、电子指示器、变换器等)之间提供介接。确切地说，输入/输出电路200适于适应高电平(例如，2.6V及/或3.0V)及低电平(例如，1.8V)两者的外围接口信号。在适应高信号电平时，输入/输出电路200利用经设计以相对于低信号电平使用的电子组件。实施例借此提供关于大小及电力消耗的效率。如将从以下论述更好地了解，在使用针对低信号电平设计的电子组件来适应高信号电平时，输入/输出电路200适于避免与跨越电子组件的端子施加相对大的电场相关联的可靠性问题。

图2中展示的输入/输出电路200包含用于将信号从主机装置的电路介接到外围装置的电路的输出路径210及用于将信号从外围装置的电路介接到主机装置的电路的输入路径220。虽然所说明实施例的输入/输出电路200包含输出路径210及输入路径220两者，但实施例可将如本文中所描述的概念单独实施于输入路径电路中或单独实施于输出路径电路中。此外，本文中所描述的概念适用于除输入电路及输出电路之外的电路，且因此可提供在将适应高于特定电组件经设计以操作的信号电平的信号电平的多种情境下与本文的教示一致的实施例。

所说明实施例的输出路径210及输入路径220各自适于适应高电平(例如，2.6V或3.0V)及低电平(例如，1.8V)信号两者。确切地说，且如下文详细描述，输入路径220包括电平移位控制221，所述电平移位控制221包含针对低信号电平设计且适于相对于由耦合到其的外围装置提供的低电平信号及高电平信号两者可靠地操作的电子组件。类似地，且如下文详细描述，输出路径210包括耦合到驱动器212的预驱动器211，驱动器212与预驱动器211各自包含针对低信号电平设计且适于相对于由耦合到其的外围装置提供的低电平信号及高电平信号两者可靠地操作的电子组件。所说明实施例的模式控制214耦合到预驱动器211，且在一些实施例中耦合到驱动器212，以提供针对低信号电平操作及高信号电平操作对其中的电路的控制。

在根据特定实施例的操作中，输入/输出电路200适于使用预定低信号电平与主机装置的电路交互，且使用适合于当前介接的特定外围装置的信号电平与外围装置的电路交互。在许多配置中，主机系统的电路将执行电力节省操作，以便断开一个或一个以上电力供应输出(例如，核心电压)。为了适应此电力节省操作而不导致含糊的输入/输出电路操作状态，实施例的模式控制214包括在主机电路电力节省操作期间利用的内部控制信号产生。也就是说，当主机电路的一个或一个以上输出归因于电力节省操作而不可用时，实施例的模式控制214操作以在内部产生对预驱动器211及/或驱动器212的适当控制，以保持此电路锁定于选定的低或高信号电平状态。因此，当主机电路从电力节省操作返回到操作状态时，输入/输出电路200经配置以继续与外围装置介接。

图2中所说明的输入/输出电路200是通用的，因为其可操作以自动且自主地配置自身以相对于适当信号电平而操作。也就是说，所说明实施例的输入/输出电路200适于在适当时自动地选择低信号电平操作或高信号电平操作。因此，输出路径210的电平检测213耦合到正被提供介接的外围装置以检测其信号电平并将模式选择信号提供给模式控制214。模式控制214因此可根据由电平检测213指示的模式(例如，低信号电平或高信号电平)提供关于预驱动器211及/或驱动器212的电路的控制。所说明实施例中的输入路径220的电平移位控制221可操作以在无模式控制信号的情况下补偿高信号电平操作。

已描述所说明实施例的输入/输出电路200在高电平下的操作，下文详细描述根据实施例的个别功能块。应了解，本文中描述的特定实施例为示范性实施例，且所描述的概念可实施于除所展示实施例之外的实施例或实施于所展示实施例的替代实施例中。

注意参看图3，展示关于预驱动器211的实施例的细节。所说明实施例的预驱动器211接受来自主机电路的针对介接的外围装置的数据信号的输入，提供数据信号的从主机装置内部的信号电平到适合于介接的特定外围装置的信号电平的电平移位，并提供输出以驱动驱动器212以在适当信号电平下将数据输出提供给所述外围装置。为提供前述操作，所说明实施例的预驱动器211包括电平移位器311到313及缓冲器331到335。电平移位器311到313操作以(例如)根据由模式控制214提供的模式选择信号来提供从主机电路所提供的电平到适合于介接的外围装置的电路的电平的数据信号电平移位。缓冲器331到335操作以提供数据信号缓冲以产生适于适当地驱动驱动器212的数据信号。逻辑门321及322提供于所说明实施例中以促进可控地启用及停用预驱动器211的输出。具体来说，适当启用信号到逻辑门321(此处为NAND门)及逻辑门322(此处为NOR门)的端子的施加操作以选择性地启用/停用预驱动器211的输出。

在适应高于预驱动器211的电子组件经设计以使用的信号电平的信号电平时，预驱动器211在处理较高信号电平(例如，2.6V及3.0V的衰减电压(pad voltage))时利用非零信号电平(例如，1.1V的核心电压)作为偏压供应电压(例如，作为虚拟接地提供)。因此，所说明实施例的预驱动器211的电平移位是在多个级中提供。具体来说，电平移位器311操作以将在主机装置内部的信号电平(例如，例如1.1V的核心电压)下提供的来自主机电路的数据信号电平移位到所适应的最低外围装置信号电平(例如，此处展示为1.8V衰减电压)。安置于预驱动器211的pdata路径中的电平移位器312操作以将如由电平移位器311输出的数据信号电平移位(如果需要)到适合于介接的外围装置的电平(例如，2.6V或3.0V的衰减电压)。在介接的外围装置相对于所适应的最低外围装置信号电平(此处展示为1.8V)操作时，所说明实施例的电平移位器312并不提供电平移位，且有效地作为延迟装置而操作。

在2.6/3.0V操作模式(如可通过从模式控制214接收的模式信号来选择)中，所说明实施例的电平移位器312的输入在0V与1.8V之间来回切换(toggle)，而经电平移位的输出在1.1V与2.6V或3.0V之间来回切换。在1.8V操作模式(如可通过从模式控制214接收的模式信号来选择)期间，所说明实施例的电平移位器312并不执行电平平移，且输出电平保持与输入电平相同(在0V与1.8V之间)。如将从下文图4中展示的电平移位器电路的实施例的论述更好地理解，电平移位器因此将其输入信号平移到对于给定操作模式就可靠性来说一致的电平。

除了操作以对其中的电子组件维持良好可靠性电平外，需要相对于数据路径提供良好切换性能。举例来说，由预驱动器211提供的信号操作以控制驱动器212的电子组件上拉到数据高电平(例如，1.8V、2.6V，或3.0V，使用预驱动器211输出pdata)且控制驱动器212的电子组件下拉到数据低电平(例如，0V，使用预驱动器211输出ndata)。因此，实施例操作以在起始预驱动器输出中的一者(ndata或pdata)处的高或驱动信号之前终止预驱动器输出中的另一者(pdata或ndata)处的高或驱动信号，借此建立对驱动器212的“先断后通”(break-before-make)切换控制。此切换控制避免关于数据输出的含糊性且避免驱动器212中的非所要待用电流。

根据所说明实施例通过使与预驱动器211中的pdata路径与ndata路径相关联的信号传播延迟匹配实现前述切换性能。举例来说，虽然在预驱动器211的ndata路径中并不需要超出由电平移位器311提供的电平移位的电平移位，但电平移位器313提供于ndata路径中以提供预驱动器211的pdata路径与ndata路径之间的延迟匹配。也就是说，电平移位器313的所说明实施例操作以不仅在不对信号进行电平移位的情况下接受并输出处于所适应的最低外围装置信号电平的信号电平(此处为1.8V衰减电压)，且提供可用于匹配pdata路径与ndata路径的总延迟的传播延迟。另外或替代地，在ndata路径的输出链中使用例如额外反相器的额外元件(例如，与pdata路径中的反相器331及332相比的在ndata路径中的反相器333到335)可用于前述延迟匹配。延迟匹配确保最终输出信号的良好工作循环。可基于从模式控制214接收的模式信号在ndata路径的每一组件中对延迟进行编程。从上文应了解，低信号电平(例如，1.8V)足以提供相对于驱动器212的切断，且因此不管输出路径210正在何特定模式中操作，所说明实施例的ndata路径均不在较高信号电平(例如，2.6V或3.0V)下操作。

根据实施例，提供给预驱动器211的pdata路径的虚拟接地信号是由模式控制214控制，即，基于系统处于1.8V、2.6V还是3.0V操作模式而控制。在一项实施例中，当系统连接到1.8V外围装置时，提供0V接地，且当系统与2.6V或3.0V外围装置一起操作时，提供1.1V接地。

注意参看图4，展示关于如可用于提供电平移位器312的电平移位器的实施例的细节。图4中展示的电平移位器410提供基于计时的电平移位器配置以适应高于其电子组件经设计以借以可靠地操作的信号电平的信号电平。所述配置并不损害电平移位器410的电子组件的可靠性。

在操作中，例如电平移位器410的数字电平移位器将在接地与电力供应电平之间的全摆动数字输入转换为在接地与不同电力供应电平之间摆动的全摆动数字输出。理想地，电平移位器电路留存从输入信号到输出信号的相位信息。由输入/输出电路利用的电压电平移位器通常将信号从核心电压(例如，1.1V)移位到单一衰减电压(例如，1.8V、2.6V或3.0V)。因此，在1.1V的核心电压及2.6V或3.0V的衰减电压的情况下，所提供的电压电平移位是分别从1.1V到2.6V或3.0V。然而，出于满足经设计以相对于1.8V操作的电子组件(例如，45nm 1.8V晶体管)的可靠性限度的目的，不应允许这些电子组件的端子(例如，晶体管的栅极)在0与2.6V或3.0V之间来回切换。因此，在根据所说明实施例的操作中，图3的双级电平移位配置致使电平移位器311及313操作以在0V与1.8V之间来回切换其输出，且电平移位器312操作以在0V与1.8V之间(在1.8V模式中)及1.1V与2.6V或3.0V之间(在2.6V或3.0V模式中)来回切换其输出。举例来说，在2.6V模式中，电平移位器410将信号从1.8V(展示为vdd_18)电平移位到2.6V(展示为vddp)且从0V(展示为vssx)电平移位到1.1V(展示为vddc)。

使用由模式控制214提供的虚拟接地信号来控制此所说明实施例的电平移位器410操作的模式。举例来说，在2.6V模式中，虚拟接地设定为1.1V，而在1.8V模式中，虚拟接地设定为0V。应了解，电平移位器312的组件以及输入/输出电路200的其它组件所使用的高电平电压(展示为vddp)由于衰减电压由介接的外围装置使用而在每一模式中改变(例如，1.8V模式中的1.8V或2.6V模式中的2.6V)。举例来说，在介接的外围装置提供衰减电压的情况下，此电压由于已介接了外围装置而改变。在主机电路提供衰减电压的情况下，此电压由于主机电路经配置以与外围装置介接而改变。举例来说，例如电平检测213的通用电路可与主机电路组合利用以自动且自主地提供主机电路对适当衰减电压的选择。或者，可手动地切换主机电路以提供适合于特定介接的外围装置的衰减电压。

在2.6V模式中，当对电平移位器410的输入为1.8V时，晶体管M2及M1(此处展示为场效晶体管(FET)，更具体来说，NFETS)被接通且晶体管M4及M3(也展示为NFET)被断开。在操作中，晶体管M1的栅极电压在特定时间“d”内为“高”(对电平移位器410的1.8v输入)，且接着降低，从而断开所述晶体管。延迟“d”是由可编程延迟逻辑411提供，可编程延迟逻辑411提供足够长以将节点output_n处的电压下拉到低于vddc(1.1V的核心电压)但足够短以避免将节点output_n处的电压一直下拉到(0V)的选定延迟。因此，节点output处的电压达到2.6V(衰减电压vddp)，且节点output_n处的电压达到1.8V。

与前述操作相反，当对电平移位器410的输入为0V时，晶体管M4及M3被接通(注意，反相器430安置于对电平移位器410的输入与晶体管M3及M4之间)，且晶体管M2及M1被断开。晶体管M3的栅极电压在时间“d”内为“高”(对电平移位器410的0v输入)，且接着降低，从而断开所述晶体管。延迟“d”是由可编程延迟逻辑421(例如，对应于可编程延迟逻辑411的电路的电路)提供，可编程延迟逻辑421提供足够长以将节点output处的电压下拉到低于vddc(1.1V的核心电压)但足够短以避免将节点output处的电压一直下拉到(0V)的选定延迟。因此，节点output_n处的电压达到2.6V(衰减电压vddp)，且节点output处的电压达到1.8V。

下拉堆叠及反相器的组件的相对大小控制将节点output及output_n的电压下拉到何电平。举例来说，可通过适当地设定反相器412及422的电子组件及对应下拉堆叠的晶体管(反相器412的晶体管M1及M2以及反相器422的晶体管M3及M4)的大小来控制将节点output及output_n下拉到的电压。晶体管M1及M2的主要功能为充分地下拉以写入到锁存器412、422中。类似地，晶体管M3及M4具有相同功能。

电平移位器410的前述基于计时的操作避免将M1及反相器412的端子(例如，P型FET(PFET)的栅极)暴露到全衰减电压(例如，vddp＝2.6V)(如将在output_n被拉到0V的情况下发生)。此基于计时的操作避免了可靠性问题，因为不会跨越电子组件的端子而存在大于电子组件能可靠地耐受的全衰减电压。

在1.8V模式中，所说明实施例的电平移位器410并不执行电压电平的电平移位，而替代地充当缓冲器。在此模式中，在虚拟接地为0V的情况下，可编程延迟逻辑411及421的延迟逻辑并不产生经时移的脉冲，而替代地遵循输入。因此，当对电平移位器410的输入为1.8V时，晶体管M1及M2两者均接通(晶体管M3及M4两者均断开)，且只要输入为“高”即保持接通。类似地，当对电平移位器410的输入为0V时，晶体管M3及M4两者均接通(晶体管M1及M2两者均断开)，且只要输入为“低”即保持接通。此连续操作是准许的，因为不存在可靠性约束，因为输入及输出两者均仅在1.8V与0V之间来回切换。

已描述如可用于预驱动器211的实施例中的电平移位器的操作，再次注意参看图3。如上文所提及，所说明实施例的预驱动器211包括缓冲器331到335以提供数据信号缓冲，以便产生适于适当地驱动驱动器212的数据信号。通过多级缓冲器(tapered buffer)执行根据实施例的缓冲，所述多级缓冲器如图5中所示在虚拟接地(例如，1.1V的核心电压vddc)与衰减电压(例如，2.6V的vddp)之间来回切换。在1.8V模式期间，所述多级缓冲器在0V与1.8V之间来回切换。链中的每一缓冲器(例如，缓冲器331到332及缓冲器333到335)均提供充分缓冲(例如，包含较大晶体管)以借此逐步增加经电平移位的信号的驱动，以便充分地驱动大得多的驱动器212的电子组件。

再次参看图2，可见根据所说明的实施例，预驱动器211的输出耦合到驱动器212的输入。如上所论述，将由预驱动器211输出的经缓冲、经电平移位的信号提供给驱动器212以用于将信号在适当信号电平下驱动到介接的外围装置。

图6展示关于驱动器212的实施例的细节。驱动器212的所说明实施例使用堆叠装置驱动器策略。此堆叠驱动器配置促进使用针对较低信号电平设计的电子组件以较高信号电平操作，而不会存在可靠性问题，以便避免如下文所论述的HCI崩溃现象。此外，堆叠驱动器配置(例如)通过防止驱动器FET中的突返(snapback)来促进静电放电(ESD)保护。

图6中所示的堆叠驱动器结构将来自预驱动器211的pdata信号提供给晶体管M17(此处为PFET)，晶体管M17的源极连接到Vddp，而漏极更靠近输出的晶体管M18(此处也为PFET)由偏压电压pbias控制。在上拉期间，存在晶体管M17未完全接通且因此晶体管M18将经历跨越其漏极及源极端子的较高电压的短持续时间，从而可能引起瞬变HCI问题。然而，为避免前述HCI问题，晶体管M18的漏极经由电阻器Rp耦合到输出节点。电阻器Rp的使用减少了晶体管M18的瞬变Vds过冲(overshoot)，借此保持跨越其端子的电压在可靠性限度内。

虽然上文已描述了驱动器212的示范性电路的用于提供信号输出的数据高部分的上半部分，但应了解，驱动器212的用于提供信号输出的数据低部分的下半部分类似地运作。具体来说，将来自预驱动器211的ndata信号提供给晶体管M20(此处为NFET)，晶体管M20的源极连接到接地，而漏极更接近输出的晶体管M19(此处也为NFET)由偏压电压nbias控制。在下拉期间，存在晶体管M20未完全接通且因此晶体管M19将经历跨越其漏极及源极端子的较高电压的短持续时间。类似于驱动器212的上半部分的堆叠配置，晶体管M19的漏极经由电阻器Rn耦合到输出节点。电阻器Rn的使用减少了晶体管M19的瞬变Vds过冲，借此保持跨越其端子的电压在可靠性限度内。在一项实施例中，电阻器为约100欧姆。所选择的电阻器类型应具有高电流载运能力。

如上文所论述，预驱动器211及驱动器212提供从主机电路提供给介接的外围电路的数据信号的电平移位及输出。如图2中所示，所说明实施例的模式控制214及电平检测213用于输出路径210操作中以促进如本文中所说明的预驱动器211及驱动器212的操作。关于电平检测213的实施例的细节展示于图7中，且关于模式控制214的实施例的细节展示于图8中。

注意参看图7，展示关于电平检测213的实施例的细节。电平检测213提供关于输入/输出电路200的通用操作，因为输入/输出电路200可操作以使用电平检测213自动且自主地配置其自身以相对于适当的信号电平来操作。如图7中所示，电平检测213耦合到正被提供介接的外围装置以检测其信号电平并提供信号以控制输入/输出电路200的操作模式(例如，1.8V模式、2.6V模式或3.0V模式)。举例来说，实施例的电平检测213自动地检测介接的外围装置的电力供应电压，且使得输入/输出电路200的电路相应地使衰减电压偏置。因此，电平检测213能够自动地检测介接的外围装置的电力供应的电压。使用此电平检测电路，可避免将外部输入或控制用于模式选择或在不存在模式选择的情况下使用适应不同信号电平的分开的输入/输出电路。

在促进对信号电平的自动检测时，电平检测213的电路顺应高信号电平(例如，顺应高电压)。然而，如下文进一步详细论述，根据所说明实施例，此高信号电平顺应性是使用自身经设计而以较低信号电平使用的电子装置提供。因此，虽然可能具有施加到晶体管M5到M7(此处展示为FET)的实施例的在1.8V与3.0V的范围内的电压电平，但晶体管M5到M7(此处展示为FET)的实施例包含1.8V晶体管。

在操作中，所说明实施例的电平检测213将指示适当模式的数字信号电平(模式)提供给输入/输出电路200的各部分，借此促进输入/输出电路200无关于由介接到其的特定外围装置使用的信号电平而无缝地起作用。

为更好地理解所说明实施例的电平检测213的操作，假定介接的外围装置操作的电压电平为2.6V。因此，提供给晶体管M5的vddp为2.6V。假定vdd_18为1.8V，则晶体管M5以1.8V的栅极电压偏置，这确保此装置的栅极到源极电压(Vgs)低于可靠电压电平，即使在晶体管M5经设计以在1.8V下操作的情况下也是如此，因为Vgs减去晶体管M5的阈值电压(Vth)大于Vth。这确保晶体管M5的任何两个端子不会超过可靠性可接受的最大电压电平。在前述实例(vddp为2.6V)中，晶体管M5被接通且将节点1充电到vddp(2.6V)。晶体管M5的大小经设定以使得其足够大以当M5接通且M6与M7也接通时，节点1处的电压为vddp。在介接的外围装置的电压电平为1.8V(或与主机电路兼容的电压)的情况下，M5断开，因为vddp为1.8，且M5的偏压电压为1.8。因此，节点1由M6及M6下拉到0。在任一情况下，锁存器710均如下文所描述锁存与节点1处的值有关的值(节点3)。

在vddp为2.6时的实例中，晶体管M6经受节点1处的漏极电压vddp(2.6V)。然而，类似于晶体管M5，晶体管M6的栅极经合适地偏置(此处以vdd_18偏置)以确保跨越其端子的可靠电压。不管晶体管M7接通或是断开(依据下文所论述的复位状态)，晶体管M6均得以确保节点2处的可接受电压，因为晶体管M6始终接通且其栅极是在1.8V下偏置。因此，所说明实施例的电平检测213的输入堆叠确保其所有晶体管不会经历跨越其端子的导致可靠性问题的电压。

如图7中可见，晶体管M8还使其漏极耦合到节点1，所述节点1在前述实例中被充电到2.6V。因为所说明实施例的晶体管M8为NFET，所以晶体管M8并不将节点3充电到高于Vdd_18(1.8V)减去M8的阈值电压(Vth)。此确保跨越晶体管M8的端子的可接受电压。此外，由于与晶体管M8相关联的节点3处的电压降，电平检测213的所有其它电子组件均不经受大于Vdd_18(1.8V)的电压。从上文可了解，所说明实施例的电平检测213的电路通过组件布局且通过使所述组件适当地偏置而能容忍高电压。

高/低堆叠710根据晶体管M8的源极电压而提供对模式电平的锁存。举例来说，当检测到vddp为2.6V或3.0V时，锁存高电压(在所说明实施例中为1.8V)，且当检测到vddp为1.8V时，锁存低电压(在所说明实施例中为0V)。因为晶体管M8将节点3控制为Vdd_18(1.8V)减去阈值电压(Vth)，所以出现这些值。所说明实施例的缓冲器721到723操作以提供模式信号缓冲以产生适合于适当地驱动输入/输出电路200的各组件的模式控制信号。

所说明实施例的电平移位器731、反相器延迟732及NOR门733根据电平检测213的实施例提供模式复位控制。电平移位器731可包含例如上文相对于电平移位器311到313所描述的电平移位器电路的电平移位器电路。反相器延迟732可包含例如上文相对于可编程延迟逻辑411及421所描述的延迟逻辑的延迟逻辑。

在根据实施例的操作中，由主机电路提供的复位信号由电平移位器731电平转换为由输入/输出电路200使用的信号电压(在前述实例中，为vdd_1p8(1.8V))以供电平检测213的电路使用。图7中所示的配置在所有主机电路电力供应已完全通电且稳定之后适应从高(1.1V)变为低(0V)的复位信号，但可根据本文中的概念使用其它配置。反相器延迟732添加一定量的延迟以促进检测适当模式且接着使电平检测213的电路断开以节省电力。又，根据所说明的实施例，使用由反相器延迟732提供的经延迟复位信号经由NOR门733来门控模式控制信号输出，以确保迫使模式控制信号输出达到0V(2.6V模式)直到复位信号变为低为止。根据实施例提供前述门控以确保跨越输入/输出电路200的电子装置端子的电压处于这些电子装置的可靠性限度内。一旦由主机电路提供的复位信号变为低，则由锁存器710锁存模式控制信号。

注意参看图8，其展示关于模式控制214的实施例的细节。根据实施例，模式控制214将正确“接地”值提供给输入/输出电路200的电路(例如，缓冲器331到335、电平移位器312及313、反相器412及422等)以便促进跨越输入/输出电路200的电子装置端子的电压处于可靠性限度内以使这些电子装置满足可靠性限度。

在1.8V模式(如由电平检测213所提供的模式控制信号所指示)期间，虚拟接地的值由所说明实施例的切换电路810切换到0V(此处为vss)，因为信号电压足够低以致可靠性不会成为问题。然而，在2.6V或3.0V模式(同样如由模式控制信号所指示)期间，所说明实施例的虚拟接地由切换电路810切换到核心电压(此处为1.1V)，因为核心电压足够高以避免跨越电子组件的端子的电压超出可靠性限度。

可以各种配置提供实施例的切换电路810。举例来说，可使用例如FET或其类似物的固态切换装置。另外或替代地，如果需要，可利用机械切换机构。

所说明实施例的模式控制214不仅适于提供与选定操作模式一致的信号输出，且还适于维持经由主机电路电力节省模式对特定模式的选择(例如，休眠或冻结I/O模式)，在主机电路电力节省模式中主机电路的一个或一个以上输出(例如，电力供应电压)不可用于输入/输出电路200。为了适应此电力节省操作而不导致含糊的输入/输出电路操作状态，所说明实施例的模式控制214包括偏压产生820。实施例的偏压产生820操作以在主机电路电力节省操作期间产生适当的“虚拟接地”电平。也就是说，当主机电路的一个或一个以上输出归因于电力节省操作而不可用时，偏压产生820操作以在内部产生对预驱动器211及/或驱动器212的适当控制，以保持此电路锁定于选定的低或高信号电平状态。因此，当主机电路从电力节省操作返回到操作状态时，输入/输出电路200经配置以继续与外围装置介接。

注意参看图9，展示关于偏压产生820的实施例的细节。在操作中，由主机电路提供的电力供应电压(例如，核心电压)在电力节省模式(如由冻结io(freezio)模式信号指示)期间崩塌。反相器911及912以及NOR门921合作以控制偏压产生820的电路在冻结I/O模式期间提供偏压。

根据所说明实施例的偏压产生是由分压器930提供，所述分压器930包含可操作以将节点vir_grnd_nfet_gate及vir_gnd_pfet_gate处的电压拉到vddp(例如，2.6V)及vdd_18(例如，1.8V)的断开装置(此处展示为锁定于断开状态的晶体管M9到M12)。晶体管M13及M14通过反相器911及912以及NOR门921的输出接通，以借此提供处于虚拟接地的输出，其为节点vir_gnd_nfet_gate及vir_gnd_pfet_gate的电压之间的差异。，根据实施例，虚拟接地节点为阻抗相对高的节点，且因此不希望充当电荷槽(charge sink)。因此，在冻结I/O模式期间将保持于特定状态的所有节点在将偏压产生820的虚拟接地偏压提供给其之前期望安定于其稳定状态值。

由分压器930在高信号电平模式(例如，2.6V或3.0V模式)期间(其中在所说明的实施例中，由主机电路提供的冻结I/O信号为1.1V)提供的偏压大致为核心电压(例如，1.1V)。根据所说明的实施例，晶体管M9与M10为安置成堆叠配置的PFET。类似地，晶体管M11与M12为安置成堆叠配置的PFET。然而，提供给前述堆叠中的每一者的电压是不同的。具体来说，将vddp(例如，2.6V)提供给晶体管M9的栅极，而将vdd_18(例如，1.8V)提供给晶体管M11的栅极。使用处于所说明配置的这些晶体管(及与其断开状态相关联的泄漏)，晶体管M15与M16的栅极处的电压的差异安定于极接近于1.1V的电压。如果存在从虚拟接地节点汲取电流或将电流汲取到虚拟接地节点的噪声事件，则一旦虚拟接地节点的电压从稳定状态条件超出特定范围，所述FET中的一者即接通。此时，偏压成为低阻抗偏压，且确保节点返回到稳定状态条件。因此，使用如提供于虚拟接地输出处的此电压来在主机电路冻结I/O模式期间在输入/输出电路200正在高信号电平模式中操作时使输入/输出电路200的其它电路偏置。

在根据模式控制214的实施例的操作中，仅当输入/输出电路200处于高信号电平模式(例如，2.6V或3.0V)时才激活偏压产生。在输入/输出电路200处于低信号电平模式(例如，1.8V)(例如可由来自电平检测213的模式控制信号电平指示)的情况下，实施例的模式控制214操作以将虚拟接地耦合到vss(此处为0V)，而不管主机电路是处于冻结I/O模式还是处于操作模式。

虽然在上文将电平检测213及模式控制214的实施例描述为提供输出路径210的通用操作(其中其操作针对高信号电平处理或低信号电平处理而自动且自主地调整)，但输入/输出电路200的实施例可利用手动模式选择。举例来说，如果需要，则实施例的切换电路810可根据介接的外围装置的信号电平而加以手动控制。

已描述关于实施例的输出路径210的功能块的细节，注意参看图10，其中展示关于输入路径221的实施例的细节。为提供适于主机电路的信号电平，所说明实施例的输入路径220包括电平移位控制221。类似于电平检测213的操作，电平移位控制优选操作以适应高电平信号及低电平信号两者的输入，而不会导致跨越其电子组件的端子的电压超出可靠性限度。确切地说，虽然可在电平移位控制221的标记为“padloc”的数据输入节点处提供高信号电平(例如，2.6V及/或3.0V)及低电平信号(例如，1.8V)，但电平移位控制221经配置以自动地适应这些信号，且在标记为“schm_out”的数据输出节点处提供所要信号电平(例如，1.8V)。

在图10的顺应高电压的配置中，安置成传送门(passgate)配置的始终接通的NFET晶体管M21确保电平移位控制221的电子组件不会经受高电压电平。更具体来说，晶体管M21操作以将标记为lvl_dn_int的节点降低到1.8-Vt。第一级接收器(例如，施密特触发器(Schmitt trigger)1020)接收1.8-Vt信号并确定外围装置已发射了0还是1。因为第一级接收器1020可能参考不同于输入信号的电压，所以具有正确的跳脱点(trippoint)是重要的。上拉保持器电路1011(包含呈堆叠配置的晶体管M22及M23(此处展示为PFET))及下拉保持器电路1012(包含呈堆叠配置的晶体管M24及M25(此处展示为NFET))确保满足输入跳脱点(Vih、Vil)且信号电平参考输入路径供应。所说明实施例的上拉保持器电路1011的弱的PFET保持器配置确保对施密特触发器1020的输入一直上升到vdd_18(1.8V)，且封堵任何泄漏。此确保此节点快速上升，而不管是否由晶体管M21的NFET传送门驱动。NFET下拉保持器电路1012对上升沿进行分压，并在信号的上升沿上提供更好跳脱点(Vil)。此配置尤其可用于在高信号电平模式(例如，2.6V及/或3.0V)下实现良好跳脱点，因为对电平移位控制221的输入处于较高电压，且电平移位控制221的第一级参考较低电压(例如，1.8V)。因此，电平移位控制221的前述实施例维持所要跳脱点，而不管是在高信号电平下操作还是在低信号电平下操作。在一个实施例中，连同启用信号一起提供core_ie_h信号以在接收高电压信号时启用NFET保持器。还提供启用信号以在接收高电压信号(例如，2.6V或3.0V)时启用PFET保持器。

所说明实施例的晶体管M26经提供以促进停用外围输入路径。具体来说，可使用将适当信号电平(例如，1.8V)提供给标记为“core_ie_h”的节点以停用电平移位控制221的输出，且因此停用输入路径220。

虽然已在本文中参考所述实施例描述各种功能块，但应了解，除所描述电路之外或替代所描述电路，可使用依据本文中所述的概念的各种电路。举例来说，可相对于输入/输出电路200提供ESD，以便在输出路径210的数据输出处提供人体模型(HBM)ESD保护，且在输入路径220的数据输入处提供充电装置模型(CDM)ESD保护。

此外，可根据本文中的概念使用不同于所说明实施例的电路配置的电路配置。举例来说，虽然各种所说明实施例展示安置成堆叠配置以便适应所描述的说明性电压电平的特定数目个电子组件(例如，FET)，但可使用呈此堆叠配置的不同数目的这些电子组件。举例来说，图6中所示的堆叠驱动器结构可在pdata(上拉)及/或ndata(下拉)驱动器堆叠中利用三个FET的堆叠(例如在适应上文所论述的较高信号电平(例如，4.0V)的情况下)。

从上文可了解，输入/输出电路200促进针对较低信号电平(例如，1.8V)设计且以较高信号电平(例如，2.6V或3.0V)操作的电子组件的使用。因此，不仅可相对于使用不同信号电平的外围装置使用单一输入/输出接口，且输入/输出接口可使用物理上更小且更快的切换电子组件(例如，45nm MOS，1.8V电子组件)。此外，本文中描述的实施例使用通用装置来适应这些不同信号电平，所述通用装置可操作以自动且自主地配置自身以相对于适当信号电平而操作。

虽然已详细描述本发明及其优势，但应理解，可在不偏离如由所附权利要求书界定的本发明的精神及范围的情况下在本文中进行各种改变、替代及更改。此外，本申请案的范围不希望限于本说明书中所描述的过程、机器、制造、物质组成、装置、方法及步骤的特定实施例。如所属领域的技术人员从本发明的揭示内容将易了解，可根据本发明利用执行与本文中所描述的对应实施例大致相同的功能或实现与其大致相同的结果的现有或以后将开发的过程、机器、制造、物质组成、装置、方法或步骤。因此，所附权利要求书希望将这些过程、机器、制造、物质组成、装置、方法或步骤包括于其范围内。

Claims (19)

1.一种电平移位器，其包含：

上拉电路或下拉电路中的至少一者，其包含电子组件，所述电子组件具有小于由所述电平移位器输出的最大信号电平的可靠性限度；以及

计时电路，其耦合到所述上拉电路或所述下拉电路中的所述至少一者，所述计时电路可操作以控制将输入信号施加到所述上拉电路或所述下拉电路中的所述至少一者的时间，从而防止由所述电子组件经历的端子到端子信号电平超出所述可靠性限度，

其中所述电平移位器操作以依据操作模式而将输入信号选择性地电平移位到第一信号电平及第二信号电平，所述第二信号电平为所述最大信号电平，且其中所述计时电路包括可操作以根据所述操作模式而改变施加所述输入信号的所述时间的模式选择输入。

2.根据权利要求1所述的电平移位器，其中所述电子组件包含晶体管。

3.根据权利要求2所述的电平移位器，其中所述晶体管安置成堆叠配置。

4.根据权利要求2所述的电平移位器，其中所述计时电路包含安置于所述电平移位器的输入与所述晶体管中的一晶体管的栅极之间以提供其延时操作的延迟。

5.根据权利要求1所述的电平移位器，其进一步包含：

所述上拉电路或所述下拉电路中的所述至少一者的另一者，所述上拉电路或所述下拉电路中的所述至少一者的所述另一者包含具有小于所述最大信号电平的可靠性限度的电子组件；以及

计时电路，其耦合到所述上拉电路或所述下拉电路中的所述另一者，所述计时电路可操作以控制将所述输入信号施加到所述上拉电路或下拉电路中的所述另一者的时间，从而防止由所述电子组件经历的端子到端子信号电平超出所述可靠性限度。

6.根据权利要求1所述的电平移位器，其中所述第一信号电平为1.8伏或1.8伏以下，且所述第二信号电平为2.6伏或2.6伏以上。

7.一种电平移位器，其包含：

电平移位电路，其可操作以依据操作模式而将输入信号选择性地电平移位到第一信号电平及第二信号电平，其中所述第一信号电平小于所述第二信号电平，所述电路包含具有小于所述第二信号电平的可靠性限度的电子组件；以及

计时电路，其耦合到所述电平移位电路且可操作以控制将输入信号施加到电平移位电路的时间，从而防止由所述电子组件经历的端子到端子信号电平超出所述可靠性限度。

8.根据权利要求7所述的电平移位器，其中所述电平移位电路包含：包含所述电子组件的下拉电路，所述计时电路耦合到所述下拉电路的输入。

9.根据权利要求7所述的电平移位器，其中所述电平移位电路包含：

包含所述电子组件的上拉电路，所述计时电路耦合到所述上拉电路的输入。

10.根据权利要求7所述的电平移位器，其中所述电平移位电路包含：下拉电路；以及

上拉电路，其中所述下拉电路及所述上拉电路包含所述电子组件，且其中所述计时电路耦合到所述下拉电路的输入及所述上拉电路的输入。

11.根据权利要求10所述的电平移位器，其中所述电子组件包含晶体管。

12.根据权利要求11所述的电平移位器，其中所述上拉电路的晶体管安置成堆叠配置，且所述下拉电路的晶体管安置成堆叠配置。

13.根据权利要求11所述的电平移位器，其中所述第一信号电平为1.8伏或1.8伏以下，且所述第二信号电平为2.6伏或2.6伏以上。

14.一种用于电平移位的方法，其包含：

提供电平移位电路，其可操作以依据操作模式而将输入信号选择性地电平移位到第一信号电平及第二信号电平，其中所述第一信号电平小于所述第二信号电平，所述电路包含具有小于所述第二信号电平的可靠性限度的电子组件；

将计时电路耦合到所述电平移位电路；以及

调适所述计时电路以控制将输入信号施加到电平移位电路的时间，从而防止由所述电子组件经历的端子到端子信号电平超出所述可靠性限度。

15.根据权利要求14所述的方法，其中所述提供电平移位电路包含：

提供下拉电路；以及

提供上拉电路，其中所述下拉电路及所述上拉电路包含所述电子组件。

16.根据权利要求15所述的方法，其中所述将所述计时电路耦合到所述电平移位电路包含：

将所述计时电路耦合到所述下拉电路的输入；以及

将所述计时电路耦合到所述上拉电路的输入。

17.根据权利要求15所述的方法，其中所述电子组件包含晶体管。

18.根据权利要求17所述的方法，其中所述提供所述下拉电路包含：

将所述下拉电路的所述晶体管安置成堆叠配置。

19.根据权利要求18所述的方法，其中所述提供所述上拉电路包含：

将所述上拉电路的所述晶体管安置成堆叠配置。

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