JP5351215B2 - 信号出力回路 - Google Patents

Description

本発明は、半導体集積回路に関し、特に単相のデジタル信号に応じて出力信号の透過と遮断を切り替えるシャットダウン機能を有する信号出力回路に関するものである。

光信号を増幅するトランスインピーダンスアンプ（ＴＩＡ：Transimpedance Amplifier）や振幅制限増幅回路（ＬＡ：Limiting Amplifier）などの出力段や、半導体レーザ（ＬＤ：Laser Diode）の駆動回路では、高周波の差動入力信号をインピーダンス変換して出力するため、トランジスタ差動対やエミッタフォロワなどのインピーダンス変換回路を使用した信号出力回路が用いられる。

このような信号出力回路として用いられるトランジスタ差動対やエミッタフォロワなどのインピーダンス変換回路は、多くの場合、出力トランジスタのエミッタ端子側に、出力トランジスタへの動作電流を供給する電流源トランジスタを備えている。このため、この電流源トランジスタのベース電圧をしきい値以下にして、出力トランジスタへの電流供給を遮断することで、出力トランジスタからの信号出力を遮断することができる。

従来、このような信号出力を遮断するシャットダウン機能を有する信号出力回路として、ＮＭＯＳを用いたＬＤドライバ回路が提案されている（例えば、特許文献１など参照）。図９は、従来の信号出力回路を示す回路図である。
この信号出力回路において、出力透過時、端子ＩＳＮ，ＩＳＰに入力された差動信号は、ｎｐｎ型のトランジスタＱ１，Ｑ２（出力トランジスタ）から構成されるトランジスタ差動対において、ＬＤを駆動するのに十分な程度まで増幅された後、端子ＯＳＰ，ＯＳＮから出力される。

一方、ｎｐｎ型のトランジスタＱ３と抵抗ＲＳＳは、それぞれ定電流源トランジスタとその定電流源安定化抵抗であり、この２素子によって差動対Ｑ１，Ｑ２へ出力透過動作するための動作電流を供給する電流源が構成されている。
また、Ｑ３のベース端子と端子ＶＣＳとの間に接続されているＮ型のＭＯＳトランジスタＭＮ１と、Ｑ３のベース端子と電源電位ＶＥＥとの間に接続されているＮ型のＭＯＳトランジスタＭＮ２とは、Ｑ３のベース端子に印加する電圧として、ＶＣＳまたはＶＥＥのいずれか一方を選択的に切り替えるスイッチである。

出力透過時、ＭＮ２，ＭＮ１のゲート端子に入力される差動信号ＩＳＨＮ，ＩＳＨＰは、それぞれローレベル，ハイレベルであり、ＭＮ２がオフ状態、ＭＮ１がオン状態となる。これにより、Ｑ３のベース端子に電圧ＶＣＳが印加されるため、Ｑ３から差動対Ｑ１，Ｑ２に対して出力透過動作するための動作電流が供給される。この結果、端子ＩＳＮ，ＩＳＰに入力された差動入力信号は、差動対Ｑ１，Ｑ２を介して端子ＯＳＰ，ＯＳＮから出力される。

一方、出力遮断時は、差動信号ＩＳＨＮ，ＩＳＨＰは、それぞれハイレベル，ローレベルであり、ＭＮ２がオン状態、ＭＮ１がオフ状態となる。これにより、Ｑ３のベース端子に電源電位ＶＥＥが印加されるため、Ｑ３から差動対Ｑ１，Ｑ２に対して動作電流が供給されなくなる。この結果、端子ＩＳＮ，ＩＳＰに入力された差動入力信号は、差動対Ｑ１，Ｑ２から出力されなくなり、出力遮断状態となる。

特開２００７−１５８０８４号公報

しかしながら、このような従来技術によれば、ｎｐｎ型のトランジスタに加えて、出力透過／遮断を切り替えるためのＮＭＯＳトランジスタを用いる必要があり、製造時、例えば一般的なＩｎＰ ＨＢＴプロセスなどのｎｐｎ型のトランジスタ用の製造プロセスだけでなく、ＮＭＯＳトランジスタ用の製造プロセスも必要となる。したがって、製造工程が複雑化するだけでなく、ｎｐｎ型のトランジスタとＮＭＯＳトランジスタの混在が難しい化合物半導体基板を用いて、信号出力回路を構成することができないという問題点があった。

また、前述した従来技術では、外部から出力透過／遮断を切り替えるためのデジタル信号として差動信号ＩＳＨＮ，ＩＳＰＮが必要となり、単相のデジタル信号で出力透過／遮断を切り替えることができない。このため、出力透過／遮断を切り替える信号として単相のデジタル信号が出力される回路にはそのまま適用できないため、信号出力回路自体の適用範囲が制限されるという問題点があった。

本発明はこのような課題を解決するためのものであり、トランジスタ製造工程をｎｐｎ型の製造工程のみとして、使用可能な化合物半導体プロセス種類の自由度を高めることができるとともに、単相のデジタル信号により外部から出力透過／遮断を切替制御できる信号出力回路を提供することを目的としている。

このような目的を達成するために、本発明にかかる信号出力回路は、高電位側の第１の電源電位と、低電位側の第２の電源電位とで動作する、入力バッファ、発生制御回路、制御電圧発生回路、および出力回路を備え、入力バッファで、トランジスタとしてｎｐｎ型を用い、外部から入力された、出力回路の状態を出力透過／遮断のいずれかに切り替える指示を行うための単相切替指示信号を、互いの位相が反転している差動切替指示信号に変換し、発生制御回路で、トランジスタとしてｎｐｎ型を用い、差動切替指示信号に基づいて、制御電圧発生回路における制御電圧の発生を制御するための発生制御信号を出力し、制御電圧発生回路で、トランジスタとしてｎｐｎ型を用い、発生制御信号に基づいて、単相切替指示信号の論理に応じて電圧値が変化する制御電圧を発生させて出力し、出力回路で、トランジスタとしてｎｐｎ型を用い、入力された差動入力信号をインピーダンス変化して差動出力信号として出力し、制御電圧に基づいて差動入力信号の出力透過／遮断を切り替えるようにしたものである。
これに加えて、発生制御回路に、コレクタ端子およびベース端子が第１の電源電位と接続されたｎｐｎ型の第１のトランジスタ（Ｑ３１）と、ベース端子に差動切替指示信号のうち単相切替指示信号と同相の信号が入力され、コレクタ端子が第１のトランジスタ（Ｑ３１）のエミッタ端子と接続され、エミッタ端子が第１の抵抗（Ｒ３１）を介して第２の電源電位と接続されたｎｐｎ型の第２のトランジスタ（Ｑ３２）と、ベース端子に差動切替指示信号のうち単相切替指示信号と逆相の信号が入力され、エミッタ端子が第２のトランジスタ（Ｑ３２）のエミッタ端子と接続され、コレクタ端子から発生制御信号を出力するｎｐｎ型の第３のトランジスタ（Ｑ３３）とを備えたものである。
これに加えて、制御電圧発生回路に、ベース端子およびコレクタ端子に発生制御信号が入力されるとともに、当該ベース端子およびコレクタ端子が第２の抵抗（Ｒ４１）を介して第１の電源電位と接続されたｎｐｎ型の第４のトランジスタ（Ｑ４１）と、ベース端子およびコレクタ端子が第４のトランジスタ（Ｑ４１）のエミッタ端子と接続され、エミッタ端子が第３の抵抗（Ｒ４２）を介して第２の電源電位と接続されたｎｐｎ型の第５のトランジスタ（Ｑ４２）と、ベース端子およびコレクタ端子が第１の電源電位と接続されたｎｐｎ型の第６のトランジスタ（Ｑ４３）と、ベース端子に発生制御信号が入力されるとともに、コレクタ端子が第６のトランジスタ（Ｑ４３）のエミッタ端子と接続され、エミッタ端子が第４の抵抗（Ｒ４３）を介して第２の電源電位と接続され、当該エミッタ端子から制御電圧を出力するｎｐｎ型の第７のトランジスタ（Ｑ４４）とを備えたものである。
これに加えて、入力バッファに、一端が単相切替指示信号が入力される指示入力端子と接続され、他端が第１の電源電位と接続された第６の抵抗（Ｒ１１）と、ベース端子が第７の抵抗（Ｒ１２）を介して指示入力端子と接続され、エミッタ端子が第８の抵抗（Ｒ１４）を介して第２の電源電位と接続され、コレクタ端子から差動切替指示信号のうち単相切替指示信号と逆相の信号を出力するｎｐｎ型の第８のトランジスタ（Ｑ１１）と、一端が第８のトランジスタ（Ｑ１１）のベース端子と接続され、他端が第２の電源電位と接続された第９の抵抗（Ｒ１３）と、一端が第８のトランジスタ（Ｑ１１）のコレクタ端子と接続され、他端が第１０の抵抗（Ｒ１５）を介して第１の電源電位と接続された第１１の抵抗（Ｒ１６）と、一端が第８のトランジスタ（Ｑ１１）のコレクタ端子と接続され、他端が第２の電源電位と接続された第１２の抵抗（Ｒ１８）と、一端が第１０の抵抗（Ｒ１５）と第１１の抵抗（Ｒ１６）との接続ノードと接続された第１３の抵抗（Ｒ１７）と、一端が第２の電源電位と接続され、他端が第１３の抵抗（Ｒ１７）の他端と接続され、当該他端から差動切替指示信号のうち単相切替指示信号と同相の信号を出力する第１４の抵抗（Ｒ１９）とを備えたものである。
これに加えて、出力回路に、ベース端子に差動入力信号のうち第１の位相入力信号が入力され、コレクタ端子が第１５の抵抗（Ｒ５１）を介して第１の電源電位と接続され、当該コレクタ端子から差動出力信号のうち第２の位相出力信号を出力するｎｐｎ型の第９のトランジスタ（Ｑ５１）と、ベース端子に差動入力信号のうち第２の位相入力信号が入力され、コレクタ端子が第１６の抵抗（Ｒ５２）を介して第１の電源電位と接続され、当該コレクタ端子から差動出力信号のうち第１の位相出力信号を出力するｎｐｎ型の第１０のトランジスタ（Ｑ５２）と、一端が第９のトランジスタ（Ｑ５１）のエミッタ端子と接続され、他端が第１０のトランジスタ（Ｑ５２）のエミッタ端子と接続された第１７の抵抗（Ｒ５３）と、ベース端子に制御電圧が入力されて、コレクタ端子が第９のトランジスタ（Ｑ５１）のエミッタ端子に接続され、エミッタ端子が第１８の抵抗（Ｒ５４）を介して第２の電源電位に接続されたｎｐｎ型の第１１のトランジスタ（Ｑ５３）と、ベース端子に制御電圧が入力されて、コレクタ端子が第１０のトランジスタ（Ｑ５２）のエミッタ端子に接続され、エミッタ端子が第１９の抵抗（Ｒ５５）を介して第２の電源電位に接続されたｎｐｎ型の第１２のトランジスタ（Ｑ５４）とを備えたものである。

また、本発明にかかる他の信号出力回路は、上記制御電圧発生回路に代わる制御電圧発生回路として、コレクタ端子に発生制御信号が入力され、エミッタ端子が第２の電源電位に接続されたｎｐｎ型の第４のトランジスタ（Ｑ４１）と、一端が第４のトランジスタ（Ｑ４１）のコレクタ端子に接続され、他端が第１の電源電位に接続された第２の抵抗（Ｒ４１）と、一端が第４のトランジスタ（Ｑ４１）のコレクタ端子に接続され、他端が第４のトランジスタ（Ｑ４１）のベース端子に接続されたコンデンサＣと、ベース端子に発生制御信号が入力され、コレクタ端子が第１の電源電位に接続されたｎｐｎ型の第５のトランジスタ（Ｑ４２）と、ベース端子およびコレクタ端子が第４のトランジスタ（Ｑ４１）のベース端子と接続されるとともに第３の抵抗（Ｒ４２）を介して第５のトランジスタ（Ｑ４２）のエミッタ端子に接続され、エミッタ端子が第４の抵抗（Ｒ４３）を介して第２の電源電位に接続されたｎｐｎ型の第６のトランジスタ（Ｑ４３）と、一端が第５のトランジスタ（Ｑ４２）のエミッタ端子に接続され、他端から制御電圧を出力する第５の抵抗（Ｒ４４）とを備えたものである。

また、トランジスタとしてｎｐｎ型を用い、差動切替指示信号をインピーダンス変換し中間差動切替指示信号として出力する中間バッファをさらに備え、発生制御回路で、中間差動切替指示信号に基づいて、制御電圧発生回路における制御電圧の発生を制御するための発生制御信号を出力するものとし、この際、中間バッファに、ベース端子およびコレクタ端子が第１の電源電位に接続されたｎｐｎ型の第１７のトランジスタ（Ｑ２４）と、ベース端子に差動切替指示信号のうち単相切替指示信号と同相の信号が入力され、コレクタ端子が第２４の抵抗（Ｒ２１）を介して第１７のトランジスタ（Ｑ２４）のエミッタ端子と接続されたｎｐｎ型の第１８のトランジスタ（Ｑ２１）と、ベース端子に差動切替指示信号のうち単相切替指示信号と逆相の信号が入力され、コレクタ端子が第２５の抵抗（Ｒ２２）を介して第１７のトランジスタ（Ｑ２４）のエミッタ端子と接続されたｎｐｎ型の第１９のトランジスタ（Ｑ２２）と、ベース端子にバイアス用定電圧が印加され、コレクタ端子が第１８のトランジスタ（Ｑ２１）のエミッタ端子および第１９のトランジスタ（Ｑ２２）のエミッタ端子と接続され、エミッタ端子が第２６の抵抗（Ｒ２３）を介して第２の電源電位と接続されたｎｐｎ型の第２０のトランジスタ（Ｑ２３）と、ベース端子が第１９のトランジスタ（Ｑ２２）のコレクタ端子と接続され、コレクタ端子が第１の電源電位と接続され、エミッタ端子から中間差動切替指示信号のうち単相切替指示信号と同相の信号を出力するｎｐｎ型の第２１のトランジスタ（Ｑ２５）と、ベース端子が第１８のトランジスタ（Ｑ２１）のコレクタ端子と接続され、コレクタ端子が第１の電源電位と接続され、エミッタ端子から中間差動切替指示信号のうち単相切替指示信号と逆相の信号を出力するｎｐｎ型の第２２のトランジスタ（Ｑ２６）と、ベース端子にバイアス用定電圧が印加され、コレクタ端子が第２１のトランジスタ（Ｑ２５）のエミッタ端子と接続され、エミッタ端子が第２７の抵抗（Ｒ２４）を介して第２の電源電位と接続されたｎｐｎ型の第２３のトランジスタ（Ｑ２７）と、ベース端子にバイアス用定電圧が印加され、コレクタ端子が第２２のトランジスタ（Ｑ２６）のエミッタ端子と接続され、エミッタ端子が第２８の抵抗（Ｒ２５）を介して第２の電源電位と接続されたｎｐｎ型の第２４のトランジスタ（Ｑ２８）とを備えてもよい。

本発明によれば、従来技術のように、出力透過／遮断の状態を切替制御するための制御電圧として、２つの電圧値のいずれか一方を選択して印加するのではなく、制御電圧ＶＣＳの電圧値そのものを変化させて出力することができる。したがって、ＮＭＯＳトランジスタ用の製造プロセスを必要とせず、例えば一般的なＩｎＰ ＨＢＴプロセスなどのｎｐｎ型のトランジスタ用の製造プロセスだけで、信号出力回路を製造することができる。このため、製造工程を簡素化できるだけでなく、ｎｐｎ型のトランジスタとＮＭＯＳトランジスタの混在が難しい化合物半導体基板を用いて、信号出力回路を構成することができる。これに加えて、外部から出力透過／遮断を切り替えるためのデジタル信号として差動信号を入力する必要がなくなり、単相のデジタル信号で出力透過／遮断を切り替えることが可能となる。このため、出力透過／遮断を切り替える信号として単相のデジタル信号が出力される回路にそのまま適用でき、信号出力回路自体の適用範囲を拡大することができる。

第１の実施の形態にかかる信号出力回路の構成を示すブロック図である。 第１の実施の形態にかかる信号出力回路の構成例を示す回路図である。 第１の実施の形態にかかる信号出力回路の出力透過／遮断状態における各信号レベルを示す説明図である。 第２の実施の形態にかかる信号出力回路の構成を示すブロック図である。 第２の実施の形態にかかる信号出力回路の構成例を示す回路図である。 第２の実施の形態にかかる信号出力回路の出力透過／遮断状態における各信号レベルを示す説明図である。 第３の実施の形態にかかる信号出力回路の要部を示す回路図である。 出力遮断状態における差動出力信号のシミュレーション波形図である。 出力透過状態における差動出力信号のシミュレーション波形図である。 従来の信号出力回路を示す回路図である。

次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
まず、図１を参照して、本発明の第１の実施の形態にかかる信号出力回路１０について説明する。図１は、第１の実施の形態にかかる信号出力回路の構成を示すブロック図である。
信号出力回路１０は、端子ＩＴ，ＩＣから入力された差動入力信号ＩＮをインピーダンス変換し、端子ＯＴ，ＯＣから差動出力信号ＯＵＴとして出力する回路である。この信号出力回路１０は、例えば、光信号を増幅するトランスインピーダンスアンプ（ＴＩＡ：Transimpedance Amplifier）や振幅制限増幅回路（ＬＡ：Limiting Amplifier）などの出力段や、半導体レーザ（ＬＤ：Laser Diode）の駆動回路として用いられる。

信号出力回路１０には、主な回路部として、高電位側の電源電位ＶＣＣ（第１の電源電位）と、低電位側の電源電位ＶＥＥ（ＶＣＣ＞ＶＥＥ：第２の電源電位）とで動作する、入力バッファ１１、発生制御回路１３、制御電圧発生回路１４、および出力回路１５が設けられている。

入力バッファ１１は、トランジスタとしてｎｐｎ型を用い、外部から端子ＳＨＤに入力された、出力回路１５の状態を出力透過／遮断のいずれかに切り替える指示を行うための単相切替指示信号１０Ｓを、互いの位相が反転している差動切替指示信号１１Ｓに変換する機能を有している。

発生制御回路１３は、トランジスタとしてｎｐｎ型を用い、入力バッファ１１からの差動切替指示信号１１Ｓに基づいて、制御電圧発生回路１４における制御電圧ＶＣＳの発生を制御するための発生制御信号１３Ｓを出力する機能を有している。

制御電圧発生回路１４は、トランジスタとしてｎｐｎ型を用い、発生制御回路１３からの発生制御信号１３Ｓに基づいて、単相切替指示信号１０Ｓの論理に応じて電圧値が変化する制御電圧ＶＣＳを発生させて出力する機能を有している。

出力回路１５は、トランジスタとしてｎｐｎ型を用い、端子ＩＴ，ＩＣから入力された差動入力信号ＩＮをインピーダンス変換し、端子ＯＴ，ＯＣから差動出力信号ＯＵＴとして出力する機能と、制御電圧発生回路１４からの制御電圧ＶＣＳに基づいて差動入力信号ＩＮの出力透過／遮断を切り替える機能とを備えている。

前述したように、図９に示した従来の信号出力回路は、定電流源トランジスタＱ３のベース端子に対して、予め準備しておいたＶＣＳとＶＥＥからなる２つの電圧値のいずれか一方を選択して印加することにより、出力透過／遮断の状態を切替制御するという技術思想に基づくものである。したがって、ＶＣＳとＶＥＥを切り替えてＱ３のベース端子へ印加するために、Ｎ型のＭＯＳトランジスタＭＮ１，ＭＮ２を設けて、差動信号ＩＳＨＮ，ＩＳＨＰで相補的にスイッチングさせている。

これに対して、本発明は、出力透過／遮断の状態を切替制御するための制御電圧として、２つの電圧値のいずれか一方を選択して印加するのではなく、制御電圧の電圧値そのものを変化させて出力することにより、ｎｐｎ型のトランジスタだけで実現できることに着目したものである。

すなわち、本発明は、出力回路１５に、差動入力信号ＩＮをインピーダンス変換して出力するｎｐｎ型の出力トランジスタと、この出力トランジスタに動作電流を供給するｎｐｎ型の電流源トランジスタとを設け、制御電圧発生回路１４で、単相切替指示信号１０Ｓに応じて変化する電圧値からなる制御電圧ＶＣＳを発生させて、この制御電圧ＶＣＳにより、出力回路１５の電流源トランジスタをオン／オフ動作させることにより、出力トランジスタにおける差動入力信号ＩＮの出力透過／遮断を切り替えるようにしたものである。

図２は、第１の実施の形態にかかる信号出力回路の構成例を示す回路図である。図２の信号出力回路１０には、入出力端子として、ＳＨＤ，ＩＴ，ＩＣ，ＯＴ，ＯＣ，ＶＣＣ，ＶＥＥが設けられている。

端子ＳＨＤは、外部から出力回路１５の状態を出力透過／遮断のいずれかへ切り替える指示を行うための単相切替指示信号１０Ｓの入力端子である。本実施の形態において、単相切替指示信号１０Ｓは、低電源電圧で動作するＬＶＴＴＬ（Low Voltage TTL）の単相デジタル信号からなる場合を例として説明する。ＬＶＴＴＬでは、ローレベル信号として０Ｖ〜＋０．８Ｖの電圧範囲が用いられ、ハイレベル信号として＋２．０Ｖ〜ＶＣＣ電圧の電圧範囲が用いられる。

端子ＩＴ／ＩＣは、出力回路１５に入力される差動入力信号ＩＮの入力端子である。端子ＯＴ／ＯＣは、出力回路１５から出力される差動出力信号ＯＵＴの出力端子である。端子ＶＣＣは、電源電位ＶＣＣが印加される電源端子（本実施の形態では＋３．３Ｖ）であり、端子ＶＥＥは、電源電位ＶＥＥが印加される電源端子（本実施の形態では０Ｖ）である。

[入力バッファ]
図２および図３を参照して、入力バッファ１１の構成および動作について説明する。図３は、第１の実施の形態にかかる信号出力回路の出力透過／遮断状態における各信号レベルを示す説明図である。

入力バッファ１１は、一端が単相切替指示信号１０Ｓが入力される端子ＳＨＤ（指示入力端子）と接続され、他端が電源電位ＶＣＣと接続された抵抗Ｒ１１（第６の抵抗）と、ベース端子が抵抗Ｒ１２（第７の抵抗）を介して端子ＳＨＤと接続され、エミッタ端子が抵抗Ｒ１４（第８の抵抗）を介して電源電位ＶＥＥと接続され、コレクタ端子から差動切替指示信号１１Ｓのうち単相切替指示信号１０Ｓと逆相の信号を出力するｎｐｎ型のトランジスタＱ１１（第８のトランジスタ）と、一端がＱ１１のベース端子と接続され、他端が電源電位ＶＥＥと接続された抵抗Ｒ１３（第９の抵抗）と、一端がＱ１１のコレクタ端子と接続され、他端が抵抗Ｒ１５（第１０の抵抗）を介して電源電位ＶＣＣと接続された抵抗Ｒ１６（第１１の抵抗）と、一端がＱ１１のコレクタ端子と接続され、他端が電源電位ＶＥＥと接続された抵抗Ｒ１８（第１２の抵抗）と、一端がＲ１５とＲ１６との接続ノードと接続された抵抗Ｒ１７（第１３の抵抗）と、一端が電源電位ＶＥＥと接続され、他端がＲ１７の他端と接続され、当該他端から差動切替指示信号１１Ｓのうち単相切替指示信号１０Ｓと同相の信号を出力する抵抗Ｒ１９（第１４の抵抗）とから構成されている。

本実施の形態において、Ｒ１１，Ｒ１２，Ｒ１３は、端子ＳＨＤがオープン状態の時、単相切替指示信号１０Ｓのハイレベル（２．０Ｖ〜ＶＣＣ電圧）が入力された時と同じ電位に、端子ＳＨＤの電圧ＶＳＨＤが制御されるよう、これら抵抗値が決められている。また、Ｒ１１，Ｒ１２，Ｒ１３の３つの抵抗が端子ＶＣＣと端子ＶＥＥと間に直列接続されており、且つ、端子ＳＨＤはＲ１１とＲ１２の接続ノードに接続され、且つ、Ｑ１１のベース端子がＲ１２とＲ１３の接続ノードに接続されている。

これにより、端子ＳＨＤに印加される電圧ＶＳＨＤより低い電圧がＱ１１のベース端子に印加されるようになり、Ｑ１１の過度な飽和状態すなわち過度にベース電圧がコレクタ電圧より高くなる状態が避けられる。過度な飽和状態では、ベース端子とコレクタ端子と間が導通状態となり、ベース端子を介して端子ＳＨＤに流れる電流量が増えてしまう。本実施の形態にかかる回路構成によれば、このような状態を避けることができる。

端子ＳＨＤに、ローレベルの単相切替指示信号１０Ｓが入力されている時、すなわちＶＳＨＤが０Ｖ〜＋０．８Ｖの電圧範囲にある場合、Ｑ１１のコレクタ端子からエミッタ端子へ流れる電流は少ない。ここで、Ｑ１１のコレクタ電流が少ない場合、入力バッファ１１の出力電圧、すなわちＲ１６とＲ１８の接続ノードＮ１１における逆相電圧ＶＮ１１と、Ｒ１７とＲ１９の接続ノードＮ１２における同相電圧ＶＮ１２は、Ｒ１６，Ｒ１７，Ｒ１８，Ｒ１９の抵抗値でほぼ決定される。本実施の形態では、ＶＮ１１がＶＮ１２より高くなるように設定されている。この結果、端子ＳＨＤにローレベルの単相切替指示信号１０Ｓが入力されている場合、入力バッファ１１から出力される差動切替指示信号１１Ｓは、逆相電圧ＶＮ１１＞同相電圧ＶＮ１２という関係になる。

一方、端子ＳＨＤに、ハイレベルの単相切替指示信号１０Ｓが入力されている時、すなわちＶＳＨＤが２．０Ｖ〜ＶＣＣ電圧の電圧範囲にある場合、Ｑ１１のコレクタ端子からエミッタ端子へ流れる電流が増加する。これにより、接続ノードＮ１１の逆相電圧ＶＮ１１が低下し、接続ノードＮ１２の同相電圧ＶＮ１２より低くなる。この結果、端子ＳＨＤにハイレベルの単相切替指示信号１０Ｓが入力されている場合、入力バッファ１１から出力される差動切替指示信号１１Ｓは、逆相電圧ＶＮ１１＜同相電圧ＶＮ１２という関係になる。

［発生制御回路］
次に、図２および図３を参照して、発生制御回路１３の構成および動作について説明する。
発生制御回路１３は、コレクタ端子およびベース端子が電源電位ＶＣＣと接続されたｎｐｎ型のトランジスタＱ３１（第１のトランジスタ）と、ベース端子に差動切替指示信号１１Ｓのうち単相切替指示信号１０Ｓと同相の信号が入力され、コレクタ端子がＱ３１のエミッタ端子と接続され、エミッタ端子が抵抗Ｒ３１（第１の抵抗）を介して電源電位ＶＥＥと接続されたｎｐｎ型のトランジスタＱ３２（第２のトランジスタ）と、ベース端子に差動切替指示信号１１Ｓのうち単相切替指示信号１０Ｓと逆相の信号が入力され、エミッタ端子がＱ３２のエミッタ端子と接続され、コレクタ端子から発生制御信号１３Ｓを出力するｎｐｎ型のトランジスタＱ３３（第３のトランジスタ）とから構成されている。

本実施の形態において、発生制御回路１３は、全体としてトランジスタ差動対Ｑ３２，Ｑ３３からなるエミッタ結合型の差動アンプであるが、その出力である発生制御信号１３Ｓは、Ｑ３３のコレクタ端子からエミッタ端子方向への電流値Ｉ３の変化として、制御電圧発生回路１４へ出力される。

発生制御回路１３は、入力バッファ１１から出力された差動切替指示信号１１Ｓの逆相電圧ＶＮ１１と同相電圧ＶＮ１２に応じて、出力電流Ｉ３をデジタル的に変化させる。具体的には、前述した図３に示すように、逆相電圧ＶＮ１１＞同相電圧ＶＮ１２のとき、すなわちローレベルの単相切替指示信号１０Ｓが入力されている時、出力電流Ｉ３は電流源抵抗Ｒ３１で決まる値Ｉｏｎ（Ｉｏｎ＞０）となる。一方、逆相電圧ＶＮ１１＜同相電圧ＶＮ１２のとき、すなわちハイレベルの単相切替指示信号１０Ｓが入力されている時、出力電流Ｉ３はほぼ０となる。

［制御電圧発生回路］
次に、図２および図３を参照して、制御電圧発生回路１４の構成および動作について説明する。
制御電圧発生回路１４は、ベース端子およびコレクタ端子に発生制御信号１３Ｓが入力されるとともに、当該ベース端子およびコレクタ端子が抵抗Ｒ４１（第２の抵抗）を介して電源電位ＶＣＣと接続されたｎｐｎ型のトランジスタＱ４１（第４のトランジスタ）と、ベース端子およびコレクタ端子がＱ４１のエミッタ端子と接続され、エミッタ端子が抵抗Ｒ４２（第３の抵抗）を介して電源電位ＶＥＥと接続されたｎｐｎ型のトランジスタＱ４２（第５のトランジスタ）と、ベース端子およびコレクタ端子が電源電位ＶＣＣと接続されたｎｐｎ型のトランジスタＱ４３（第６のトランジスタ）と、ベース端子に発生制御信号１３Ｓが入力されるとともに、コレクタ端子がＱ４３のエミッタ端子と接続され、エミッタ端子が抵抗Ｒ４３（第４の抵抗）を介して電源電位ＶＥＥと接続され、当該エミッタ端子から制御電圧ＶＣＳを出力するｎｐｎ型のトランジスタＱ４４（第７のトランジスタ）とから構成されている。

このうち、Ｑ４１，Ｑ４２とＲ４１，４２は定電圧発生回路を構成し、Ｑ４３，Ｑ４４とＲ４３とはエミッタフォロワを構成している。

制御電圧発生回路１４は、発生制御回路１３から出力された発生制御信号１３Ｓの出力電流Ｉ３に応じて、制御電圧ＶＣＳの電圧値をデジタル的に変化させる。Ｉ３＝Ｉｏｎの時、Ｑ４４のベース端子の電位は、Ｉ３＝０のときと比較してＲ４１×Ｉｏｎだけ低下する。本実施の形態では、Ｑ４４のベース端子の電位が、Ｉ３＝Ｉｏｎに応じてＲ４１×Ｉｏｎだけ低下したとき、制御電圧ＶＣＳが電圧ＶＥＥ（０Ｖ）に近いレベルとなるよう設計されている。これにより、Ｉ３＝Ｉｏｎの時、すなわちローレベルの単相切替指示信号１０Ｓが入力されている時、制御電圧ＶＣＳは０Ｖに近い値となる。

一方、Ｉ３＝０の時、発生制御回路１３へ流れ込む電流はないことから、Ｑ４１，Ｑ４２とＲ４１，Ｒ４２とで構成される定電圧発生回路と、Ｑ４３，Ｑ４４と抵抗Ｒ４３とで構成されるエミッタフォロワとで決まる電圧Ｖｏ（Ｖｏ＞０）が、制御電圧ＶＣＳとして出力される。これにより、Ｉ３＝０の時、すなわちハイレベルの単相切替指示信号１０Ｓが入力されている時、制御電圧ＶＣＳは電圧Ｖｏとなる。

［出力回路］
次に、図２および図３を参照して、出力回路１５の構成および動作について説明する。
出力回路１５は、基本的にはエミッタ結合型の差動アンプからなり、ベース端子に差動入力信号ＩＮのうち正相入力信号（第１の位相入力信号）が入力され、コレクタ端子が抵抗Ｒ５１（第１５の抵抗）を介して電源電位ＶＣＣと接続され、当該コレクタ端子から差動出力信号ＯＵＴのうち逆相出力信号（第２の位相出力信号）を出力するｎｐｎ型のトランジスタＱ５１（第９のトランジスタ）と、ベース端子に差動入力信号ＩＮのうち逆相入力信号（第２の位相入力信号）が入力され、コレクタ端子が抵抗Ｒ５２（第１６の抵抗）を介して電源電位ＶＣＣと接続され、当該コレクタ端子から差動出力信号ＯＵＴのうち正相出力信号（第１の位相出力信号）を出力するｎｐｎ型のトランジスタＱ５２（第１０のトランジスタ）と、一端がＱ５１のエミッタ端子と接続され、他端がＱ５２のエミッタ端子と接続された抵抗Ｒ５３（第１７の抵抗）と、ベース端子に制御電圧ＶＣＳが入力されて、コレクタ端子がＱ５１のエミッタ端子に接続され、エミッタ端子が抵抗Ｒ５４（第１８の抵抗）を介して電源電位ＶＥＥに接続されたｎｐｎ型のトランジスタＱ５３（第１１のトランジスタ）と、ベース端子に制御電圧ＶＣＳが入力されて、コレクタ端子がＱ５２のエミッタ端子に接続され、エミッタ端子が抵抗Ｒ５５（第１９の抵抗）を介して電源電位ＶＥＥに接続されたｎｐｎ型のトランジスタＱ５４（第１２のトランジスタ）とから構成されている。

出力回路１５は、制御電圧発生回路１４からの制御電圧ＶＣＳに応じて、その状態が出力透過／遮断とデジタル的に切り替えられる。ＶＣＳ＝０Ｖ、すなわちローレベルの単相切替指示信号１０Ｓが入力されている時、差動アンプの電流源トランジスタであるＱ５３，Ｑ５４のベース−エミッタ間電圧がほぼ０Ｖとなるため、Ｑ５３，Ｑ５４のコレクタ電流は流れず、エミッタ結合対を成す出力トランジスタであるＱ５１，Ｑ５２のコレクタ電流も流れないことから、差動入力信号ＩＮは、Ｑ５１，Ｑ５２で出力透過されず遮断状態となる。

一方、ＶＣＳ＝Ｖｏ、すなわちハイレベルの単相切替指示信号１０Ｓが入力されている時、Ｑ５３，Ｑ５４は、Ｑ５１，Ｑ５２が出力透過するのに十分な電流を供給するため、差動入力信号ＩＮはＱ５１，Ｑ５２で出力透過されて、差動出力信号ＯＵＴとして出力端子ＯＴ，ＯＣから出力される。

［第１の実施の形態の動作］
図３を参照して、本実施の形態にかかる信号出力回路１０の動作について説明する。
前述した各回路部の動作により、本実施の形態にかかる信号出力回路１０は、全体として次のように動作する。

すなわち、端子ＳＨＤに入力される単相切替指示信号１０Ｓがハイレベルの時、入力バッファ１１から出力される差動切替指示信号１１Ｓは、逆相電圧ＶＮ１１＜同相電圧ＶＮ１２という関係になる。このため、発生制御回路１３から出力される発生制御信号１３Ｓの出力電流Ｉ３は０となる。これにより、制御電圧発生回路１４から出力される制御電圧ＶＣＳが、単相切替指示信号１０Ｓの論理（出力透過）に応じた電圧Ｖｏ（Ｖｏ＞０）となる。したがって、出力回路１５は透過状態となり、端子ＩＴ／ＩＣに入力された差動入力信号ＩＮは出力透過して、端子ＯＴ／ＯＣを介して差動出力信号ＯＵＴとして出力される。

一方、端子ＳＨＤに入力される単相切替指示信号１０Ｓがローレベルの時、入力バッファ１１から出力される差動切替指示信号１１Ｓは、逆相電圧ＶＮ１１＞同相電圧ＶＮ１２という関係になる。このため、発生制御回路１３から出力される発生制御信号１３Ｓの出力電流Ｉ３はＩｏｎ（Ｉｏｎ＞０）となる。これにより、制御電圧発生回路１４から出力される制御電圧ＶＣＳが、単相切替指示信号１０Ｓの論理（出力遮断）に応じた０Ｖ（ＶＥＥ）に近い電圧値となる。したがって、出力回路１５は遮断状態となり、端子ＩＴ／ＩＣに入力された差動入力信号ＩＮは、端子ＯＴ／ＯＣから出力されない。

なお、端子ＳＨＤに信号が入力されない状態、すなわち端子ＳＨＤがオープン状態である時、前述したように、端子ＳＨＤにはＬＶＴＴＬデジタル信号のハイレベルが印加されるように設計されており、出力回路１５は透過状態となり、端子ＩＴ／ＩＣに入力された差動入力信号ＩＮが端子ＯＴ／ＯＣを介して差動出力信号ＯＵＴとして出力透過される。

［第１の実施の形態の効果］
このように、本実施の形態は、入力バッファ１１、発生制御回路１３、制御電圧発生回路１４、および出力回路１５を、トランジスタとしてｎｐｎ型を用いて構成し、入力バッファ１１で、外部から入力された、出力回路１５の状態を出力透過／遮断のいずれかに切り替える指示を行うための単相切替指示信号１０Ｓを、互いの位相が反転している差動切替指示信号１１Ｓに変換し、発生制御回路１３で、差動切替指示信号１１Ｓに基づいて、制御電圧発生回路１４における制御電圧ＶＣＳの発生を制御するための発生制御信号１３Ｓを出力し、制御電圧発生回路１４で、発生制御信号１３Ｓに基づいて、単相切替指示信号１０Ｓの論理に応じて電圧値が変化する制御電圧ＶＣＳを発生させて出力し、出力回路１５で、入力された差動入力信号ＩＮをインピーダンス変換し差動出力信号ＯＵＴとして出力し、制御電圧ＶＣＳに基づいて当該差動入力信号ＩＮの出力透過／遮断を切り替えるようにしたものである。

これにより、従来技術のように、出力透過／遮断の状態を切替制御するための制御電圧として、２つの電圧値のいずれか一方を選択して印加するのではなく、制御電圧ＶＣＳの電圧値そのものを変化させて出力することができる。
したがって、ＮＭＯＳトランジスタ用の製造プロセスを必要とせず、例えば一般的なＩｎＰ ＨＢＴプロセスなどのｎｐｎ型のトランジスタ用の製造プロセスだけで、信号出力回路１０を製造することができる。このため、製造工程を簡素化できるだけでなく、ｎｐｎ型のトランジスタとＮＭＯＳトランジスタの混在が難しい化合物半導体基板を用いて、信号出力回路１０を構成することができる。

これに加えて、外部から出力透過／遮断を切り替えるためのデジタル信号として差動信号を入力する必要がなくなり、単相のデジタル信号で出力透過／遮断を切り替えることが可能となる。このため、出力透過／遮断を切り替える信号として単相のデジタル信号が出力される回路にそのまま適用でき、信号出力回路自体の適用範囲を拡大することができる。

［第２の実施の形態］
次に、図４を参照して、本実施の形態にかかる信号出力回路１０について説明する。図４は、第２の実施の形態にかかる信号出力回路の構成を示すブロック図である。
第１の実施の形態では、入力バッファ１１からの差動切替指示信号１１Ｓに基づいて、発生制御回路１３が発生制御信号１３Ｓを出力する場合を例として説明した。本実施の形態では、入力バッファ１１と発生制御回路１３との間に中間バッファ１２を設けた場合について説明する。

本実施の形態において、中間バッファ１２は、トランジスタとしてｎｐｎ型を用い、入力バッファ１１からの差動切替指示信号１１Ｓをインピーダンス変換し、中間差動切替指示信号１２Ｓとして出力する機能を有している。
また、発生制御回路１３は、中間バッファ１２からの中間差動切替指示信号１２Ｓに基づいて、制御電圧発生回路１４における制御電圧ＶＣＳの発生を制御するための発生制御信号１３Ｓを出力する機能を有している。
なお、本実施の形態にかかるこれら以外の構成については、第１の実施の形態と同様であり、ここでの詳細な説明は省略する。

[中間バッファ]
図５および図６を参照して、本実施の形態にかかる中間バッファ１２の構成および動作について説明する。図５は、第２の実施の形態にかかる信号出力回路の構成例を示す回路図である。図６は、第２の実施の形態にかかる信号出力回路の出力透過／遮断状態における各信号レベルを示す説明図である。

中間バッファ１２は、ベース端子およびコレクタ端子が電源電位ＶＣＣに接続されたｎｐｎ型のトランジスタＱ２４（第１７のトランジスタ）と、ベース端子に差動切替指示信号１１Ｓのうち単相切替指示信号１０Ｓと同相の信号が入力され、コレクタ端子が抵抗Ｒ２１（第２４の抵抗）を介してＱ２４のエミッタ端子と接続されたｎｐｎ型のトランジスタＱ２１（第１８のトランジスタ）と、ベース端子に差動切替指示信号１１Ｓのうち単相切替指示信号１０Ｓと逆相の信号が入力され、コレクタ端子が抵抗Ｒ２２（第２５の抵抗）を介してＱ２４のエミッタ端子と接続されたｎｐｎ型のトランジスタＱ２２（第１９のトランジスタ）と、ベース端子にバイアス用定電圧ＶＣＳ１が印加され、コレクタ端子がＱ２１のエミッタ端子およびＱ２２のエミッタ端子と接続され、エミッタ端子が抵抗Ｒ２３（第２６の抵抗）を介して電源電位ＶＥＥと接続されたｎｐｎ型のトランジスタＱ２３（第２０のトランジスタ）と、ベース端子がＱ２２のコレクタ端子と接続され、コレクタ端子が電源電位ＶＣＣと接続され、エミッタ端子から中間差動切替指示信号１２Ｓのうち単相切替指示信号１０Ｓと同相の信号を出力するｎｐｎ型のトランジスタＱ２５（第２１のトランジスタ）と、ベース端子がＱ２１のコレクタ端子と接続され、コレクタ端子が電源電位ＶＣＣと接続され、エミッタ端子から中間差動切替指示信号１２Ｓのうち単相切替指示信号１０Ｓと逆相の信号を出力するｎｐｎ型のトランジスタＱ２６（第２２のトランジスタ）と、ベース端子にバイアス用定電圧ＶＣＳ１が印加され、コレクタ端子がＱ２５のエミッタ端子と接続され、エミッタ端子が抵抗Ｒ２４（第２７の抵抗）を介して電源電位ＶＥＥと接続されたｎｐｎ型のトランジスタＱ２７（第２３のトランジスタ）と、ベース端子にバイアス用定電圧ＶＣＳ１が印加され、コレクタ端子がＱ２６のエミッタ端子と接続され、エミッタ端子が抵抗Ｒ２５（第２８の抵抗）を介して電源電位ＶＥＥと接続されたｎｐｎ型のトランジスタＱ２８（第２４のトランジスタ）とから構成されている。

中間バッファ１２において、Ｑ２１〜２４とＲ２１〜Ｒ２３はエミッタ結合型の差動アンプを構成しており、Ｑ２５〜２８とＲ２４，２５はエミッタフォロワを構成している。
中間バッファ１２は、入力バッファ１１からの差動切替指示信号１１Ｓの電圧ＶＮ１１，ＶＮ１２に応じて、デジタル的に動作して、中間差動切替指示信号１２Ｓを出力する。

まず、逆相電圧ＶＮ１１＞同相電圧ＶＮ１２のとき、すなわちローレベルの単相切替指示信号１０Ｓが入力されている時、中間バッファ１２の出力電圧、すなわちＱ２５のエミッタ端子とＱ２７のコレクタ端子の接続ノードＮ２１における同相電圧ＶＮ２１と、Ｑ２６のエミッタ端子とＱ２８のコレクタ端子の接続ノードＮ２２における逆相電圧ＶＮ２２の関係は、同相電圧ＶＮ２１＜逆相電圧ＶＮ２２となる。

一方、逆相電圧ＶＮ１１＜同相電圧ＶＮ１２のとき、すなわちハイレベルの単相切替指示信号１０Ｓが入力されている時、同相電圧ＶＮ２１＞逆相電圧ＶＮ２２となる。

［第２の実施の形態の効果］
このように、本実施の形態は、トランジスタとしてｎｐｎ型を用い、差動切替指示信号１１Ｓをインピーダンス変換し中間差動切替指示信号１２Ｓとして出力する中間バッファ１２をさらに設け、発生制御回路１３で、中間差動切替指示信号１２Ｓに基づいて、制御電圧発生回路１４における制御電圧ＶＣＳの発生を制御するための発生制御信号１３Ｓを出力するようにしたものである。

これにより、中間バッファ１２で、入力バッファ１１からの差動切替指示信号１１Ｓと同期して変化する中間差動切替指示信号１２Ｓが、低インピーダンスに変換されて発生制御回路１３へ出力される。

入力バッファ１１からの差動切替指示信号１１Ｓの出力インピーダンスは、Ｒ１５〜Ｒ１９による抵抗分圧回路に依存するため、発生制御回路１３における電圧切替特性が急峻でない場合、回路動作に遅れを生じる場合がある。本実施の形態によれば、中間差動切替指示信号１２Ｓが、低インピーダンスに変換されて発生制御回路１３へ出力されるため、発生制御回路１３の電圧切替特性が急峻でない場合でも、外部から入力された単相切替指示信号１０Ｓに遅れを生じることなく、出力回路１５での出力透過／遮断を切り替えることができる。

［第３の実施の形態］
次に、図７を参照して、本発明の第３の実施の形態にかかる信号出力回路１０について説明する。図７は、第３の実施の形態にかかる信号出力回路の要部を示す回路図である。
第１の実施の形態では、制御電圧発生回路１４を定電圧発生回路とエミッタフォロワとから構成し、出力回路１５を差動アンプから構成した場合を例として説明した。

本実施の形態では、制御電圧発生回路１４にエミッタ接地増幅回路とエミッタフォロワを設けて全体として負帰還回路を構成し、出力回路１５をエミッタフォロワと差動アンプから構成し、出力遮断時にはこれらエミッタフォロワと差動アンプの両方を遮断状態とする場合について説明する。
なお、本実施の形態にかかるこれら以外の構成については、第１の実施の形態と同様であり、ここでの詳細な説明は省略する。

［制御電圧発生回路］
図７を参照して、本実施の形態にかかる制御電圧発生回路１４の構成および動作について説明する。

制御電圧発生回路１４は、コレクタ端子に発生制御信号１３Ｓが入力され、エミッタ端子が電源電位ＶＥＥに接続されたｎｐｎ型のトランジスタＱ４１（第４のトランジスタ）と、一端がＱ４１のコレクタ端子に接続され、他端が電源電位ＶＣＣに接続された抵抗Ｒ４１（第２の抵抗）と、一端がＱ４１のコレクタ端子に接続され、他端がＱ４１のベース端子に接続されたコンデンサＣと、ベース端子に発生制御信号１３Ｓが入力され、コレクタ端子が電源電位ＶＣＣに接続されたｎｐｎ型のトランジスタＱ４２（第５のトランジスタ）と、ベース端子およびコレクタ端子がＱ４１のベース端子と接続されるとともに抵抗Ｒ４２（第３の抵抗）を介してＱ４２のエミッタ端子に接続され、エミッタ端子が抵抗Ｒ４３（第４の抵抗）を介して電源電位ＶＥＥに接続されたｎｐｎ型のトランジスタＱ４３（第６のトランジスタ）と、一端がＱ４２のエミッタ端子に接続され、他端から制御電圧ＶＣＳを出力する抵抗Ｒ４４（第５の抵抗）とから構成されている。

制御電圧発生回路１４において、Ｑ４１とＲ４１はエミッタ接地増幅回路を構成しており、Ｑ４２，Ｑ４３とＲ４２，Ｒ４３はエミッタフォロワを構成している。また、当該エミッタ接地増幅回路の出力は、当該エミッタフォロワに入力され、さらに当該エミッタフォロワの出力は当該エミッタ接地増幅回路に入力されており、全体として負帰還回路が形成されている。コンデンサＣは、その負帰還回路における安定化容量であり、負帰還が動作周波数帯域で安定的に実現されるよう付加されたものである。また、次段の出力回路１５への接続点に付加されているＲ４４は、制御電圧発生回路１４が発振せず安定的な制御電圧ＶＣＳを、出力回路１５へ供給するよう付加したものである。

制御電圧発生回路１４は、発生制御回路１３から出力される発生制御信号１３Ｓの出力電流Ｉ３に応じて、制御電圧ＶＣＳの電圧値をデジタル的に切り替える。出力電流Ｉ３は、第１の実施の形態と同様に、単相切替指示信号１０Ｓが入力される端子ＳＨＤの電圧レベルＶＳＨＤによりデジタル的にオン（Ｉ３＝Ｉｏｎ）、オフ（Ｉ３＝０）とされる。Ｉ３＝Ｉｏｎの時、Ｑ４２のベース端子の電位は、Ｉ３＝０のときと比較してＲ４１×Ｉｏｎだけ低下する。本実施の形態では、Ｑ４２のベース端子の電位がＲ４１×Ｉｏｎだけ低下したとき、制御電圧ＶＣＳが電圧ＶＥＥ（０Ｖ）に近いレベルとなるように設計されている。これにより、Ｉ３＝Ｉｏｎの時、すなわちローレベルの単相切替指示信号１０Ｓが入力されている時、制御電圧ＶＣＳは０Ｖに近い値となる。

一方、Ｉ３＝０の時、発生制御回路１３へ流れ込む電流はないことから、当該エミッタ接地増幅回路と当該エミッタフォロワから構成される負帰還回路で決定される電圧ＶＣＳ＝Ｖｏ（Ｖｏ＞０）が出力される。これにより、Ｉ３＝０の時、すなわちハイレベルの単相切替指示信号１０Ｓが入力されている時、制御電圧ＶＣＳは電圧Ｖｏとなる。

［出力回路］
図７を参照して、本実施の形態にかかる出力回路１５の構成および動作について説明する。
出力回路１５は、図２の回路構成に加えて、ベース端子に正相入力信号が入力され、コレクタ端子が電源電位ＶＣＣと接続されたｎｐｎ型のトランジスタＱ５５（第１３のトランジスタ）と、ベース端子に逆相入力信号が入力され、コレクタ端子が電源電位ＶＣＣと接続されたｎｐｎ型のトランジスタＱ５６（第１４のトランジスタ）と、ベース端子に制御電圧ＶＣＳが入力され、コレクタ端子がＱ５５のエミッタ端子と接続され、エミッタ端子が抵抗Ｒ５６（第２０の抵抗）を介して電源電位ＶＥＥと接続されたｎｐｎ型のトランジスタＱ５７（第１５のトランジスタ）と、ベース端子に制御電圧ＶＣＳが入力され、コレクタ端子がＱ５６のエミッタ端子と接続され、エミッタ端子が抵抗Ｒ５７（第２１の抵抗）を介して電源電位ＶＥＥと接続されたｎｐｎ型のトランジスタＱ５８（第１６のトランジスタ）とをさらに備え、Ｑ５１のベース端子がＱ５５のエミッタ端子と接続され、Ｑ５２のベース端子がＱ５６のエミッタ端子と接続されており、Ｑ５３のベース端子に抵抗Ｒ５８（第２２の抵抗）を介して制御電圧ＶＣＳが入力され、Ｑ５４のベース端子に抵抗Ｒ５９（第２３の抵抗）を介して制御電圧ＶＣＳが入力されている。

出力回路１５において、Ｑ５１〜Ｑ５４とＲ５１〜Ｒ５５については、第１の実施の形態と同様の差動アンプである。本実施の形態にかかる出力回路１５には、この差動アンプに加えて、Ｑ５５〜Ｑ５８とＲ５６，Ｒ５７から構成されるエミッタフォロワと、差動アンプの電流源トランジスタＱ５３，Ｑ５４に対して発振を抑圧して安定的に制御電圧ＶＣＳを供給するＲ５８，Ｒ５９が付加されている。

出力回路１５は、制御電圧発生回路１４からの制御電圧ＶＣＳに応じて、その状態が出力透過／遮断とデジタル的に切り替えられる。ＶＣＳ＝０Ｖ、すなわちローレベルの単相切替指示信号１０Ｓが入力されている時、差動アンプの電流源トランジスタであるＱ５３，Ｑ５４、およびエミッタフォロワの電流源トランジスタであるＱ５７，Ｑ５８のベース−エミッタ間電圧がほぼ０Ｖとなる。このため、Ｑ５３，Ｑ５４，Ｑ５７，Ｑ５８のコレクタ電流は流れず、差動アンプにおいてエミッタ結合対を成しているＱ５１，Ｑ５２、およびエミッタフォロワのスイッチングトランジスタＱ５５，Ｑ５６にも電流が流れないことから、差動入力信号ＩＮは出力透過されず遮断状態となる。

ここで、この出力遮断は、差動アンプのみならず、その前段であるエミッタフォロワでも行われるため、出力遮断の効果は高められている。通常、遮断状態では、トランジスタのベース−エミッタ間やベース−コレクタ間の寄生容量を介して信号が漏洩するが、エミッタフォロワと差動アンプの２つの回路が共に遮断状態となることから、Ｑ５５，Ｑ５６とＱ５１，Ｑ５２の寄生容量は、直列接続された形となり、これらが結合された容量は減じられている。したがって、寄生容量が少ないほど漏洩信号も小さくなることから、本実施の形態によれば、第１の実施の形態と比較して、端子ＯＴ，ＯＣへ漏洩する差動出力信号ＯＵＴも十分に低くなるわけである。

一方、ＶＣＳ＝Ｖｏ、すなわちハイレベルの単相切替指示信号１０Ｓが入力されている時、電流源トランジスタＱ５３，Ｑ５４，Ｑ５７，Ｑ５８は、エミッタ結合対トランジスタＱ５１，Ｑ５２およびスイッチングトランジスタＱ５５，Ｑ５６が出力透過するのに十分な電流を供給する。これにより、差動入力信号ＩＮは、Ｑ５５，Ｑ５６，Ｑ５１，Ｑ５２で出力透過されて出力端子ＯＴ，ＯＣへ出力される。

図８Ａは、出力遮断状態における差動出力信号のシミュレーション波形図であり、単相切替指示信号１０Ｓの電圧ＶＳＨＤが０Ｖと０．８Ｖの例が示されている。図８Ｂは、出力透過状態における差動出力信号のシミュレーション波形図であり、単相切替指示信号１０Ｓの電圧ＶＳＨＤが２．０Ｖと３．３Ｖの例が示されている。このシミュレーションにおいて、出力回路１５には、４１０ｍＶｐｐで３２Ｇｂｐｓの擬似ランダム信号からなる差動入力信号ＩＮを印加した。

図８Ａに示すように、ＬＶＴＴＬレベルのローレベルであるＶＳＨＤが０Ｖと０．８Ｖである時、差動出力信号ＯＵＴの各位相信号の振幅は最大で１８ｍＶｐｐを示しており、良好な遮断状態にあることがわかる。
一方、図８Ｂに示すように、ＬＶＴＴＬレベルのハイレベルであるＶＳＨＤが２．０Ｖと３．３Ｖである時、差動出力信号ＯＵＴの各位相信号の振幅は最小でも５３６ｍＶｐｐを示しており、良好な透過状態にあることがわかる。
このように、端子ＳＨＤに印加される単相切替指示信号１０Ｓにより、差動出力信号ＯＵＴの遮断／透過状態が切り替えられていることがわかる。

［第３の実施の形態の効果］
このように、本実施の形態は、制御電圧発生回路１４にエミッタ接地増幅回路とエミッタフォロワを設けて全体として負帰還回路を構成したものである。また、抵抗Ｒ４４を介して制御電圧ＶＣＳを出力するようにしたものである。これにより、制御電圧発生回路１４を安定動作させることができ、出力回路１５に対して制御電圧ＶＣＳを安定供給することが可能となる。

また、本実施の形態は、出力回路１５をエミッタフォロワと差動アンプから構成し、出力遮断時にはこれらエミッタフォロワと差動アンプの両方を遮断状態とするようにしたものである。これにより、ローレベルの単相切替指示信号１０Ｓが入力されている時、第１の実施の形態と比較して、端子ＯＴ，ＯＣへ漏洩する差動出力信号ＯＵＴを十分に低減することが可能となる。
また、制御電圧発生回路１４からの制御電圧ＶＣＳを、抵抗Ｒ５８，Ｒ５９を介して、差動アンプの電流源トランジスタＱ５３，Ｑ５４のベース端子へそれぞれ供給するようにしたので、発振を抑圧して安定的に制御電圧ＶＣＳを供給することが可能となる。

なお、本実施の形態の制御電圧発生回路１４と出力回路１５は、組み合わせて実施してもよく、これらを個別に実施しても、前述した作用効果を得ることができる。

［実施の形態の拡張］
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。また、各実施形態については、矛盾しない範囲で任意に組み合わせて実施することができる。

１０…信号出力回路、１０Ｓ…単相切替指示信号、１１…入力バッファ、１１Ｓ…差動切替指示信号、１２…中間バッファ、１２Ｓ…中間差動切替指示信号、１３…発生制御回路、１３Ｓ…発生制御信号、１４…制御電圧発生回路、１５…出力回路、ＩＮ…差動入力信号、ＯＵＴ…差動出力信号、ＶＣＳ…制御電圧。

Claims (4)

1. 高電位側の第１の電源電位と、低電位側の第２の電源電位とで動作する、入力バッファ、発生制御回路、制御電圧発生回路、および出力回路を備え、
   前記入力バッファは、トランジスタとしてｎｐｎ型を用い、外部から入力された、前記出力回路の状態を出力透過／遮断のいずれかに切り替える指示を行うための単相切替指示信号を、互いの位相が反転している差動切替指示信号に変換し、
   前記発生制御回路は、トランジスタとしてｎｐｎ型を用い、前記差動切替指示信号に基づいて、前記制御電圧発生回路における制御電圧の発生を制御するための発生制御信号を出力し、
   前記制御電圧発生回路は、トランジスタとしてｎｐｎ型を用い、前記発生制御信号に基づいて、前記単相切替指示信号の論理に応じて電圧値が変化する前記制御電圧を発生させて出力し、
   前記出力回路は、トランジスタとしてｎｐｎ型を用い、入力された差動入力信号をインピーダンス変化して差動出力信号として出力し、前記制御電圧に基づいて前記差動入力信号の出力透過／遮断を切り替え、
   前記発生制御回路は、
   コレクタ端子およびベース端子が前記第１の電源電位と接続されたｎｐｎ型の第１のトランジスタと、
   ベース端子に前記差動切替指示信号のうち前記単相切替指示信号と同相の信号が入力され、コレクタ端子が前記第１のトランジスタのエミッタ端子と接続され、エミッタ端子が第１の抵抗を介して前記第２の電源電位と接続されたｎｐｎ型の第２のトランジスタと、
   ベース端子に前記差動切替指示信号のうち前記単相切替指示信号と逆相の信号が入力され、エミッタ端子が前記第２のトランジスタのエミッタ端子と接続され、コレクタ端子から前記発生制御信号を出力するｎｐｎ型の第３のトランジスタとを備え、
   前記制御電圧発生回路は、
   ベース端子およびコレクタ端子に前記発生制御信号が入力されるとともに、当該ベース端子およびコレクタ端子が第２の抵抗を介して前記第１の電源電位と接続されたｎｐｎ型の第４のトランジスタと、
   ベース端子およびコレクタ端子が前記第４のトランジスタのエミッタ端子と接続され、エミッタ端子が第３の抵抗を介して前記第２の電源電位と接続されたｎｐｎ型の第５のトランジスタと、
   ベース端子およびコレクタ端子が前記第１の電源電位と接続されたｎｐｎ型の第６のトランジスタと、
   ベース端子に前記発生制御信号が入力されるとともに、コレクタ端子が前記第６のトランジスタのエミッタ端子と接続され、エミッタ端子が第４の抵抗を介して前記第２の電源電位と接続され、当該エミッタ端子から前記制御電圧を出力するｎｐｎ型の第７のトランジスタとを備え、
   前記入力バッファは、
   一端が前記単相切替指示信号が入力される指示入力端子と接続され、他端が前記第１の電源電位と接続された第６の抵抗と、
   ベース端子が第７の抵抗を介して前記指示入力端子と接続され、エミッタ端子が第８の抵抗を介して前記第２の電源電位と接続され、コレクタ端子から前記差動切替指示信号のうち前記単相切替指示信号と逆相の信号を出力するｎｐｎ型の第８のトランジスタと、
   一端が前記第８のトランジスタのベース端子と接続され、他端が前記第２の電源電位と接続された第９の抵抗と、
   一端が前記第８のトランジスタのコレクタ端子と接続され、他端が第１０の抵抗を介して前記第１の電源電位と接続された第１１の抵抗と、
   一端が前記第８のトランジスタのコレクタ端子と接続され、他端が前記第２の電源電位と接続された第１２の抵抗と、
   一端が前記第１０の抵抗と前記第１１の抵抗との接続ノードと接続された第１３の抵抗と、
   一端が前記第２の電源電位と接続され、他端が前記第１３の抵抗の他端と接続され、当該他端から前記差動切替指示信号のうち前記単相切替指示信号と同相の信号を出力する第１４の抵抗とを備え、
   前記出力回路は、
   ベース端子に前記差動入力信号のうち第１の位相入力信号が入力され、コレクタ端子が第１５の抵抗を介して前記第１の電源電位と接続され、当該コレクタ端子から前記差動出力信号のうち第２の位相出力信号を出力するｎｐｎ型の第９のトランジスタと、
   ベース端子に前記差動入力信号のうち第２の位相入力信号が入力され、コレクタ端子が第１６の抵抗を介して前記第１の電源電位と接続され、当該コレクタ端子から前記差動出力信号のうち第１の位相出力信号を出力するｎｐｎ型の第１０のトランジスタと、
   一端が前記第９のトランジスタのエミッタ端子と接続され、他端が前記第１０のトランジスタのエミッタ端子と接続された第１７の抵抗と、
   ベース端子に前記制御電圧が入力されて、コレクタ端子が前記第９のトランジスタのエミッタ端子に接続され、エミッタ端子が第１８の抵抗を介して前記第２の電源電位に接続されたｎｐｎ型の第１１のトランジスタと、
   ベース端子に前記制御電圧が入力されて、コレクタ端子が前記第１０のトランジスタのエミッタ端子に接続され、エミッタ端子が第１９の抵抗を介して前記第２の電源電位に接続されたｎｐｎ型の第１２のトランジスタとを備える
   ことを特徴とする信号出力回路。
2. 高電位側の第１の電源電位と、低電位側の第２の電源電位とで動作する、入力バッファ、発生制御回路、制御電圧発生回路、および出力回路を備え、
   前記入力バッファは、トランジスタとしてｎｐｎ型を用い、外部から入力された、前記出力回路の状態を出力透過／遮断のいずれかに切り替える指示を行うための単相切替指示信号を、互いの位相が反転している差動切替指示信号に変換し、
   前記発生制御回路は、トランジスタとしてｎｐｎ型を用い、前記差動切替指示信号に基づいて、前記制御電圧発生回路における制御電圧の発生を制御するための発生制御信号を出力し、
   前記制御電圧発生回路は、トランジスタとしてｎｐｎ型を用い、前記発生制御信号に基づいて、前記単相切替指示信号の論理に応じて電圧値が変化する前記制御電圧を発生させて出力し、
   前記出力回路は、トランジスタとしてｎｐｎ型を用い、入力された差動入力信号をインピーダンス変化して差動出力信号として出力し、前記制御電圧に基づいて前記差動入力信号の出力透過／遮断を切り替え、
   前記発生制御回路は、
   コレクタ端子およびベース端子が前記第１の電源電位と接続されたｎｐｎ型の第１のトランジスタと、
   ベース端子に前記差動切替指示信号のうち前記単相切替指示信号と同相の信号が入力され、コレクタ端子が前記第１のトランジスタのエミッタ端子と接続され、エミッタ端子が第１の抵抗を介して前記第２の電源電位と接続されたｎｐｎ型の第２のトランジスタと、
   ベース端子に前記差動切替指示信号のうち前記単相切替指示信号と逆相の信号が入力され、エミッタ端子が前記第２のトランジスタのエミッタ端子と接続され、コレクタ端子から前記発生制御信号を出力するｎｐｎ型の第３のトランジスタとを備え、
   前記制御電圧発生回路は、
   コレクタ端子に前記発生制御信号が入力され、エミッタ端子が前記第２の電源電位に接続されたｎｐｎ型の第４のトランジスタと、
   一端が前記第４のトランジスタのコレクタ端子に接続され、他端が前記第１の電源電位に接続された第２の抵抗と、
   一端が前記第４のトランジスタのコレクタ端子に接続され、他端が前記第４のトランジスタのベース端子に接続されたコンデンサＣと、
   ベース端子に前記発生制御信号が入力され、コレクタ端子が前記第１の電源電位に接続されたｎｐｎ型の第５のトランジスタと、
   ベース端子およびコレクタ端子が前記第４のトランジスタのベース端子と接続されるとともに第３の抵抗を介して前記第５のトランジスタのエミッタ端子に接続され、エミッタ端子が第４の抵抗を介して前記第２の電源電位に接続されたｎｐｎ型の第６のトランジスタと、
   一端が前記第５のトランジスタのエミッタ端子に接続され、他端から前記制御電圧を出力する第５の抵抗とを備え、
   前記入力バッファは、
   一端が前記単相切替指示信号が入力される指示入力端子と接続され、他端が前記第１の電源電位と接続された第６の抵抗と、
   ベース端子が第７の抵抗を介して前記指示入力端子と接続され、エミッタ端子が第８の抵抗を介して前記第２の電源電位と接続され、コレクタ端子から前記差動切替指示信号のうち前記単相切替指示信号と逆相の信号を出力するｎｐｎ型の第８のトランジスタと、
   一端が前記第８のトランジスタのベース端子と接続され、他端が前記第２の電源電位と接続された第９の抵抗と、
   一端が前記第８のトランジスタのコレクタ端子と接続され、他端が第１０の抵抗を介して前記第１の電源電位と接続された第１１の抵抗と、
   一端が前記第８のトランジスタのコレクタ端子と接続され、他端が前記第２の電源電位と接続された第１２の抵抗と、
   一端が前記第１０の抵抗と前記第１１の抵抗との接続ノードと接続された第１３の抵抗と、
   一端が前記第２の電源電位と接続され、他端が前記第１３の抵抗の他端と接続され、当該他端から前記差動切替指示信号のうち前記単相切替指示信号と同相の信号を出力する第１４の抵抗とを備え、
   前記出力回路は、
   ベース端子に前記差動入力信号のうち第１の位相入力信号が入力され、コレクタ端子が第１５の抵抗を介して前記第１の電源電位と接続され、当該コレクタ端子から前記差動出力信号のうち第２の位相出力信号を出力するｎｐｎ型の第９のトランジスタと、
   ベース端子に前記差動入力信号のうち第２の位相入力信号が入力され、コレクタ端子が第１６の抵抗を介して前記第１の電源電位と接続され、当該コレクタ端子から前記差動出力信号のうち第１の位相出力信号を出力するｎｐｎ型の第１０のトランジスタと、
   一端が前記第９のトランジスタのエミッタ端子と接続され、他端が前記第１０のトランジスタのエミッタ端子と接続された第１７の抵抗と、
   ベース端子に前記制御電圧が入力されて、コレクタ端子が前記第９のトランジスタのエミッタ端子に接続され、エミッタ端子が第１８の抵抗を介して前記第２の電源電位に接続されたｎｐｎ型の第１１のトランジスタと、
   ベース端子に前記制御電圧が入力されて、コレクタ端子が前記第１０のトランジスタのエミッタ端子に接続され、エミッタ端子が第１９の抵抗を介して前記第２の電源電位に接続されたｎｐｎ型の第１２のトランジスタとを備える
   ことを特徴とする信号出力回路。
3. 請求項１または請求項２に記載の信号出力回路において、
   前記出力回路は、
   ベース端子に前記第１の位相入力信号が入力され、コレクタ端子が前記第１の電源電位と接続されたｎｐｎ型の第１３のトランジスタと、
   ベース端子に前記第２の位相入力信号が入力され、コレクタ端子が前記第１の電源電位と接続されたｎｐｎ型の第１４のトランジスタと、
   ベース端子に前記制御電圧が入力され、コレクタ端子が前記第１３のトランジスタのエミッタ端子と接続され、エミッタ端子が第２０の抵抗を介して前記第２の電源電位と接続されたｎｐｎ型の第１５のトランジスタと、
   ベース端子に前記制御電圧が入力され、コレクタ端子が前記第１４のトランジスタのエミッタ端子と接続され、エミッタ端子が第２１の抵抗を介して前記第２の電源電位と接続されたｎｐｎ型の第１６のトランジスタと
   をさらに備え、
   前記第９のトランジスタのベース端子が前記第１３のトランジスタのエミッタ端子と接続され、前記第１０のトランジスタのベース端子が前記第１４のトランジスタのエミッタ端子と接続されており、
   前記第１１のトランジスタのベース端子に第２２の抵抗を介して前記制御電圧が入力され、前記第１２のトランジスタのベース端子に第２３の抵抗を介して前記制御電圧が入力されている
   ことを特徴とする信号出力回路。
4. 請求項１〜請求項３のいずれか１つに記載の信号出力回路において、
   トランジスタとしてｎｐｎ型を用い、前記差動切替指示信号をインピーダンス変換し中間差動切替指示信号として出力する中間バッファをさらに備え、
   前記発生制御回路は、前記中間差動切替指示信号に基づいて、前記制御電圧発生回路における制御電圧の発生を制御するための発生制御信号を出力し、
   前記中間バッファは、
   ベース端子およびコレクタ端子が前記第１の電源電位に接続されたｎｐｎ型の第１７のトランジスタと、
   ベース端子に前記差動切替指示信号のうち前記単相切替指示信号と同相の信号が入力され、コレクタ端子が第２４の抵抗を介して前記第１７のトランジスタのエミッタ端子と接続されたｎｐｎ型の第１８のトランジスタと、
   ベース端子に前記差動切替指示信号のうち前記単相切替指示信号と逆相の信号が入力され、コレクタ端子が第２５の抵抗を介して前記第１７のトランジスタのエミッタ端子と接続されたｎｐｎ型の第１９のトランジスタと、
   ベース端子にバイアス用定電圧が印加され、コレクタ端子が前記第１８のトランジスタのエミッタ端子および前記第１９のトランジスタのエミッタ端子と接続され、エミッタ端子が第２６の抵抗を介して前記第２の電源電位と接続されたｎｐｎ型の第２０のトランジスタと、
   ベース端子が前記第１９のトランジスタのコレクタ端子と接続され、コレクタ端子が前記第１の電源電位と接続され、エミッタ端子から前記中間差動切替指示信号のうち前記単相切替指示信号と同相の信号を出力するｎｐｎ型の第２１のトランジスタと、
   ベース端子が前記第１８のトランジスタのコレクタ端子と接続され、コレクタ端子が前記第１の電源電位と接続され、エミッタ端子から前記中間差動切替指示信号のうち前記単相切替指示信号と逆相の信号を出力するｎｐｎ型の第２２のトランジスタと、
   ベース端子に前記バイアス用定電圧が印加され、コレクタ端子が前記第２１のトランジスタのエミッタ端子と接続され、エミッタ端子が第２７の抵抗を介して前記第２の電源電位と接続されたｎｐｎ型の第２３のトランジスタと、
   ベース端子に前記バイアス用定電圧が印加され、コレクタ端子が前記第２２のトランジスタのエミッタ端子と接続され、エミッタ端子が第２８の抵抗を介して前記第２の電源電位と接続されたｎｐｎ型の第２４のトランジスタと
   を備えることを特徴とする信号出力回路。

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