CN102841625A - 信号输出电路 - Google Patents

Abstract

在信号输出电路中，输入缓冲器从外部接收用于命令将输出电路的状态切换至禁用关断状态和启用关断状态之一的单相切换指令信号，并且将单相指令信号转换为由彼此反相的两个信号构成的差分切换指令信号，并将其输出。产生控制电路基于差分切换指令信号，输出产生控制信号，用于控制在控制电压产生电路中控制电压的产生。控制电压产生电路基于产生控制信号输出控制电压，根据单相切换指令信号的逻辑改变控制电压的值。输出电路从外部接收差分输入信号，对差分输入信号进行阻抗转换来输出差分输出信号，并且基于控制电压在差分输入信号的禁用关断状态和启用关断状态之间切换。

Description

信号输出电路

技术领域

本发明涉及一种半导体集成电路，更具体地涉及一种具有关断功能的信号输出电路，所述关断功能可以根据单相数字信号而在输出信号的禁用关断状态和启用关断状态之间切换。

背景技术

将使用诸如晶体管差分对或者射极跟随器之类的阻抗转换电路的信号输出电路用作对光信号等进行放大的ITA(跨阻(transimpedance)放大器)、LA(限幅放大器)的输出级或者LD(激光二极管)的驱动电路。

在许多情况下，用作这种信号输出电路的诸如晶体管差分对或者射极跟随器之类的阻抗转换电路包括在输出晶体管的发射极端子一侧上的电流源晶体管，所述电流源晶体管向输出晶体管供应工作电流。为此原因，通过将电流源晶体管的基极电压设置为阈值或者更小来关断向输出晶体管的电流供应，可以关断来自输出晶体管的信号输出。

常规上，日本专利未审公开No.2007-158084已经公开了一种LD驱动电路，该LD驱动电路使用NMOS作为具有关断这种信号输出的关断功能的信号输出电路。图8示出了常规的信号输出电路。

在该信号输出电路中，在禁用关断时，由npn晶体管Q1和Q2(输出晶体管)构成的晶体管差分对将输入至端子ISN和ISP的差分信号放大至足以驱动LD的程度，并且从端子OSP和OSN输出放大的信号。

npn晶体管Q3和电阻器RSS分别是恒流源晶体管及其恒流源稳定电阻器。这两个元件构成了用于供应工作电流的电流源，以对差分对Q1和Q2执行禁用关断操作。

此外，连接在晶体管Q3的基极端子和端子VCS之间的N型MOS晶体管MN1以及连接在晶体管Q3的基极端子和电源电势VEE之间的N型MOS晶体管MN2是开关，所述开关选择性地切换VCS和VEE之一作为施加至晶体管Q3的基极端子的电压。

在禁用关断时，将输入至MOS晶体管MN2和MN1的栅极端子的差分信号ISHN和ISHP分别设置为低电平和高电平，以截止MOS晶体管MN2并且导通MOS晶体管MN1。利用这种操作，将电压VCS施加至晶体管Q3的基极端子，以从晶体管Q3向差分对Q1和Q2供应用于执行禁用关断操作的工作电流。结果，输入至端子ISN和ISP的差分输入信号经由差分对Q1和Q2从端子OSP和OSN输出。

相反，在启用关断时，将差分信号ISHN和ISHP分别设置为高电平和低电平，以导通MOS晶体管MN2并且截止MOS晶体管MN1。利用这种操作，因为将电源电势VEE施加至晶体管Q3的基极端子，没有工作电流从晶体管Q3供应至差分对Q1和Q2。结果，输入至端子ISN和ISP的差分输入信号不会从差分对Q1和Q2输出，从而设置了启用关断状态。

根据这种常规技术，除了npn晶体管之外，还需要使用NMOS晶体管以在禁用关断状态和启用关断状态之间切换。为此原因，进行制造不但要求针对npn晶体管的制造工艺，例如普通InP HBT工艺，还要求针对NMOS晶体管的制造工艺。这使得制造工艺变复杂，并且使得不能使用化合物半导体衬底来形成信号输出电路，在化合物半导体衬底上难以一起形成npn晶体管和NMOS晶体管。

此外，以上常规技术要求差分信号ISHN和ISPN作为用于从外部在禁用关断状态和启用关断状态之间切换的数字信号，并且不能通过使用单相数字信号在禁用关断状态和启用关断状态之间切换。为此原因，这种技术不能直接应用于被输入单相数字信号作为用于在禁用关断状态和启用关断状态之间切换的信号的任意电路。这限制了信号输出电路本身的应用范围。

发明内容

已经做出了本发明以解决上述问题，并且本发明的目的在于提供一种信号输出电路，所述信号输出电路由于只使用npn晶体管制造工艺从而可以增加能够使用的化合物半导体工艺种类的自由度，并且可以使用单相数字信号从外部控制禁用关断状态和启用关断状态之间的切换。

根据本发明，提出了一种信号输出电路，包括：输入缓冲器、产生控制电路、控制电压产生电路和输出电路，各自均使用npn晶体管，其中所述输入缓冲器从外部接收用于命令将输出电路的状态切换至禁用关断状态和启用关断状态之一的单相切换指令信号，并且将单相切换指令信号转换为由彼此反相的两个信号构成的差分切换指令信号，并将其输出，所述产生控制电路基于差分切换指令信号来输出产生控制信号，所述产生控制信号用于控制在控制电压产生电路中控制电压的产生，所述控制电压产生电路基于产生控制信号输出控制电压，根据单相切换指令信号的逻辑改变控制电压的值，以及所述输出电路从外部接收差分输入信号，对差分输入信号进行阻抗转换来输出差分输出信号，并且基于控制电压在差分输入信号的禁用关断状态和启用关断状态之间切换。

附图说明

图1是示出了根据本发明第一实施例的信号输出电路的结构的方框图；

图2是示出了图1所示的信号输出电路的示例的电路图；

图3是示出了根据本发明第二实施例的信号输出电路的结构的方框图；

图4是示出了图3所示的信号输出电路的示例的电路图；

图5是示出了根据本发明第三实施例的信号输出电路的主要部分的电路图；

图6A至6D是在启用关断状态下差分输出信号的仿真波形图；

图7A至7D是在禁用关断状态下差分输出信号的仿真波形图；以及

图8是示出了常规信号输出电路的电路图。

具体实施方式

接下来将参考附图描述本发明的实施例。

[第一实施例]

首先将参考图1描述根据本发明第一实施例的信号输出电路。图1是示出了根据第一实施例的信号输出电路的结构的方框图。

信号输出电路10是对来自端子IT和IC的差分输入信号IN进行阻抗转换、并且从端子OT和OC输出差分输出信号OUT的电路。信号输出电路10用作对光信号等进行放大的TIA(跨阻放大器)、LA(限幅放大器)的输出级，或者LD(激光二极管)的驱动电路。

信号输出电路10包括作为主要单元的输入缓冲器11、产生控制电路13、控制电压产生电路14和输出电路15，其在高电势侧的电源电势VCC(第一电源电势)和低电势侧的电源电势VEE(VCC＞VEE：第二电源电势)之间工作。电路11和13至15使用npn晶体管。

输入缓冲器11经由端子SHD从外部接收单相切换指令信号10S，用于命令在禁用关断状态和启用关断状态之间切换输出电路15的状态。输入缓冲器11具有将单相切换指令信号10S转换为由彼此反相的两个信号构成的差分切换指令信号11S。

产生控制电路13具有基于来自输入缓冲器11的差分切换指令信号11S来输出产生控制信号13S的功能，所述产生控制信号13S用于对控制电压产生电路14中控制电压VCS的产生进行控制。

控制电压产生电路14具有基于来自产生控制电路13的产生控制信号13S来产生并输出控制电压VCS的功能，所述控制电压VCS的电压值根据单相切换指令信号10S的逻辑而变化。换句话说，控制电压产生电路14具有基于产生控制信号13S输出控制电压VCS的功能，控制电压VCS的值根据单相切换指令信号10S的逻辑而改变。

输出电路15具有对经由端子IT和IC从外部输入的差分输入信号IN进行阻抗转换、并且经由端子OT和OC将差分输出信号OUT输出至外部的功能。输出电路15也具有基于来自控制电压产生电路14的控制电压VCS，在差分输入信号IN的禁用关断状态和启用关断状态之间切换的功能。

如上所述，图8所示的常规信号输出电路基于以下技术构思：通过向恒流源晶体管Q3的基极端子选择性地施加预先准备的两个电压值VCS和VEE之一，来控制禁用关断状态和启用关断状态之间的切换。因此，为了向晶体管Q3的基极端子选择性地施加VCS和VEE，为该电路设置N型MOS晶体管MN1和MN2，以使用差分信号ISHN和ISHP互补地对其进行切换。

与此不同，该实施例关注于这样的事实：通过在改变电压值时输出控制电压作为用于控制切换操作的控制电压来代替选择性地施加两个电压值之一，只使用npn晶体管就可以实现对于禁用关断状态和启用关断状态之间切换的控制。

也就是说，在该实施例中，输出电路15包括：npn输出晶体管，所述npn输出晶体管对差分输入信号IN进行阻抗转换，并且输出所得到的信号；以及npn电流源晶体管，所述npn电流源晶体管向输出晶体管供应工作电流。控制电压产生电路14产生由根据单相切换指令信号10S变化的电压值构成的控制电压VCS，并且通过使用控制电压VCS来导通和截止输出电路15的电流源晶体管，从而在输出晶体管处在差分输入信号IN的禁用关断状态和启用关断状态之间切换。

图2示出了如1所示的信号输出电路10的示例。图2中的信号输出电路10包括输入和输出端子SHD、IT、IC、OT、OC、VCC和VEE。

端子SHD是针对单相切换指令信号10S的输入端子，用于从外部命令在禁用关断状态和启用关断状态之间切换输出电路15的状态。该实施例例示了这样的情况：单相切换指令信号10S由LVTTL(低压TTL)的单相数字信号构成，所述LVTTL在低电源电压下工作。LVTTL使用在0V至+0.8V电压范围内的信号作为低电平信号，并且使用在+2.0V至VCC电压范围内的信号作为高电平信号。

端子IT和IC是输入端子，用于将差分输入信号IN输入到输出电路15。端子OT和OC是输出端子，用于将差分输出信号OUT从输出电路15输出。端子VCC是施加有电源电势VCC(在该示例中是+3.3V)的电源端子。端子VEE是施加有电源电势VEE(在该示例中是0V)的电源端子。

[输入缓冲器]

将参考图2和表1描述输入缓冲器11的结构和操作。表1示出了根据第一实施例的信号输出电路在禁用关断状态和启用关断状态中的信号电平。

表1

输入缓冲器11包括电阻器R11(第六电阻器)、npn晶体管Q11(第八npn晶体管)、电阻器R13(第九电阻器)、电阻器R16(第十一电阻器)、电阻器R18(第十二电阻器)、电阻器R17(第十三电阻器)和电阻器R19(第十四电阻器)。电阻器R11具有与单相切换指令信号10S所输入到的端子SHD(指令输入端子)相连的一端，以及与电源电势VCC相连的另一端。npn晶体管Q11具有经由电阻器R12(第七电阻器)与端子SHD相连的基极端子、经由电阻器R14(第八电阻器)与电源电势VEE相连的发射极端子。晶体管Q11从其集电极端子输出差分切换指令信号11S中与单相切换指令信号10S反相的信号。电阻器R13具有与晶体管Q11的基极端子相连的一端，以及与电源电势VEE相连的另一端。电阻器R16具有与晶体管Q11的集电极端子相连的一端，以及经由电阻器R15(第十电阻器)与电源电势VCC相连的另一端。电阻器R18具有与晶体管Q11的集电极端子相连的一端，以及与电源电势VEE相连的另一端。电阻器R17具有与电阻器R15和R16的连接节点相连的一端。电阻器R19具有与电源电势VEE相连的一端，以及与电阻器R17的另一端相连的另一端。电阻器R19从其另一端输出差分切换指令信号11S中与单相切换指令信号10S同相的信号。

在该实施例中，确定电阻器R11、R12和R13的电阻值，使得当端子SHD处于开路状态时，将端子SHD处的电压VSHD控制为与在将高电平(2.0V至VCC)的单相切换指令信号10S输入到电阻器R11、R12和R13时设置的电势相同的电势。此外，将三个电阻器R11、R12和R13串联连接在端子VCC和端子VEE之间。端子SHD与电阻器R11和R12的连接节点相连。晶体管Q11的基极端子与电阻器R12和R13的连接节点相连。

利用这种结构，将比施加至端子SHD的电压VSHD低的电压施加至Q11的基极端子，以防止将晶体管Q11设置为过饱和状态，也就是说防止基极电压变得过度大于集电极电压。在过饱和状态中，基极端子电连接至集电极端子电连接。因此，经由基极端子在端子SHD中流过的电流的量增加。根据该实施例的电路结构可以避免这种状态。

当将低电平单相切换指令信号10S输入至端子SHD时，即VSHD在0V至+0.8V的电压范围内时，从晶体管Q11的集电极端子流到发射极端子的电流的量较小。在这种情况下，如果晶体管Q11中集电极电流的量较小，来自输入缓冲器11的输出电压，即在电阻器R16和R18的连接节点N11处的反相电压VN11以及在电阻器R17和R19的连接节点N12处的同相电压VN12基本上由电阻器R16、R17、R18和R19的电阻值来确定。在该实施例中，将VN11设置为大于VN12。结果，当将低电平单相切换指令信号10S输入至端子SHD时，从输入缓冲器11输出的差分切换指令信号11S表现出反相电压VN11＞同相电压VN12的关系。

当将高电平单相切换指令信号10S输入至端子SHD时，即VSHD在2.0V至VCC的电压范围内时，从晶体管Q11的集电极端子流到发射极端子的电流的量增加。这将连接节点N11处的反相电压VN11降低至小于连接节点N12处的同相电压VN12的电压。结果，当将高电平单相切换指令信号10S输入至端子SHD时，从输入缓冲器11输出的差分切换指令信号11S表现出反相电压VN11＜同相电压VN12的关系。

注意：在电路结构方面输入缓冲器11必不可少的元件是电阻器R13、晶体管Q11和电阻器R16、R17、R18和R19。

[产生控制电路]

接下来将参考图2和表1描述产生控制电路13的结构和操作。

产生控制电路13包括npn晶体管Q31(第一npn晶体管)、npn晶体管Q32(第二npn晶体管)和npn晶体管Q33(第三npn晶体管)。晶体管Q31具有与电源电势VCC相连的集电极和基极端子。晶体管Q32具有：基极端子，接收差分切换指令信号11S中与单相切换指令信号10S同相的信号；集电极端子，与晶体管Q31的发射极端子相连；以及发射极端子，经由电阻器R31(第一电阻器)与电源电势VEE相连。晶体管Q33具有：基极端子，接收差分切换指令信号11S中与单相切换指令信号10S反相的信号；以及发射极端子，与晶体管Q32的发射极端子相连。晶体管Q33从集电极端子输出产生控制信号13S。

在该实施例中，产生控制电路13在整体上是晶体管差分对Q32和Q33构成的射极耦合差分放大器。产生控制电路13向控制电压产生电路14输出产生控制信号13S，该产生控制信号13S的形式是从晶体管Q33的集电极端子到发射极端子方向上的电流值I3的变化。

产生控制电路13根据从输入缓冲器11输出的差分切换指令信号11S的反相电压VN11和同相电压VN12，来数字地改变电流值I3。更具体地，如上述表1所示，当反相电压VN11＞同相电压VN12时，也就是说当输入低电平单相切换指令信号10S时，电流值I3变为由电流源电阻器R31确定的值Ion(Ion＞0)。相反，当反相电压VN11＜同相电压VN12时，也就是说当输入高电平单相切换指令信号10S时，电流值I3变为几乎为0。

注意：在电路结构方面产生控制电路13必不可少的元件是晶体管Q32和Q33以及电阻器R31。电阻器R31可以是电流源。

[控制电压产生电路]

接下来将参考图2和表1描述控制电压产生电路14的结构和操作。

控制电压产生电路14包括npn晶体管Q41(第四npn晶体管)、npn晶体管Q42(第五npn晶体管)、npn晶体管Q43(第六npn晶体管)和npn晶体管Q44(第七npn晶体管)。晶体管Q41的基极和集电极端子接收产生控制信号，并经由电阻器R41(第二电阻器或内部电阻器)与电源电势VCC相连。晶体管Q42具有与晶体管Q41的发射极端子相连的基极和集电极端子，以及经由电阻器R42(第三电阻器)与电源电势VEE相连的发射极端子。晶体管Q43具有与电源电势VCC相连的基极和集电极端子。晶体管Q44具有接收产生控制信号13S的基极端子、与晶体管Q43的发射极端子相连的集电极端子，以及经由电阻器R43(第四电阻器)与电源电势VEE相连的发射极端子。晶体管Q44从发射极端子输出控制电压VCS。

在这些部件中，晶体管Q41和Q42以及电阻器R41和R42构成了恒压产生电路，并且晶体管Q43和Q44以及电阻器R43构成了射极跟随器。

控制电压产生电路14根据从产生控制电路13输出的产生控制信号13S的输出电流I3，来数字地改变控制电压VCS的电压值。当I3＝Ion时，与当I3＝0时相比，将晶体管Q44的基极端子处的电势减小R41xIon。将该实施例设计为使得当晶体管Q44的基极端子处的电势根据I3＝Ion而减小R41xIon时，将控制电压VCS设置为接近电压VEE的电平(0V)。根据这种设计，当I3＝Ion时，也就是说当输入低电平单相切换指令信号10S时，将控制电压VCS设置为接近0V的值。

相反，当I3＝0时，没有电流流到产生控制电路13，并且因此控制电压产生电路14输出由晶体管Q41和Q42以及电阻器R41和R42构成的恒压产生电路以及由晶体管Q43和Q44以及电阻器R43构成的射极跟随器确定的电压Vo(Vo＞0)作为控制电压VCS。因此当I3＝0时，也就是说当输入高电平单相切换指令信号10S时，将控制电压VCS设置为电压Vo。

也就是说，控制电压产生电路14具有根据电阻器R41(内部电阻器)两端产生的电压(电阻器R41处产生的电压)改变控制电压VCS的值的功能。产生控制电路13具有以下功能：通过基于差分切换指令信号11S经由电阻器R41从控制电压产生电路14提取电流I3，并改变在电阻器R41中流过的电流，来改变电阻器R41处产生的电压。

[输出电路]

接下来参考图2和表1描述输出电路15的结构和操作。

输出电路15基本上由射极耦合差分放大器构成。输出电路15包括npn晶体管Q51(第九npn晶体管)、npn晶体管Q52(第十npn晶体管)、电阻器R53(第十七电阻器)、npn晶体管Q53(第十一npn晶体管)和npn晶体管Q54(第十二npn晶体管)。晶体管Q51具有：基极端子，接收差分输入信号IN的正相输入信号(第一相输入信号)；以及集电极端子，经由电阻器R51(第十五电阻器)与电源电势VCC相连。晶体管Q51从集电极端子输出差分输出信号OUT的反相输出信号(第二相输出信号)。晶体管Q52具有：基极端子，接收差分输入信号IN的反相输入信号(第二相输入信号)；以及集电极端子，经由电阻器R52(第十六电阻器)与电源电势VCC相连。晶体管Q52从集电极端子输出差分输出信号OUT的正相输出信号(第一相输出信号)。电阻器R53具有与晶体管Q51的发射极端子相连的一端，以及与晶体管Q52的发射极端子相连的另一端。晶体管Q53具有接收控制电压VCS的基极端子，与晶体管Q51的发射极端子相连的集电极端子，以及经由电阻器R54(第十八电阻器)与电源电势VEE相连的发射极端子。晶体管Q54具有接收控制电压VCS的基极端子，与晶体管Q52的发射极端子相连的集电极端子，以及经由电阻器R55(第十九电阻器)与电源电势VEE相连的发射极端子。注意：正相输入信号从外部所输入到的端子IT(第一差分输入端子)与晶体管Q51的基极端子相连，经由端子IT将正相输入信号输入至晶体管Q51的基极端子。反相输入信号从外部所输入到的端子IC(第二差分输入端子)与晶体管Q52的基极端子相连，经由端子IC将正相输入信号输入至晶体管Q52的基极端子。

输出电路15根据来自控制电压产生电路14的控制电压VCS，在禁用关断状态和启用关断状态之间数字地切换其状态。当VCS＝0V时，也就是说当输入低电平单相切换指令信号10S时，作为差分放大器的电流源晶体管的晶体管Q53和Q54的基极-发射极电压变为大致为0V。为此原因，没有集电极电流在晶体管Q53和Q54中流过，并且没有集电极电流在作为构成射极耦合对的输出晶体管的晶体管Q51和Q52中流过。结果，晶体管Q51和Q52不执行禁用关断操作，并且关断差分输入信号IN。

当VCS＝Vo时，也就是说当输入高电平单相切换指令信号10S时，晶体管Q53和Q54提供足够的电流，使得晶体管Q51和Q52执行禁用关断操作。这使得晶体管Q51和Q52对差分输入信号IN执行禁用关断操作，然后将差分输入信号IN从输出端子OT和OC输出作为差分输出信号OUT。

[第一实施例的操作]

将参考表1描述根据该实施例的信号输出电路10的操作。

由于上述每一电路单元的操作，根据该实施例的信号输出电路10整体上按照以下方式操作。

也就是说，当输入至端子SHD的单相切换指令信号10S为高电平时，从输入缓冲器11输出的差分切换指令信号11S表现为反相电压VN11＜同相电压VN12的关系。为此原因，从产生控制电路13输出的产生控制信号13S的输出电流I3变为0。这使得根据单相切换指令信号10S的逻辑(禁用关断)，将从控制电压产生电路14输出的控制电压VCS设置为电压Vo(Vo＞0)。结果，将输出电路15设置为禁用关断状态，以对输入至端子IT和IC的差分输入信号IN执行禁用关断操作，从而经由端子OT和OC输出差分输入信号作为差分输出信号OUT。

当输入至端子SHD的单相切换指令信号10S为低电平时，从输入缓冲器11输出的差分切换指令信号11S表现为反相电压VN11＞同相电压VN12的关系。为此原因，从产生控制电路13输出的产生控制信号13S的输出电流I3变为Ion(Ion＞O)。这使得根据单相切换指令信号10S的逻辑(启用关断)，将从控制电压产生电路14输出的控制电压VCS设置为接近0V(VEE)的电压值。结果，将输出电路15设置为启用关断状态，并且不从端子OT和OC输出输入至端子IT和IC的差分输入信号IN。

如上所述，该实施例设计为使得当没有信号输入至端子SHD时，也就是说端子SHD处于开路状态时，将高电平LVTTL数字信号施加至端子SHD。这将输出电路15设置为禁用关断状态。结果，输入至端子IT和IC的差分输入信号IN经历禁用关断操作，作为差分输出信号OUT经由端子OT和OC输出。

[第一实施例的效果]

如上所述，该实施例通过使用npn晶体管实现了输入缓冲器11、产生控制电路13、控制电压产生电路14和输出电路15。输入缓冲器11将单相切换指令信号10S转换为由彼此反相的两个信号构成的差分切换指令信号11S，所述单相切换指令信号10S用于命令将输出电路15的状态在禁用关断状态和启用关断状态之间切换。产生控制电路13基于差分切换指令信号11S输出产生控制信号13S，用于控制控制电压产生电路14中控制电压VCS的产生。基于产生控制信号13S，控制电压产生电路14产生控制电压VCS，所述控制电压VCS的电压值根据单相切换指令信号10S的逻辑而改变。输出电路15对输入的差分输入信号IN进行阻抗转换，并且将得到的信号输出作为差分输出信号OUT。同时，如同现有技术那样，输出电路15基于控制电压VCS在差分输入信号IN的禁用关断状态和启用关断状态之间切换。

这使得可以改变控制电压VCS本身的电压值，并且输出得到的电压作为控制电压，用于禁用关断状态和启用关断状态之间的切换控制，来代替选择并输出两个电压值之一。

因此，该实施例可以通过只使用针对npn晶体管的制造工艺如普通InP HBT工艺来制造信号输出电路10，而不要求任何针对NMOS晶体管的制造工艺。这使得不但可以简化制造工艺，而且还可以使用化合物半导体衬底来实现信号输出电路10，而在化合物半导体衬底上难以将npn晶体管和NMOS晶体管安装在一起。

此外，不需要从外部输入任何差分信号作为用于在禁用关断状态和启用关断状态之间切换的数字信号，并且可以通过使用单相数字信号在禁用关断状态和启用关断状态之间切换。因此，可以使用向其输出单相数字信号作为用于切换禁用关断状态和启用关断状态的信号的电路。这可以扩展信号输出电路本身的应用范围。

[第二实施例]

接下来将参考图3描述根据本发明第二实施例的信号输出电路。图3示出了根据第二实施例的信号输出电路的结构。第一实施例已经例示了其中产生控制电路13基于来自输入缓冲器11的差分切换指令信号11S来输出产生控制信号13S的情况。第二实施例将例示在输入缓冲器11和产生控制电路13之间插入中间缓冲器12的情况。

在图3所示的信号输出电路110中，中间缓冲器12具有以下功能：对来自输入缓冲器11的差分切换指令信号11S进行阻抗转换，并且向产生控制电路13输出得到的信号作为中间差分切换指令信号12S。

产生控制电路13具有以下功能：基于来自中间缓冲器12的中间差分切换指令信号(阻抗转换的差分切换指令信号)12S，输出产生控制信号13S，用于控制在控制电压产生电路14中控制电压VCS的产生。

在该实施例中除了这些结构之外的结构与第一实施例中的结构相同，因此将省略其详细描述。

[中间缓冲器]

将参考图4和表2描述根据该实施例的中间缓冲器12的结构和操作。图4示出了图3所示的信号输出电路110的示例。表2示出了根据第二实施例的信号输出电路的禁用关断状态和启用关断状态中的信号电平。

表2

中间缓冲器12包括npn晶体管Q24(第十七npn晶体管)、npn晶体管Q21(第十八npn晶体管)、npn晶体管Q22(第十九npn晶体管)、npn晶体管Q23(第二十npn晶体管)、npn晶体管Q25(第二十一npn晶体管)、npn晶体管Q26(第二十二npn晶体管)、npn晶体管Q27(第二十三npn晶体管)以及npn晶体管Q28(第二十四npn晶体管)。晶体管Q24具有与电源电势VCC相连的基极和集电极端子。晶体管Q21具有：基极端子，接收差分切换指令信号11S中与单相切换指令信号10S同相的信号；以及集电极端子，经由电阻器R21(第二十四电阻器)与晶体管Q24的发射极端子相连。晶体管Q22具有：基极端子，接收差分切换指令信号11S中与单相切换指令信号10S反相的信号；以及集电极端子，经由电阻器R22(第二十五电阻器)与晶体管Q24的发射极端子相连。晶体管Q23具有：基极端子，向其施加偏置恒定电压VCS 1；集电极端子，与晶体管Q21和Q22的发射极端子相连；以及发射极端子，经由电阻器R23(第26电阻器)与电源电势VEE相连。晶体管Q25具有：基极端子，与晶体管Q22的集电极端子相连；以及集电极端子，与电源电势VCC相连。晶体管Q25从其发射极端子输出中间差分切换指令信号12S中与单相切换指令信号10S同相的信号。晶体管Q26具有：基极端子，与晶体管Q21的集电极端子相连；以及集电极端子，与电源电势VCC相连。晶体管Q26从其发射极端子输出中间差分切换指令信号12S中与单相切换指令信号10S反相的信号。晶体管Q27具有：基极端子，向其施加偏置恒定电压VCS1；集电极端子，与晶体管Q25的发射极端子相连；以及发射极端子，经由电阻器R24(第二十七电阻器)与电源电势VEE相连。晶体管Q28具有：基极端子，向其施加偏置恒定电压VCS1；集电极端子，与晶体管Q26的发射极端子相连；以及发射极端子，经由电阻器R25(第二十八电阻器)与电源电势VEE相连。

在中间缓冲器12中，晶体管Q21至Q24以及电阻器R21至R23构成了射极耦合差分放大器。晶体管Q25至Q28以及电阻器R24和R25构成了射极跟随器。

中间缓冲器12根据来自输入缓冲器11的差分切换指令信号11S的电压VN11和VN12数字地操作，并输出中间差分切换指令信号12S。

首先，当反相电压VN11＞同相电压VN12时，也就是说当输入低电平单相切换指令信号10S时，来自中间缓冲器12的输出电压，即晶体管Q25的发射极端子和晶体管Q27的集电极端子的连接节点N21处的同相电压VN21以及晶体管Q26的发射极端子和晶体管Q28的集电极端子的连接节点N22处的反相电压VN22之间的关系满足同相电压VN21＜反相电压VN22。

当反相电压VN11＜同相电压VN12时，也就是说当输入高电平单相切换指令信号10S时，同相电压VN21＞反相电压VN22。

[第二实施例的效果]

如上所述，该实施例还包括中间缓冲器12，所述中间缓冲器使用npn晶体管，并且将差分切换指令信号11S阻抗转换为中间差分切换指令信号12S。该实施例配置为使得产生控制电路13基于中间差分切换指令信号12S输出产生控制信号13S，用于控制在控制电压产生电路14中控制电压VCS的产生。

这使得中间缓冲器12在将信号转换为低阻抗信号时向产生控制电路13输出中间差分切换指令信号12S，所述中间差分切换指令信号与来自输入缓冲器11的差分切换指令信号11S同步地变化。

因为来自输入缓冲器11的差分切换指令信号11S的输出阻抗依赖于由电阻器R15至R19构成的电阻分压电路，如果产生控制电路13中的电压切换特性不是陡峭的，则可能发生电路操作延迟。在该实施例中，因为在转换为低阻抗信号时向产生控制电路13输出中间差分切换指令信号12S，即使产生控制电路13的电压切换特性不是陡峭的，也不会在外部输入的单相切换指令信号10S中发生延迟。这使得可以在输出电路15中的禁用关断状态和启用关断状态之间切换。

合并中间缓冲器12的本质原因是为了减小单相切换指令信号10S的转变区域，在所述转变区域中禁用关断状态和启用关断状态彼此切换。也就是说，中间缓冲器12起到了以下作用：当单相切换指令信号10S达到给定阈值时，立即在禁用关断状态和启用关断状态之间切换，其中从单相切换指令信号10S的输入到控制电压VCS的输出的增益增加。因此，作为中间缓冲器12功能的阻抗转换不是必要因素。

[第三实施例]

接下来将参考图5描述根据本发明第三实施例的信号输出电路。图5示出了根据第三实施例的信号输出电路的主要部分。

第一实施例已经例示了这样的情况：控制电压产生电路14由恒电压产生电路和射极跟随器构成，而输出电路15由差分放大器构成。

第三实施例将例示这样的情况：控制电压产生电路114包括射极接地放大电路和射极跟随器，并且形成负反馈电路；输出电路115由射极跟随器和差分放大器构成，并且在启用关断时将射极跟随器和差分放大器都设置在关断状态。

注意：除了根据该实施例的结构之外的结构与第一实施例中的结构相同，因此将省略其详细描述。

[控制电压产生电路]

将参考图5描述根据该实施例的控制电压产生电路114的结构和操作。

控制电压产生电路114包括npn晶体管Q141(第四npn晶体管)、电阻器R141(第二电阻器或内部电阻器)、电容器C、npn晶体管Q142(第五npn晶体管)、npn晶体管Q143(第六npn晶体管)和电阻器R144(第五电阻器)。晶体管Q141具有：集电极端子，接收产生控制信号13S；以及发射极端子，与电源电势VEE相连。电阻器R141具有与晶体管Q141的集电极端子相连的一端以及与电源电势VCC相连的另一端。电容器C具有与晶体管Q141的集电极端子相连的一端以及与晶体管Q141的基极端子相连的另一端。晶体管Q142具有：基极端子，接收产生控制信号13S；以及集电极端子，与电源电势VCC相连。晶体管Q143具有与晶体管Q141的基极端子相连并且也经由电阻器R142(第三电阻器)与晶体管Q142的发射极端子相连的基极和集电极端子；以及经由电阻器R143(第四电阻器)与电源电势VEE相连的发射极端子。电阻器R144具有与晶体管Q142的发射极端子相连的一端。电阻器R144从另一端输出控制电压VCS。

在控制电压产生电路114中，晶体管Q141和电阻器R141构成射极接地放大电路，并且晶体管Q142和Q143以及电阻器R142和R143构成射极跟随器。将来自射极接地放大电路的输出输入至射极跟随器，并且将来自射极跟随器的输出输入至射极接地放大电路，从而整体上形成负反馈电路。电容器C是负反馈电路中的稳定电容器，将其添加至控制电压产生电路114以稳定地实现工作频带中的负反馈。将电阻器R144添加至下一级的输出电路115的节点，以使得控制电压产生电路114向输出电路115无振荡地施加稳定的控制电压VCS。

控制电压产生电路114根据从产生控制电路13输出的产生控制信号13S的输出电流I3，数字地切换控制电压VCS的电压值。如在第一实施例中那样，通过单相切换指令信号10S所输入到的端子SHD的电压电平VSHD，数字地接通(I3＝Ion)和关断(I3＝0)输出电流I3。当I3＝Ion时，与当I3＝0时相比，晶体管Q142的基极端子处的电势减小R141xIon。将该实施例设计为使得当晶体管Q142的基极端子处的电势减小R141xIon时，将控制电压VCS设置为接近电压VEE(0V)的电平。根据这种设计，当I3＝Ion时，也就是说当输入低电平单相切换指令信号10S时，将控制电压VCS设置为接近0V的值。

相反，当I3＝0时，没有电流流到产生控制电路13中，并且因此由射极接地放大电路和射极跟随器构成的负反馈电路确定电压VCS＝Vo(Vo＞0)。利用这种操作，当I3＝0时，也就是说，当输入高电平单相切换指令信号10S时，将控制电压VCS设置为电压Vo。

[输出电路]

将参考图5描述根据该实施例的输出电路115的结构和操作。

除了图2的电路结构之外，输出电路115包括npn晶体管Q55(第十三npn晶体管)、npn晶体管Q56(第十四npn晶体管)、npn晶体管Q57(第十五npn晶体管)和npn晶体管Q58(第十六npn晶体管)。晶体管Q55具有：基极端子，接收正相输入信号；以及集电极端子，与电源电势VCC相连。晶体管Q56具有：基极端子，接收反相输入信号；以及集电极端子，与电源电势VCC相连。晶体管Q57具有：基极端子，接收控制电压VCS；集电极端子，与晶体管Q55的发射极端子相连；以及发射极端子，经由电阻器R56(第二十电阻器)与电源电势VEE相连。晶体管Q58具有：基极端子，接收控制电压VCS；集电极端子，与晶体管Q56的发射极端子相连；以及发射极端子，经由电阻器R57(第二十一电阻器)与电源电势VEE相连。晶体管Q51的基极端子与晶体管Q55的发射极端子相连。晶体管Q52的基极端子与晶体管Q56的发射极端子相连。经由电阻器R58(第二十二电阻器)将控制电压VCS输入至晶体管Q53的基极端子。经由电阻器R59(第二十三电阻器)将VCS输入至晶体管Q54的基极端子。注意：端子IT与晶体管Q55的基极端子相连。为此原因，与晶体管Q55的发射极端子相连的晶体管Q51的基极端子经由晶体管Q55与端子IT相连。此外，端子IC与晶体管Q56的基极端子相连。为此原因，与晶体管Q56的发射极端子相连的晶体管Q52的基极端子经由晶体管Q56与端子IC相连。

在输出电路115中，晶体管Q51至Q54和电阻器R51至R55构成与第一实施例中相同的差分放大器。除了该差分放大器之外，根据该实施例的输出电路115配置有由晶体管Q55至Q58以及电阻器R56和R57构成的射极跟随器，并配置有电阻器R58和R59，所述电阻器R58和R59在抑制振荡的同时，向差分放大器的电流源晶体管Q53和Q54施加控制电压VCS。

输出电路115根据来自控制电压产生电路114的控制电压VCS，将其状态在禁用关断状态和启用关断状态之间数字地切换。当VCS＝0V，也就是说当输入低电平单相切换指令信号10S时，作为差分放大器的电流源晶体管的晶体管Q53和Q54的基极-射极电压以及作为射极跟随器的电流源晶体管的晶体管Q57和Q58的基极-射极电压变为大致为0。为此原因，没有集电极电流在晶体管Q53、Q54、Q57和Q58中流过，并且没有电流在构成差分放大器中射极耦合对的晶体管Q51和Q52中、以及射极跟随器的切换晶体管Q55和Q56中流过。因此，不是将差分输入信号IN设置在禁用关断状态，而是设置在启用关断状态。

在这种情况下，不但在差分放大器中而且在前一级的射极跟随器中执行这种启用关断操作。这提高了启用关断效果。通常，在启用关断状态下，信号经由晶体管的基极和发射极之间或者晶体管的基极和集电极之间的寄生电容泄露。然而，因为两个电路(即，射极跟随器和差分放大器)都设置在启用关断状态，晶体管Q55和Q56以及晶体管Q51和Q52的寄生电容串联连接。这减小了耦合电容。寄生电容越小，泄露信号越小。因此与第一实施例相比，该实施例充分减小了泄露到端子OT和OC的差分输出信号OUT。

相反，当VCS＝Vo时，也就是说当输入高电平单相切换指令信号10S时，电流源晶体管Q53、Q54、Q57和Q58向射极耦合对晶体管Q51和Q52以及切换晶体管Q55和Q56供应足够的电流，以执行禁用关断操作。这使得晶体管Q55、Q56、Q51和Q52对差分输入信号IN执行禁用关断操作，并且将其向输出端子OT和OC输出。

图6A至6D示出了启用关断状态下差分输出信号的仿真波形。图7A至7D示出了禁用关断状态下差分输出信号的仿真波形。在这些仿真中，由410-mVpp、32-Gbps伪随机信号构成的差分输入信号IN施加至输出电路115。

图6A示出了当单相切换指令信号10S的电压VSHD是0V时，从端子OT输出的差分输出信号OUT中正相输出信号的波形。此时正相输出信号的幅度是13mVpp。

图6B示出了在与图6A相同条件下从端子OC输出的差分输出信号OUT中反相输出信号的波形。此时反相输出信号的幅度是14mVpp。

图6C示出了当电压VSHD是0.8V时差分输出信号OUT中正相输出信号的波形。此时正相输出信号的幅度是18mVpp。

图6D示出了在与图6C相同条件下差分输出信号OUT中反相输出信号的波形。此时反相输出信号的幅度是17mVpp。

根据图6A至6D可知，当低LVTTL电平电压VSHD是0V和0.8V时，差分输出信号OUT的各相信号的幅度最大是18mVpp。也就是说，设置了良好的启用关断状态。

图7A示出了当单相切换指令信号10S的电压VSHD是2.0V时，从端子OT输出的差分输出信号OUT中正相输出信号的波形。此时正相输出信号的幅度是546mVpp。

图7B示出了在与图7A相同条件下从端子OC输出的差分输出信号OUT中反相输出信号的波形。此时反相输出信号的幅度是536mVpp。

图7C示出了当电压VSHD是3.3V时差分输出信号OUT中正相输出信号的波形。此时正相输出信号的幅度是546mVpp。

图7D示出了在与图7C相同条件下差分输出信号OUT中反相输出信号的波形。此时反相输出信号的幅度是536mVpp。

根据图7A至7D可知，当高LVTTL电平电压VSHD是2.0V和3.3V时，差分输出信号OUT的各相信号的幅度最小是536mVpp。也就是说，设置了良好的禁用关断状态。

明显的是，向端子SHD施加的单相切换指令信号10S在差分输出信号OUT的启用关断状态和禁用关断状态之间切换。

[第三实施例的效果]

如上所述，在该实施例中，控制电压产生电路114包括射极接地放大电路和射极跟随器，并且整体上形成负反馈电路。此外，控制电压产生电路114设计用于经由电阻器R144输出控制电压VCS。这可以使得控制电压产生电路114稳定地操作，从而向输出电路115稳定地施加控制电压VCS。

此外，在该实施例中，输出电路115由射极跟随器和差分放大器构成，并且在启用关断时射极跟随器和差分放大器两者都设置为关断状态。与第一实施例相比，这可以在输入低电平单相切换指令信号10S时充分减小泄露到端子OT和OC的差分输出信号OUT。

另外，控制电压产生电路114经由电阻器R58和R59向差分放大器的电流源晶体管Q53和Q54的基极端子施加控制电压VCS。这可以使得在抑制振荡的同时稳定地施加控制电压VCS。

注意：可以通过组合地或者分离地实现该实施例中的控制电压产生电路114和输出电路115来获得如上所述的相同效果。

[实施例的扩展]

尽管已经参考实施例描述了本发明，本发明不局限于以上实施例。在本发明范围内，可以对本发明的结构和细节做出本领域普通技术人员能够理解的各种改进。此外，可以在一致的范围内任意地组合和执行各个实施例。

此外，该说明书使用表达晶体管的“基极端子”、“发射极端子”和“集电极端子”。然而，每一个端子不需要具有电极端子等。因此，可以将“基极端子”、“发射极端子”和“集电极端子”分别读作“基极”、“发射极”和“集电极”。

Claims (10)

1.一种信号输出电路(10)，其特征在于包括：

输入缓冲器(11)、产生控制电路(13)、控制电压产生电路(14)和输出电路(15)，各自使用npn晶体管，

其中所述输入缓冲器(11)从外部接收用于命令将输出电路(15)的状态切换至禁用关断状态和启用关断状态之一的单相切换指令信号(10S)，并且将单相切换指令信号(10S)转换为由彼此反相的两个信号构成的差分切换指令信号(11S)，并输出差分切换指令信号(11S)，

所述产生控制电路(13)基于差分切换指令信号(11S)，输出产生控制信号(13S)，所述产生控制信号用于控制在控制电压产生电路(14)中控制电压(VCS)的产生，

所述控制电压产生电路(14)基于产生控制信号(13S)输出控制电压(VCS)，根据单相切换指令信号(10S)的逻辑改变控制电压(VCS)的值，以及

所述输出电路(15)从外部接收差分输入信号(IN)，对差分输入信号(IN)进行阻抗转换来输出差分输出信号(OUT)，并且基于控制电压(VCS)在差分输入信号(IN)的禁用关断状态和启用关断状态之间切换。

2.根据权利要求1所述的电路，其中所述产生控制电路(13)包括：

第一npn晶体管(Q31)，具有与高电势侧的第一电源电势(VCC)相连的集电极和基极；

第二npn晶体管(Q32)，具有：基极，接收差分切换指令信号(11S)中与单相切换指令信号(10S)同相的信号；集电极，与第一npn晶体管(Q31)的发射极相连；以及发射极，经由第一电阻器(R31)与低电势侧的第二电源电势(VEE)相连；

第三npn晶体管(Q33)，具有：基极，接收差分切换指令信号(11S)中与单相切换指令信号(10S)反相的信号；发射极，与第二npn晶体管(Q32)的发射极相连；以及集电极，从所述集电极输出产生控制信号(13S)。

3.根据权利要求1所述的电路，其中所述控制电压产生电路(14)包括：

第四npn晶体管(Q41)，具有接收产生控制信号(13S)的基极和集电极，并且所述基极和集电极经由第二电阻器(R41)与高电势侧的第一电源电势(VCC)相连；

第五npn晶体管(Q42)，具有与第四npn晶体管(Q41)的发射极相连的基极和集电极，以及经由第三电阻器(R42)与低电势侧的第二电源电势(VEE)相连的发射极；

第六npn晶体管(Q43)，具有与第一电源电势(VCC)相连的基极和集电极；以及

第七npn晶体管(Q44)，具有：基极，接收产生控制信号(13S)；集电极，与第六npn晶体管(Q43)的发射极相连；以及发射极，经由第四电阻器(R43)与第二电源电势(VEE)相连，从所述发射极输出控制电压(VCS)。

4.根据权利要求1所述的电路，其中所述控制电压产生电路(114)包括：

第四npn晶体管(Q141)，具有：集电极，接收产生控制信号(13S)；以及发射极，与低电势侧的第二电源电势(VEE)相连；

第二电阻器(R141)，具有与第四npn晶体管(Q141)的集电极相连的一端以及与高电势侧的第一电源电势(VCC)相连的另一端；

电容器(C)，具有与第四npn晶体管(Q141)的集电极相连的一端以及与第四npn晶体管(Q141)的基极相连的另一端；

第五npn晶体管(Q142)，具有：基极，接收产生控制信号(13S)；以及集电极，与第一电源电势(VCC)相连；

第六npn晶体管(Q143)，具有：基极和集电极，与第四npn晶体管(Q141)的基极相连，并经由第三电阻器(R142)与第五npn晶体管(Q142)的发射极相连；以及发射极，经由第四电阻器(R143)与第二电源电势(VEE)相连；以及

第五电阻器(R144)，具有与第五npn晶体管(Q142)的发射极相连的一端以及从中输出控制电压(VCS)的另一端。

5.根据权利要求1所述的电路，其中所述输入缓冲器(11)包括：

第六电阻器(R11)，具有与指令输入端子(SHD)相连的一端以及与高电势侧的第一电源电势(VCC)相连的另一端，所述指令输入端子接收单相切换指令信号(10S)；

第八npn晶体管(Q11)，具有：基极，经由第七电阻器(R12)与指令输入端子(SHD)相连；发射极，经由第八电阻器(R14)与低电势侧的第二电源电势(VEE)相连；以及集电极，从所述集电极输出差分切换指令信号(11S)中与单相切换指令信号(10S)反相的信号；

第九电阻器(R13)，具有与第八npn晶体管(Q11)的基极相连的一端以及与第二电源电势(VEE)相连的另一端；

第十一电阻器(R16)，具有与第八npn晶体管(Q11)的集电极相连的一端，以及经由第十电阻器(R15)与第一电源电势(VCC)相连的另一端；

第十二电阻器(R18)，具有与第八npn晶体管(Q11)的集电极相连的一端以及与第二电源电势(VEE)相连的另一端；

第十三电阻器(R17)，有与第十电阻器(R15)和第十一电阻器(R16)的连接节点相连的一端；以及

第十四电阻器(R19)，具有与第二电源电势(VEE)相连的一端以及与第十三电阻器(R17)的另一端相连的另一端，从第十四电阻器(R19)的另一端输出差分切换指令信号(11S)中与单相切换指令信号(10S)同相的信号。

6.根据权利要求1所述的电路，其中所述输出电路(15)包括：

第九npn晶体管(Q51)，具有：基极，与第一差分输入端子(IT)相连，向所述第一差分输入端子(IT)输入差分输入信号(IN)的第一相输入信号；以及集电极，经由第十五电阻器(R51)与高电势侧的第一电源电势(VCC)相连，从所述集电极输出差分输出信号(OUT)的第二相输出信号；

第十npn晶体管(Q52)，具有：基极，与第二差分输入端子(IC)相连，向所述第二差分输入端子(IC)输入差分输入信号(IN)的第二相输入信号；以及集电极，经由第十六电阻器(R52)与第一电源电势(VCC)相连，从所述集电极输出差分输出信号(OUT)的第一相输出信号；

第十七电阻器(R53)，具有第九npn晶体管(Q51)的发射极相连的一端以及与第十npn晶体管(Q52)的发射极相连的另一端；

第十一npn晶体管(Q53)，具有：基极，接收控制电压(VCS)；集电极，与第九npn晶体管(Q51)的发射极相连；以及发射极，经由第十八电阻器(R54)与低电势侧的第二电源电势(VEE)相连；以及

第十二npn晶体管(Q54)，具有：基极，接收控制电压(VCS)；集电极，与第十npn晶体管(Q52)的发射极相连；以及发射极，经由第十九电阻器(R55)与第二电源电势(VEE)相连。

7.根据权利要求6所述的电路，其中所述输出电路(115)包括：

第十三npn晶体管(Q55)，具有：基极，与第一差分输入端子(IT)相连；以及集电极，与第一电源电势(VCC)相连；

第十四npn晶体管(Q56)，具有：基极，与第二差分输入端子(IC)相连；以及集电极，与第一电源电势(VCC)相连；

第十五npn晶体管(Q57)，具有：基极，接收控制电压(VCS)；集电极，与第十三npn晶体管(Q55)的发射极相连；以及发射极，经由第二十电阻器(R56)与第二电源电势(VEE)相连；

第十六npn晶体管(Q58)，具有：基极，接收控制电压(VCS)；集电极，与第十四npn晶体管(Q56)的发射极相连；以及发射极，经由第二十一电阻器(R57)与第二电源电势(VEE)相连，

第九npn晶体管(Q51)的基极与第十三npn晶体管(Q55)的发射极相连，从而经由第十三npn晶体管(Q55)与第一差分输入端子(IT)相连；

第十npn晶体管(Q52)的基极与第十四npn晶体管(Q56)的发射极相连，从而经由第十四npn晶体管(Q56)与第二差分输入端子(IC)相连；

控制电压(VCS)经由第二十二电阻器(R58)输入至第十一npn晶体管(Q53)的基极；以及

控制电压(VCS)经由第二十三电阻器(R59)输入至第十二npn晶体管(Q54)的基极。

8.根据权利要求1所述的电路，还包括使用npn晶体管的中间缓冲器(12)，所述中间缓冲器插入在输入缓冲器(11)和产生控制电路(13)之间，并且向产生控制电路(13)输出从输入缓冲器(11)输出的差分切换指令信号(11s)，作为中间差分切换指令信号(12S)，

其中所述产生控制电路(13)基于所述中间差分切换指令信号(12S)输出产生控制信号(13S)。

9.根据权利要求8所述的电路，其中所述中间缓冲器(12)包括：

第十七npn晶体管(Q24)，具有与高电势侧的第一电源电势(VCC)相连的基极和集电极；

第十八npn晶体管(Q21)，具有：基极，接收差分切换指令信号(11S)中与单相切换指令信号(10S)同相的信号；以及集电极，经由第二十四电阻器(R21)与第十七npn晶体管(Q24)的发射极相连；

第十九npn晶体管(Q22)，具有：基极，接收差分切换指令信号(11S)中与单相切换指令信号(10S)反相的信号；以及集电极，经由第二十五电阻器(R22)与第十七npn晶体管(Q24)的发射极相连

第二十npn晶体管(Q23)，具有：基极，向所述基极施加偏置恒定电压(VCS1)；集电极，与第十八npn晶体管(Q21)的发射极和第十九npn晶体管(Q22)的发射极相连；以及发射极，经由第二十六电阻器(R23)与低电势侧的第二电源电势(VEE)相连；

第二十一npn晶体管(Q25)，具有：基极，与第十九npn晶体管(Q22)的集电极相连；集电极，与第一电源电势(VCC)相连；以及发射极，从所述发射极输出中间差分切换指令信号(12S)中与单相切换指令信号(10S)同相的信号；

第二十二npn晶体管(Q26)，具有：基极，与第十八npn晶体管(Q21)的集电极相连；集电极，与第一电源电势(VCC)相连；以及发射极，从所述发射极输出中间差分切换指令信号(12S)中与单相切换指令信号(10S)反相的信号；

第二十三npn晶体管(Q27)，具有：基极，向所述基极施加偏置恒定电压(VCS1)；集电极，与第二十一npn晶体管(Q25)的发射极相连；以及发射极，经由第二十七电阻器(R24)与第二电源电势(VEE)相连；以及

第二十四npn晶体管(Q28)，具有：基极，向所述基极施加偏置恒定电压(VCS1)；集电极，与第二十二npn晶体管(Q26)的发射极相连；以及发射极，经由第二十八电阻器(R25)与第二电源电势(VEE)相连。

10.根据权利要求1所述的电路，其中所述控制电压产生电路(14)根据在内部电阻器(R41)处产生的电压来改变控制电压(VCS)，以及

所述产生控制电路(13)通过基于差分切换指令信号(11S)经由内部电阻器(R41)从控制电压产生电路(14)提取电流(I3)并改变在内部电阻器(R41)中流过的电流，来改变在内部电阻器(R41)处产生的电压。

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