JP6310139B1

JP6310139B1 - フォトカプラの出力回路及びフォトカプラ

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Publication number: JP6310139B1
Application number: JP2017215049A
Authority: JP
Inventors: 隆之細田
Original assignee: 有限会社ファインチューン
Priority date: 2017-11-07
Filing date: 2017-11-07
Publication date: 2018-04-11
Anticipated expiration: 2037-11-07
Also published as: JP2019087648A

Abstract

【課題】低入力電流で使用する中速デジタル信号伝送に適したフォトカプラを提供する。【解決手段】本発明のトランジスタ出力型のフォトカプラの出力回路の一実施形態は、該フォトカプラにおける出力トランジスタのコレクタ又はドレインに直列に、ディプリーション・モードの電界効果トランジスタがゲート接地型で挿入されることを特徴とする。本発明のトランジスタ出力型のフォトカプラの出力回路の他の実施形態は、該フォトカプラにおける出力トランジスタのエミッタあるいはソースが、ゲート接地型で電流帰還型バイアスされているディプリーション・モードの電界効果トランジスタのソースに接続されていることを特徴とする。【選択図】図１

Description

本発明は、フォトカプラに関し、特に、低入力電流で使用する中速デジタル信号伝送に適した汎用フォトカプラの出力回路に関する。

フォトカプラは、内部で電気信号を光に変換し再び電気信号へ戻すことによって、電気的に絶縁しながら信号を伝達する素子である。フォトカプラは産業用機器や、組み込み機器のマイクロコントローラ等の電気的絶縁を要する箇所で多数用いられる。市販のフォトカプラは、フォトトランジスタを使用した安価で伝送レートが数ｋｂｐｓ程度までの汎用フォトカプラと、フォトダイオードとＩＣを使用した伝送レートが１Ｍｂｐｓを超える高速フォトカプラに二極化している。近年、これらの動作速度の間を埋める数１０ｋｂｐｓの伝送レートに対応し、低電圧・低消費電流で動作するフォトカプラが求められている。

フォトカプラでは、動作電流と伝送レートはトレードオフの関係にあり、所望の伝送レートを得ようとすれば動作電流を増やす必用がある。このため、従来のフォトトランジスタによる汎用フォトカプラでは低電圧・低消費電流では動作速度が遅くなり数ｋｂｐｓを超える伝送レートを得ることは困難である。また、高速通信用のＩＣフォトカプラでは、十分な低電圧・低消費電流は動作できるものが提供されていない。

低電圧・低消費電流での用途のフォトカプラには、フォトトランジスタとショットキー・クランプを組み合わせて高速化を図ったもの（例えば非特許文献１を参照）、あるいはフォトダイオードとトランジスタを組み合わせたもの（例えば非特許文献２を参照）等が市販されている。

株式会社東芝、TLP2301データシート、［online］、平成29年6月9日、株式会社東芝ホームページ、［平成29年10月25日検索］、インターネット〈URL：https://toshiba.semicon-storage.com/info/docget.jsp?did=13937&prodName=TLP2301〉株式会社東芝、TLP2303データシート、［online］、平成28年1月22日、株式会社東芝ホームページ、［平成29年10月25日検索］、インターネット〈URL：https:// toshiba.semicon-storage.com/info/docget.jsp?did=13792&prodName=TLP2303〉

これらのような受光素子としてフォトトランジスタを使用した汎用フォトカプラでは、フォトトランジスタの受光部のベース面積が大きいため、本質的にベース・コレクタ間容量が大きい。そして、図１４に示すような、フォトトランジスタＰＴのコレクタ出力を抵抗Ｒｃを介して電源Ｖｃｃ接続する単純プルアップ構成で使用した場合には、オンからオフへの立ち上がり時間は、ミラー効果でベース・コレクタ間容量が増大したコレクタ容量とプルアップ抵抗との積の時定数で決まることになる。消費電流を抑制すべくプルアップ抵抗Ｒｃを１０ｋΩ以上に大きくした場合には、立ち上がり時間が遅くなり、１０ｋｂｐｓを超えるような伝送レートで使用することができない。

一方、フォトカプラの動作速度を改善する方法としては、例えば下記の４つの方法がある。

第１は、図１５（ａ）に示すように、出力トランジスタが完全に飽和しないようにフォトトランジスタＰＴのベース・コレクタ間にショットキー・クランプを施して少数キャリアの電荷の蓄積を低減するとともに、ベースに蓄積された電荷を放電するための経路としてフォトトランジスタのベース・エミッタ間に抵抗を設ける方法である。

この第１の方法では、少数キャリアの電荷の低減による動作速度の向上は図れるので定格電流付近の多めの動作電流時の動作速度は改善される。しかし、ショットキー・クランプに用いられるダイオードＤｃｌの容量がベース・コレクタ間容量に付加されるために、低消費電流のためにプルアップ抵抗Ｒｃを数ｋΩ以上に大きくした場合の立ち上がり時間の低減には寄与せず、むしろ立ち上がり時間の増加要素となる。

第２は、図１５（ｂ）に示すように、受光素子をフォトダイオードＰＤとトランジスタＴｒ１に分けてベース・コレクタ間容量の減少を図り、受光素子のフォトダイオードＰＤからの電流を受け取るトランジスタＴｒ１のベースに抵抗Ｒｂを経由してバイアスをかける方法である。この抵抗Ｒｂによるバイアスにより、出力がオンになる入力電流の閾値が下がるとともに、また、この抵抗Ｒｂがベースベースに蓄積された電荷を放電するための経路となる。

この第２の方法では、受光素子をフォトダイオードＰＤとしているためトランジスタＴｒ１のベース・コレクタ間容量を小さくすることができて立ち上がり時間を速くすることができる。一方、トランジスタＴｒ１の順方向電流伝達比を大きくするのが困難であるため入力電流を大きくする必要があり、低電流動作に向いていない。また、フォトカプラの端子数が増えるため小型化の観点で不利である。

第３は、図１５（ｃ）に示すように、フォトトランジスタＰＴのコレクタ出力にトランジスタＴｒ２をカスコード接続して、フォトトランジスタＰＴを能動領域で使用し、ミラー効果の低減とキャリア蓄積時間の低減を図る方法である。

この第３の方法では、フォトトランジスタＰＴを能動領域で使用するために、コレクタ電圧が下がりすぎない領域で使う必要がある。またカスコード接続用のトランジスタＴｒ２のコレクタ・エミッタ間電圧も能動領域で使用する必要があるため、出力がオンのときの電圧レベルを下げることができない。出力電圧レベルの制約により、出力をそのままではＬＶＣＭＯＳのような１．８〜５Ｖで動作する低電圧ロジックＩＣに接続することができず、周辺回路との接続性において実用上の不利がある。またカスコード接続用のトランジスタＴｒ２のためにバイアス電源ＶＢが必要であるため、低消費電流にも回路の簡素化にも向いていない。

第４は、図１５（ｄ）に示すように、フォトトランジスタＰＴのコレクタ出力にトランジスタＴｒ２をフォールディッド・カスコード接続して、フォトトランジスタを能動領域で使用し、ミラー効果の低減とキャリア蓄積時間の低減を図る方法である。

この第４の方法は、第３の方法における出力がオンのときの電圧レベルを下げられるように、カスコード接続用のトランジスタＴｒ２をフォールディッド・カスコードとしたもので、論理レベルがＴＴＬに準拠したＨＣＴロジックＩＣに接続できるようにしたものである。周辺回路との接続性は改善されるものの、第３の方法と同じく低消費電流にも回路の簡素化にも向いていない。

このように、消費電力の増大や回路構成の複雑化を抑制しつつフォトカプラを高速化する技術が従来存在しなかった。

本発明の目的は、低入力電流で使用する中速デジタル信号伝送に適したフォトカプラを提供することである。

上記の課題を解決すべく、本発明のトランジスタ出力型のフォトカプラの出力回路の一実施形態は、該フォトカプラにおける出力トランジスタのコレクタ又はドレインに直列に、ディプリーション・モードの電界効果トランジスタがゲート接地型で挿入されることを特徴とする。

上記の出力回路において、電界効果トランジスタのソース・ゲートに対して並列に接続されるバイアス電圧を決定するための素子をさらに備えるとよい。

上記の課題を解決すべく、本発明のトランジスタ出力型のフォトカプラの出力回路の他の実施形態は、該フォトカプラにおける出力トランジスタのエミッタあるいはソースが、ゲート接地型で電流帰還型バイアスされているディプリーション・モードの電界効果トランジスタのソースに接続されていることを特徴とする。

上記の出力回路において、電界効果トランジスタのソースに、当該ソースの電位の上昇を制限する電圧クランプ素子が接続されると特によい。

本発明のフォトカプラは、上記いずれかの構成の出力回路を備えるとよい。

本発明によれば、簡易な構成で、安価なフォトトランジスタによる汎用フォトカプラを低電圧・低消費電流で使用時の動作速度を数倍に向上した、フォトカプラあるいはフォトカプラ回路を提供することができる。

第１実施形態に係るフォトカプラの構成を周辺回路とともに示す回路図である。第１実施形態の変形例に係るフォトカプラの構成を周辺回路とともに示す回路図である。フォトトランジスタを電流モードで用いた回路構成を示す。第２実施形態に係るフォトカプラの構成を周辺回路とともに示す回路図である。第２実施形態の変形例に係るフォトカプラの構成を周辺回路とともに示す回路図である。実施例１のシミュレーションの対象とした回路図である。実施例１のシミュレーション結果を示す。実施例２のシミュレーションの対象とした回路図である。実施例２のシミュレーション結果を示す。実施例３における比較測定結果を示す。実施例４における伝送実験の信号測定例を示す。実施例５における伝送実験の信号測定例を示す。実施例６における伝送実験の信号測定例を示す。単純プルアップ構成によるフォトカプラの回路の一例を示す。従来のフォトカプラの改善例を示す。

以下、本発明の実施形態を図面に基づいて説明する。なお、以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。

〔第１実施形態〕
従来の動作速度を改善する手法は何れも、動作速度向上を目的として少数キャリアの蓄積時間の低減やベース・コレクタ間容量あるいはミラー効果の低減に主眼を置いたものであった。これに対し、本発明者は、低電流動作時あるいはコレクタ抵抗が比較的大きい場合の伝送レートは、主にオンからオフへの立ち上がり時間によって制限されている点に着目し、受光素子であるフォトトランジスタがオンからオフに立ち上がり始めた時点でフォトトランジスタのコレクタ出力をコレクタ出力とプルアップ抵抗の間に挿入したアナログスイッチで切り離せば、アナログスイッチの容量とプルアップ抵抗との時定数で決まる速度にまで、立ち上がり時間が低減できることを見出した。

図１は、本発明の第１実施形態に係るフォトカプラ１の構成を入力信号源Ｓ、外部電源等の周辺回路とともに示す回路図である。フォトカプラ１は、発光部１１と、受光部１２とにより構成される。

発光部１１は、発光ダイオード等の発光素子Ｄを備える。発光部１１は、入力信号源Ｓからの信号のハイ／ローに応じて適切な入力電流で発光素子Ｄを点灯／消灯させるように接続及び抵抗値が決定された抵抗回路網ＲＮを介して入力信号源Ｓに接続される。

受光部１２は、受光素子であるフォトトランジスタＰＴと、アナログスイッチとして機能する電界効果トランジスタＦＥＴとを備える。そして、フォトカプラ１の出力となる電界効果トランジスタＦＥＴのドレインと電源電圧ＶＤＤとの間に、出力用のプルアップ抵抗ＲＯが設けられる。フォトトランジスタＰＴのベースは受光部となり、エミッタは受光部１２側の接地電位に接続される。また、フォトトランジスタＰＴのコレクタには電界効果トランジスタＦＥＴのソースが接続される。

電界効果トランジスタＦＥＴとしては、カットオフ電圧が−０．３Ｖ前後と小さく、かつドレイン遮断電流がプルアップ抵抗ＲＯと電源電圧ＶＤＤで決まる電流に対して十分大きな、ディプリーション・モードの電界効果トランジスタが用いられる。上述したように、電界効果トランジスタＦＥＴのソースにはフォトトランジスタＰＴのコレクタが接続される。電界効果トランジスタＦＥＴのゲートは受光部１２側の接地電位に接続される。そして、電界効果トランジスタＦＥＴのドレインと電源電圧ＶＤＤとの間にプルアップ抵抗ＲＯが設けられる。

このような構成のフォトカプラ１において、フォトトランジスタＰＴがオンからオフに切り替わり始めると（すなわち、フォトトランジスタＰＴのコレクタ電位が上昇し始めると）、アナログスイッチとして機能する電界効果トランジスタＦＥＴがオフ状態となり、フォトトランジスタＰＴのコレクタは後段の回路から切り離される。これにより、フォトトランジスタＰＴのベース・コレクタ間容量が出力端子から切り離されるので、出力端子の電位が高速に立ち上がることができる。また、図１に示した受光部１２の構成は、出力端子ＶｏｕｔをいわゆるＬＶＣＭＯＳのような低電圧ロジックＩＣにそのまま接続することができる。

また、フォトトランジスタＰＴのコレクタ電圧はコレクタ電流にかかわらずカットオフ電圧から０Ｖの範囲になるため、フォトトランジスタＰＴのコレクタから見て低抵抗となり、フォトトランジスタＰＴが飽和状態から回復する際には、カスコード接続（従来技術における第３の方法、図１５（ｃ））と同様にミラー容量の低減効果が得られる。

また、本実施形態の構成において、フォトカプラ１の出力の耐圧は電界効果トランジスタＦＥＴの耐圧特性で決まる。このため、フォトトランジスタＰＴの耐圧は低くても構わない。従ってフォトトランジスタの設計の自由度が向上し（つまり、フォトトランジスタの耐圧を高めるための制約条件がなくなり）、ひいては性能の向上につながる。

なお、本実施形態の構成は、フォトトランジスタＰＴを能動領域で使用することで高速化を図るのではなく、アナログスイッチを用いて切り離すことにより高速化を図る点で、従来のバイポーラ・トランジスタのカスコード接続とは本質的に異なるものである。

〔第１実施形態の変形例〕
第１実施形態の構成における電界効果トランジスタＦＥＴのソースにカットオフ電圧をやや超える電圧のバイアスを加えてやることにより、電界効果トランジスタＦＥＴスイッチがオフになるのを早め、より高速応答特性を高めることができる。この手段を使用したフォトカプラ１’の構成例を図２に示す。図２において、電界効果トランジスタＦＥＴのソースにバイアスを加えるための素子Ｄ１として、シリコン・ダイオードを当該ダイオードにバイアス電流を与えるためのバイアス抵抗ＲＢとともに用いる構成を例示しているが、素子Ｄ１はダイオードに限らず、電界効果トランジスタＦＥＴのソース・ゲートに対して並列に接続されるバイアス電圧を決定するための素子であればいかなるものでもよく、例えば、ツェナー・ダイオード、ＴＶＳ、ＬＥＤあるいはバンドギャップ・リファレンス等の定電圧回路を用いてもよい。

〔第２実施形態〕
本発明者は、受光素子であるフォトトランジスタを、図３に示すような回路構成によりコレクタ・エミッタ間電圧がほとんど変わらずにエミッタ電流が変化する電流モードで用いれば、低電流動作時においても比較的高速に応答する点に着目し、電流帰還バイアスで動作する電界効果トランジスタのソース抵抗に対して電流を注入することにより電界効果トランジスタのゲート・ソース間電圧を制御し、遮断電圧の前後の小さな電圧の変化でドレイン電流をオン・オフすることによってドレイン出力電圧を変化させるという手法で高速応答の出力が得られることを見出した。

図４は、本発明の第２実施形態に係るフォトカプラ２の構成を入力信号源Ｓ、外部電源等の周辺回路とともに示す回路図である。フォトカプラ２は、発光部２１と、受光部２２とにより構成される。

発光部２１は、第１実施形態における発光部１１と同様に、発光素子Ｄを備える。発光部２１は、入力信号源Ｓからの信号のハイ／ローに応じて適切な入力電流で発光素子Ｄを点灯／消灯させるように接続及び抵抗値が決定された抵抗回路網ＲＮを介して、入力信号源Ｓに接続される。

受光部２２は、受光素子であるフォトトランジスタＰＴと、アナログスイッチとして機能する電界効果トランジスタＦＥＴと、エミッタ抵抗ＲＥとを備える。フォトトランジスタＰＴのベースは受光部となる。フォトトランジスタＰＴのエミッタは、エミッタ抵抗ＲＥを介して受光部２２側の接地電位に接続される。エミッタ抵抗ＲＥには１ｋΩ程度の抵抗が用いられる。また、フォトトランジスタＰＴのエミッタは、電界効果トランジスタＦＥＴのソースにも接続される。

電界効果トランジスタＦＥＴとしては、カットオフ電圧が−０．５Ｖ前後と小さい、ディプリーション・モードの電界効果トランジスタが用いられる。上述したように、電界効果トランジスタＦＥＴのソースにはフォトトランジスタＰＴのエミッタが接続される。電界効果トランジスタＦＥＴのゲートは受光部２２側の接地電位に接続される。そして、フォトカプラ２の出力となる電界効果トランジスタＦＥＴのドレインと電源電圧ＶＣＣとの間にプルアップ抵抗ＲＤが設けられる。プルアップ抵抗ＲＤにはエミッタ抵抗ＲＥより十分に大きな（十倍程度以上、例えば２０ｋΩ程度）の抵抗が用いられる。

このような構成のフォトカプラ２において、電界効果トランジスタＦＥＴのゲートは接地され電流帰還型バイアスされている。このため、電界効果トランジスタＦＥＴがオン状態となるかオフ状態となるかは電界効果トランジスタＦＥＴのソースの電位によって決まる。そして、電界効果トランジスタＦＥＴのソースの電位は、エミッタ抵抗ＲＥの抵抗値とそこに流れる電流で決まる。

発光部２１の発光素子Ｄが発光している状態では、フォトトランジスタＰＴからの電流がエミッタ抵抗ＲＥに流れ込み、電界効果トランジスタＦＥＴのソース電位が上昇する。このため、電界効果トランジスタＦＥＴのゲート・ソース間電圧がＦＥＴのカットオフ電位より低くなり、電界効果トランジスタＦＥＴはオフ状態となる。このとき受光部２２の出力としては、電源電圧ＶＣＣにプルアップ抵抗ＲＤを介して接続された状態となり、ロジックＩＣの論理レベルとしてはハイが出力される。

一方、発光部２１の発光素子Ｄが発光していない状態では、フォトトランジスタＰＴからエミッタ抵抗ＲＥに流れ込む電流がなくなるため、電界効果トランジスタＦＥＴのソース電位が、電界効果トランジスタＦＥＴのゲート・ソース間電圧対ドレイン電流特性と電界効果トランジスタＦＥＴのエミッタ抵抗ＲＥとの交点として定まる電位にまで低下し、電界効果トランジスタＦＥＴはオン状態となる。このとき、受光部２２の出力電圧は、概ね電源電圧ＶＣＣをプルアップ抵抗ＲＤとエミッタ抵抗ＲＥとで分圧した電圧となる。プルアップ抵抗ＲＤはエミッタ抵抗ＲＥと比べ十分に大きいため、出力電圧は接地電位に近くなり、ロジックＩＣの論理レベルとしてはローが出力される。

静的には上記の通り、発光部２１の発光素子Ｄの発光状態に応じて論理値ハイ／ローが出力されるところ、動作速度の律速となる論理値ローからハイへの切り替わりでは、受光部２２は下記のように動作する。すなわち、発光部２１の発光素子Ｄが消灯状態から発光状態に切り替わると、フォトトランジスタＰＴがオフからオンに切り替わり始める。これに伴い、フォトトランジスタＰＴのエミッタ電圧（すなわち電界効果トランジスタＦＥＴのソース電圧）が上昇し始める。電界効果トランジスタＦＥＴが完全にオフ状態となるまでは、電界効果トランジスタＦＥＴのソース電位とほぼ同様に受光部２２の出力は徐々に上昇し、電界効果トランジスタＦＥＴがオフ状態となると電界効果トランジスタＦＥＴを介してエミッタ抵抗ＲＥに流れ込む電流がなくなるため、受光部２２の出力端子の電位が高速に立ち上がることができる。また、図４に示した受光部２２の構成は、出力端子ＶｏｕｔをいわゆるＬＶＣＭＯＳのような低電圧ロジックＩＣにそのまま接続することができる。

本実施形態の構成において、電界効果トランジスタＦＥＴはフォトトランジスタＰＴからみてゲート接地で動作することになるため、電界効果トランジスタＦＥＴの入力と出力は同相であるためミラー効果の影響を受けない。また、電界効果トランジスタＦＥＴは多数キャリアで動作する素子であるため、バイポーラ・トランジスタにおける少数キャリアの蓄積による遅延も生じない。

本実施形態の構成はフォトトランジスタＰＴのエミッタと低遮断電圧の電界効果トランジスタＦＥＴのソースが接続されることにより、疑似差動型電流スイッチを構成していると理解することができる。このようにフォトトランジスタＰＴおよび電界効果トランジスタＦＥＴは疑似差動的に動作するため、電源電流の変化が少ない。したがって、電源電流の変化による雑音の発生が低減でき、ひいてはＥＭＣ（電磁両立性）特性の向上につながる。

以上で説明した第２実施形態の構成は、従来のフォトトランジスタのコレクタと出力トランジスタのエミッタあるいはソースが接続される形式のカスコード接続、あるいはフォールディッド・カスコード接続とは本質的に異なるものである。

〔第２実施形態の変形例〕
上述の第２実施形態の構成では、フォトカプラ２のフォトトランジスタＰＴがオンのときの電界効果トランジスタＦＥＴのゲート・ソース間電位は、入力電流Ｉｆ×電流伝達比ＣＴＲ×エミッタ抵抗ＲＥで決まる。入力電流Ｉｆや電流伝達比ＣＴＲが大きすぎる場合には、フォトトランジスタＰＴのコレクタ・エミッタ間電圧が下がって応答速度が遅くなったり、あるいは、フォトカプラ２のフォトトランジスタＰＴがオフになるときにエミッタ、ソースのノードの容量に蓄積された電荷がソース抵抗Ｒｓにより放電されて電界効果トランジスタＦＥＴのソース電位が自己バイアス電位に落ち着くまでに余計に時間が必要となるため、フォトトランジスタＰＴのオフから出力Ｖｏｕｔの立ち下がりまでの時間が遅くなることがある。

そこで、図５に示したフォトカプラ２’のように、電界効果トランジスタＦＥＴのソース電位が上昇しすぎないように、電界効果トランジスタＦＥＴのソースの電位の上昇を制限する電圧クランプ素子（ダイオード等）ＣＬを追加するとよい。このクランプ素子ＣＬによりフォトトランジスタＰＴのコレクタ・エミッタ間電位が小さくなりすぎて動作速度が低下するのを防ぐ効果、及び、エミッタ電位の立ち下がり時間の増加を抑え、ひいては出力の立ち下がり時間の増加を抑える効果が得られる。

［実施例１］
図６は本発明の効果を検証するために行ったシミュレーションの回路図である。図６（ａ）は、従来の単純プルアップ構成の出力回路を有するシミュレーション回路であり、図６（ｂ）は、第１実施形態の構成による出力回路を有するシミュレーション回路である。なお、入力信号源Ｓから発光部の構成は共通である。

図７は、図６（ａ）および（ｂ）に示した回路で、ＲＬ＝２２ｋΩとしたときのシミュレーション結果を示している。図中、上段に描かれているＩｆは、発光素子であるダイオードＤへの入力電流を表し、Ｉｄは、電界効果トランジスタＦＥＴに流れるドレイン電流を表している。また、図中、下段に描かれているＶｃは単純プルアップの出力となるコレクタ電圧、Ｖｄは第１実施形態の構成における出力となる電界効果トランジスタＦＥＴのドレイン電圧、Ｖｓは第１実施形態の構成におけるフォトトランジスタＰＴのコレクタ電圧であり、かつ電界効果トランジスタＦＥＴのソース電圧である。

図７に示されるように、単純プルアップの出力Ｖｃでは、Ｉｆが切り替わる５０μｓ（１０ｋｂｐｓのビット速度に相当）の間に、ＬＶＣＭＯＳに接続するのに必要な振幅、例えば０．７Ｖ以下から２．０Ｖ以上の振幅で変化することができない。

一方、第１実施形態の構成における出力Ｖｄは、出力がオンからオフへの遷移では、ＦＥＴのカットオフ電圧である０．３Ｖを超えた辺りでフォトトランジスタが切り離されて電圧が速やかに上昇しはじめているのが見て取れる。また、オフからオンへの遷移では、電圧がこのＦＥＴのカットオフ電圧である０．３Ｖ以下になってフォトトランジスタが飽和動作に移行するまでの間はＶｓがほとんど変化せず、カスコード接続と同様の効果でミラー効果が低減されて速やかにＶｄが下降しているのが見て取れる。

図７に示されるように、第１実施形態の構成では、出力Ｖｄは、Ｉｆが切り替わる５０μｓの間に、ＬＶＣＭＯＳに接続するのに必要な振幅で変化することができる。

［実施例２］
図８は本発明の第２実施形態の構成による効果を検証するために行ったシミュレーションの回路図である。

また、図９は、図８の回路で、ＲＥ＝１．５ｋΩ、ＲＬ＝１５ｋΩとしたときのシミュレーション結果である。図中、上段に描かれているＩｆは、発光素子であるダイオードＤへの入力電流を表し、Ｉｃはフォトトランジスタのコレクタ電流を表している。また、Ｉｄは電界効果トランジスタＦＥＴに流れるドレイン電流を表している。また、図中、下段に描かれているＶｈは第２実施形態の構成における出力となる電界効果トランジスタＦＥＴのドレイン電圧を表し、Ｖｅはフォトトランジスタのコレクタ・ソース電圧を表している。

図９に示されるように、出力Ｖｈでは、出力がオンからオフへの遷移ではフォトトランジスタからの電流Ｉｃが増えてエミッタ抵抗に流れ込んだ結果としてＶｅが上昇し、こＶｅがＦＥＴのカットオフ電圧である０．５Ｖを超えた辺りでドレイン電流Ｉｄが遮断され電圧が速やかに上昇しはじめているのが見て取れる。また、オフからオンへの遷移では、Ｉｃが減少した結果としてＶｅがこのＦＥＴのカットオフ電圧である約０．５Ｖ以下になった時点でＶｄが速やかに下降しているのが見て取れる。

図９に示されるように、第１実施形態の構成では、出力Ｖｈは、Ｉｆが切り替わる５０μｓの間に、ＬＶＣＭＯＳに接続するのに必要な振幅で変化することができる。

［実施例３］
図１０は、フォトトランジスタ出力の汎用フォトカプラを約３６０μＡの入力電流と、３．３ＶのＶＣＣ電源に対して２２ｋΩの負荷抵抗という共通の条件で、単純プルアップ構成（図１０中のＡ）と第１実施形態の構成（図１０中のＢ）とで使用した場合の比較実験の測定例である。

本例では、単純プルアップ構成に比べて第１実施形態の構成では、立ち上がり時間で２１８．８３／４８．７５≒４．５倍、立ち下がり時間で１１６．３２／１９．１７≒６倍と圧倒的な高速化が得られていることがわかる。

［実施例４］
図１１は、フォトトランジスタ出力の汎用フォトカプラを、第１実施形態の構成で用い、３５０μＡの入力電流、３．３ＶのＶＣＣ電源に対して１５ｋΩの負荷抵抗の条件で、９．６ｋｂｐｓの信号伝送に適用した場合の伝送実験の信号例である。図中でＩＦは図１におけるＲ１に相当する箇所に実装された１．０ｋΩの電流検出抵抗の両端の電圧を表しており、入力電流Ｉｆを換算すると、Ｉｆ＝３５０ｍＶ／１．０ｋΩ≒３５０μＡとなる。また、図中、重ね書きされているＲＥＦ２の波形は、単純プルアップ構成の場合の参考波形である。

この結果から、２２ｋΩといった高い抵抗値による少ない動作電流では、単純プルアップでは波形の立ち上がりが不十分であり９．６ｋｂｐｓでの使用に耐えないのに対し、第１実施形態の構成では９．６ｋｂｐｓを余裕をもって達成し、１９．２ｋｂｐｓでも誤りなく伝送可能であることがわかる。

［実施例５］
図１２は、フォトトランジスタ出力の汎用フォトカプラを、第１実施形態の構成で用い、１８０μＡの入力電流と１．８ＶのＶＣＣ電源に対して１５ｋΩの負荷抵抗という低電流・低電圧の条件で、１０ｋｂｐｓの信号伝送に適用した場合の伝送実験の信号例である。図中、ＩＦは図１におけるＲ１に相当する箇所に実装された４．７ｋΩの電流検出抵抗の両端の電圧を表している。入力電流Ｉｆを換算すると、Ｉｆ＝８６０ｍＶ／４．７ｋΩ≒１８０μＡとなる。

この結果によれば、出力ＶＯＵＴが１００μｓの間に十分に立ち上がっており、低電流・低電圧の条件でも第１実施形態の構成が９．６ｋｂｐｓで動作可能であることがわかる。

［実施例６］
図１３は、フォトトランジスタ出力の汎用フォトカプラを第２実施形態の構成で用い、３１１μＡの入力電流と、２．５ＶのＶＤＤ電源に対して２２ｋΩの負荷抵抗の条件で、３８．４ｋｂｐｓの信号伝送に適用した場合の伝送実験の信号例である。図中、ＩＦは図４におけるＲ１に相当する箇所に実装された１．０ｋΩの電流検出抵抗の両端の電圧を表している。入力電流Ｉｆを換算すると、Ｉｆ＝３１１ｍＶ／１．０ｋΩ≒３１１μＡとなる。なお、図示されていない最大エミッタ電流は約３７０μＡであり、電流伝達比ＣＴＲがほぼ１．２の条件となっていた。

この結果によれば、３８．４ｋｂｐｓにおいてもいわゆるアイパターンの目が開いており、第２実施形態の構成がこの伝送レートで十分に実用に使用に耐えうることがわかる。

以上で説明した通り、本発明はトランジスタ出力型のフォトカプラの出力回路に適用可能であり、消費電力を抑制しつつ高速動作を実現できる。

１，２フォトカプラ
１１，２１発光部
１２，２２受光部
ＰＴフォトトランジスタ
ＦＥＴ電界効果トランジスタ

Claims

トランジスタ出力型のフォトカプラの出力回路であって、該フォトカプラにおける受光素子であり発光素子の発する光をベースで受光する出力トランジスタのコレクタに直列に、ディプリーション・モードの電界効果トランジスタがゲート接地型で挿入されることを特徴とするフォトカプラの出力回路。
前記電界効果トランジスタのソース・ゲートに対して並列に接続されるバイアス電圧を決定するための素子をさらに備えることを特徴とする請求項１に記載の出力回路。
トランジスタ出力型のフォトカプラの出力回路であって、該フォトカプラにおける受光素子であり発光素子の発する光をベースで受光する出力トランジスタのエミッタが、ゲート接地型で電流帰還型バイアスされているディプリーション・モードの電界効果トランジスタのソースに接続されていることを特徴とするフォトカプラの出力回路。
前記電界効果トランジスタのソースに、当該ソースの電位の上昇を制限する電圧クランプ素子が接続されることを特徴とする請求項３に記載の出力回路。
請求項１から４の何れか１項に記載の出力回路を備えることを特徴とするフォトカプラ。