JPH08265137A - 論理回路及びその動作方法並びに半導体集積回路 - Google Patents
論理回路及びその動作方法並びに半導体集積回路Info
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- JPH08265137A JPH08265137A JP7067957A JP6795795A JPH08265137A JP H08265137 A JPH08265137 A JP H08265137A JP 7067957 A JP7067957 A JP 7067957A JP 6795795 A JP6795795 A JP 6795795A JP H08265137 A JPH08265137 A JP H08265137A
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Abstract
(57)【要約】
【目的】動作速度を低下させることなく電源電圧を低下
させる。 【構成】差動回路１は、抵抗Ｒ１０に一定の電流Ｉが流
れ、一対の相補入力信号ＩＮ１、＊ＩＮ１の電位差に応
じて抵抗Ｒ１０から抵抗Ｒ１２又は第３抵抗Ｒ１１へ選
択的に電流が流れ、差動回路２Ａは、電源供給線ＶＣ
Ｃ、ＶＥＥ間に差動回路１と並列的に接続され、定電流
源としてのトランジスタＴ２３がオンのときに一対の相
補入力信号ＩＮ２、＊ＩＮ２の電位差に応じた信号を出
力し、レベルシフト回路３Ａは、抵抗Ｒ１２の出力電位
Ｖ２を略一定、例えば２．８Ｖ低下させてトランジスタ
Ｔ２３をオン／オフする。レベルシフト回路３Ａで抵抗
Ｒ１２の出力電位Ｖ２を略一定シフトしてトランジスタ
Ｔ２３をオン／オフするのでレベルシフト回路３Ａは常
に動作している。トランジスタＴ２３に対するオンとオ
フの制御電位の差は、抵抗Ｒ１２に電流が流れることに
よる電位差に等しい。
させる。 【構成】差動回路１は、抵抗Ｒ１０に一定の電流Ｉが流
れ、一対の相補入力信号ＩＮ１、＊ＩＮ１の電位差に応
じて抵抗Ｒ１０から抵抗Ｒ１２又は第３抵抗Ｒ１１へ選
択的に電流が流れ、差動回路２Ａは、電源供給線ＶＣ
Ｃ、ＶＥＥ間に差動回路１と並列的に接続され、定電流
源としてのトランジスタＴ２３がオンのときに一対の相
補入力信号ＩＮ２、＊ＩＮ２の電位差に応じた信号を出
力し、レベルシフト回路３Ａは、抵抗Ｒ１２の出力電位
Ｖ２を略一定、例えば２．８Ｖ低下させてトランジスタ
Ｔ２３をオン／オフする。レベルシフト回路３Ａで抵抗
Ｒ１２の出力電位Ｖ２を略一定シフトしてトランジスタ
Ｔ２３をオン／オフするのでレベルシフト回路３Ａは常
に動作している。トランジスタＴ２３に対するオンとオ
フの制御電位の差は、抵抗Ｒ１２に電流が流れることに
よる電位差に等しい。
Description
【０００１】
【産業上の利用分野】本発明は、論理回路及びその動作
方法並びに半導体集積回路に係り、特にバイポーラトラ
ンジスタを用いた場合に好適な論理回路及びその動作方
法並びに半導体集積回路に関する。
方法並びに半導体集積回路に係り、特にバイポーラトラ
ンジスタを用いた場合に好適な論理回路及びその動作方
法並びに半導体集積回路に関する。
【０００２】
【従来の技術】ＥＣＬ回路では、差動回路のトランジス
タ対を非飽和領域で動作させるため、動作が高速であ
る。図４（Ａ）は、この種の排他的論理和回路を示す。
図中、Ｔ１１、Ｔ１２、Ｔ１４、Ｔ１５及びＴ２３はＮ
ＰＮ型トランジスタであり、Ｒ１１、Ｒ１２及びＲ２３
は抵抗であり、ＶＣＣ及びＶＥＥは電源供給線であり、
ＶＢＢは定電位である。ＩＮ１、＊ＩＮ１は第１の相補
入力信号であり、ＩＮ２、＊ＩＮ２は第２の相補入力信
号であり、ＯＵＴ、＊ＯＵＴは相補出力信号である。
タ対を非飽和領域で動作させるため、動作が高速であ
る。図４（Ａ）は、この種の排他的論理和回路を示す。
図中、Ｔ１１、Ｔ１２、Ｔ１４、Ｔ１５及びＴ２３はＮ
ＰＮ型トランジスタであり、Ｒ１１、Ｒ１２及びＲ２３
は抵抗であり、ＶＣＣ及びＶＥＥは電源供給線であり、
ＶＢＢは定電位である。ＩＮ１、＊ＩＮ１は第１の相補
入力信号であり、ＩＮ２、＊ＩＮ２は第２の相補入力信
号であり、ＯＵＴ、＊ＯＵＴは相補出力信号である。
【０００３】入力信号ＩＮ２が高レベルでＮＰＮ型トラ
ンジスタＴ１１とＴ１２とが有効になっている場合、入
力信号ＩＮ１が高レベルのとき抵抗Ｒ１１に電流が流れ
て出力信号ＯＵＴが低レベルとなり、入力信号ＩＮ１が
低レベルのとき出力信号ＯＵＴが高レベルとなる。入力
信号ＩＮ２が低レベルでＮＰＮ型トランジスタＴ１４と
Ｔ１５とが有効になっている場合、前記と逆に、入力信
号ＩＮ１が高レベルのとき出力信号ＯＵＴが高レベルと
なり、入力信号ＩＮ１が低レベルのとき出力信号ＯＵＴ
が低レベルとなる。
ンジスタＴ１１とＴ１２とが有効になっている場合、入
力信号ＩＮ１が高レベルのとき抵抗Ｒ１１に電流が流れ
て出力信号ＯＵＴが低レベルとなり、入力信号ＩＮ１が
低レベルのとき出力信号ＯＵＴが高レベルとなる。入力
信号ＩＮ２が低レベルでＮＰＮ型トランジスタＴ１４と
Ｔ１５とが有効になっている場合、前記と逆に、入力信
号ＩＮ１が高レベルのとき出力信号ＯＵＴが高レベルと
なり、入力信号ＩＮ１が低レベルのとき出力信号ＯＵＴ
が低レベルとなる。
【０００４】この排他的論理和回路を用いて、各種フリ
ップフロップ等の論理回路を構成することができる。し
かし、電源供給線間に直列接続されたトランジスタの段
数が多いので、電源電圧が高くなり、例えばＶＣＣ＝０
Ｖ、ＶＥＥ＝−７Ｖにする必要がある。このため、消費
電力も大きくなる。
ップフロップ等の論理回路を構成することができる。し
かし、電源供給線間に直列接続されたトランジスタの段
数が多いので、電源電圧が高くなり、例えばＶＣＣ＝０
Ｖ、ＶＥＥ＝−７Ｖにする必要がある。このため、消費
電力も大きくなる。
【０００５】定電流源を構成するＮＰＮ型トランジスタ
Ｔ２３の代わりに抵抗を用いて電源電圧を下げる方法も
あるが、この場合、入力信号ＩＮ２、＊ＩＮ２のレベル
遷移の際に、ＮＰＮ型トランジスタＴ２１及びＴ２２の
エミッタ電位が変動して、誤動作したり、ＣＭＲＲ（同
相成分除去比）が低下する。図４（Ｂ）に示す回路は、
ダブルバランスドミキサに用いられているアナログ回路
であるが、観念上、排他的論理和回路として使用するこ
とが考えられる。図中、Ｔ１１〜Ｔ１３、Ｔ２１〜Ｔ２
６及びＴ３１〜Ｔ３４はＮＰＮ型トランジスタであり、
Ｒ１１〜Ｒ１３、Ｒ２３、Ｒ２６、Ｒ３１及びＲ３２は
抵抗である。ＮＰＮ型トランジスタＴ３２とＴ２３との
組及びＮＰＮ型トランジスタＴ３４とＴ２６との組は、
ミラー回路を構成しており、ＮＰＮ型トランジスタＴ３
２とＴ２３との電流比及びＮＰＮ型トランジスタＴ３４
とＴ２６との電流比が一定になる。
Ｔ２３の代わりに抵抗を用いて電源電圧を下げる方法も
あるが、この場合、入力信号ＩＮ２、＊ＩＮ２のレベル
遷移の際に、ＮＰＮ型トランジスタＴ２１及びＴ２２の
エミッタ電位が変動して、誤動作したり、ＣＭＲＲ（同
相成分除去比）が低下する。図４（Ｂ）に示す回路は、
ダブルバランスドミキサに用いられているアナログ回路
であるが、観念上、排他的論理和回路として使用するこ
とが考えられる。図中、Ｔ１１〜Ｔ１３、Ｔ２１〜Ｔ２
６及びＴ３１〜Ｔ３４はＮＰＮ型トランジスタであり、
Ｒ１１〜Ｒ１３、Ｒ２３、Ｒ２６、Ｒ３１及びＲ３２は
抵抗である。ＮＰＮ型トランジスタＴ３２とＴ２３との
組及びＮＰＮ型トランジスタＴ３４とＴ２６との組は、
ミラー回路を構成しており、ＮＰＮ型トランジスタＴ３
２とＴ２３との電流比及びＮＰＮ型トランジスタＴ３４
とＴ２６との電流比が一定になる。
【０００６】この回路をアナログ回路として用いる場
合、ＮＰＮ型トランジスタＴ３１及びＴ３３は非飽和領
域で動作し、ＮＰＮ型トランジスタＴ２３及びＴ２６に
は常に電流が流れ、論理回路のようにステップ変化しな
いので、問題はない。
合、ＮＰＮ型トランジスタＴ３１及びＴ３３は非飽和領
域で動作し、ＮＰＮ型トランジスタＴ２３及びＴ２６に
は常に電流が流れ、論理回路のようにステップ変化しな
いので、問題はない。
【０００７】
【発明が解決しようとする課題】しかし、図４（Ｂ）に
示す回路を排他的論理和回路として用いる場合には、Ｎ
ＰＮ型トランジスタＴ２３及びＴ２６をオン／オフさせ
る必要があるので、ＮＰＮ型トランジスタＴ３１及びＴ
３３もオン／オフさせなければならず、動作速度が低下
する原因となる。また、ＮＰＮ型トランジスタＴ３１及
びＴ３３をオン／オフさせるためには、抵抗Ｒ１１及び
Ｒ１２の抵抗値を比較的大きくしなければならず、ＮＰ
Ｎ型トランジスタＴ１２及びＴ３１の寄生容量成分と抵
抗Ｒ１２との直列接続による時定数が大きくなり、動作
速度がさらに低下する原因となる。
示す回路を排他的論理和回路として用いる場合には、Ｎ
ＰＮ型トランジスタＴ２３及びＴ２６をオン／オフさせ
る必要があるので、ＮＰＮ型トランジスタＴ３１及びＴ
３３もオン／オフさせなければならず、動作速度が低下
する原因となる。また、ＮＰＮ型トランジスタＴ３１及
びＴ３３をオン／オフさせるためには、抵抗Ｒ１１及び
Ｒ１２の抵抗値を比較的大きくしなければならず、ＮＰ
Ｎ型トランジスタＴ１２及びＴ３１の寄生容量成分と抵
抗Ｒ１２との直列接続による時定数が大きくなり、動作
速度がさらに低下する原因となる。
【０００８】図４（Ｂ）に示す回路は、電源供給線間に
直列接続されたトランジスタの段数が図４（Ａ）に示す
回路よりも少ないので、電源電圧を低くすることができ
るが、上記のように動作速度が遅いので、高速性のＥＣ
Ｌ回路を用いた排他的論理和回路としては実用的でな
い。本発明の目的は、上記問題点に鑑み、動作速度を低
下させることなく電源電圧を低下させることができる論
理回路及びその動作方法並びに半導体集積回路を提供す
ることにある。
直列接続されたトランジスタの段数が図４（Ａ）に示す
回路よりも少ないので、電源電圧を低くすることができ
るが、上記のように動作速度が遅いので、高速性のＥＣ
Ｌ回路を用いた排他的論理和回路としては実用的でな
い。本発明の目的は、上記問題点に鑑み、動作速度を低
下させることなく電源電圧を低下させることができる論
理回路及びその動作方法並びに半導体集積回路を提供す
ることにある。
【０００９】
【課題を解決するための手段及びその作用】本発明を、
実施例図１中の対応する符号を引用して説明する。第１
発明の論理回路では、第１抵抗Ｒ１０に一定の電流が流
れ、一対の第１入力信号ＩＮ１、＊ＩＮ１の電位差に応
じて第１抵抗Ｒ１０から第２抵抗Ｒ１２又は第３抵抗Ｒ
１１へ選択的に電流が流れる第１差動回路１と、電源供
給線ＶＣＣ、ＶＥＥ間に第１差動回路１と並列的に接続
され、定電流源がオンのときに一対の第２入力信号ＩＮ
２、＊ＩＮ２の電位差に応じた信号を出力する第２差動
回路２Ａと、第２抵抗Ｒ１２の出力電位を略一定シフト
して該定電流源をオン／オフするレベルシフト回路３Ａ
と、を有する。
実施例図１中の対応する符号を引用して説明する。第１
発明の論理回路では、第１抵抗Ｒ１０に一定の電流が流
れ、一対の第１入力信号ＩＮ１、＊ＩＮ１の電位差に応
じて第１抵抗Ｒ１０から第２抵抗Ｒ１２又は第３抵抗Ｒ
１１へ選択的に電流が流れる第１差動回路１と、電源供
給線ＶＣＣ、ＶＥＥ間に第１差動回路１と並列的に接続
され、定電流源がオンのときに一対の第２入力信号ＩＮ
２、＊ＩＮ２の電位差に応じた信号を出力する第２差動
回路２Ａと、第２抵抗Ｒ１２の出力電位を略一定シフト
して該定電流源をオン／オフするレベルシフト回路３Ａ
と、を有する。
【００１０】差動回路は動作が比較的高速であるので、
レベルシフト回路３Ａの動作が比較的高速であれば、論
理回路の動作が比較的高速となる。この第１発明では、
レベルシフト回路３Ａで第２抵抗Ｒ１２の出力電位を略
一定シフトして第２差動回路２Ａの定電流源をオン／オ
フするのでレベルシフト回路３Ａは常に動作しており、
かつ、定電流源に対するオンの制御電圧と定電流源に対
するオフの制御電圧の差が、第２抵抗に電流が流れるこ
とによる電位差に等しく、第１抵抗を用いない場合より
も第１抵抗を用いた場合の方が第２抵抗を小さくするこ
とができるので、レベルシフト回路３Ａの動作は比較的
高速となる。
レベルシフト回路３Ａの動作が比較的高速であれば、論
理回路の動作が比較的高速となる。この第１発明では、
レベルシフト回路３Ａで第２抵抗Ｒ１２の出力電位を略
一定シフトして第２差動回路２Ａの定電流源をオン／オ
フするのでレベルシフト回路３Ａは常に動作しており、
かつ、定電流源に対するオンの制御電圧と定電流源に対
するオフの制御電圧の差が、第２抵抗に電流が流れるこ
とによる電位差に等しく、第１抵抗を用いない場合より
も第１抵抗を用いた場合の方が第２抵抗を小さくするこ
とができるので、レベルシフト回路３Ａの動作は比較的
高速となる。
【００１１】また、第２差動回路２Ａが、電源供給線間
に第１差動回路と並列的に接続されているので、直列的
に接続されている場合よりも低い電源電圧を用いること
ができる。第１発明の第１態様では、第１差動回路１及
び第２差動回路２ＡはいずれもＥＣＬ回路であり、第２
レベルシフト回路３Ａは、ＮＰＮトランジスタＴ３１の
ベース電位を、ＮＰＮトランジスタＴ３１のベース・エ
ミッタ間の略一定電圧とダイオードＴ３２の順方向略一
定電圧との和だけ低下させる。
に第１差動回路と並列的に接続されているので、直列的
に接続されている場合よりも低い電源電圧を用いること
ができる。第１発明の第１態様では、第１差動回路１及
び第２差動回路２ＡはいずれもＥＣＬ回路であり、第２
レベルシフト回路３Ａは、ＮＰＮトランジスタＴ３１の
ベース電位を、ＮＰＮトランジスタＴ３１のベース・エ
ミッタ間の略一定電圧とダイオードＴ３２の順方向略一
定電圧との和だけ低下させる。
【００１２】この第１態様では、高速性のバイポーラト
ランジスタを用いているので、本発明の高速性がさらに
高まる。第１発明の第２態様では、レベルシフト回路３
Ａは、ダイオードＴ３２のカソードが、一方では上記定
電流源の制御入力端に接続され、他方では第４抵抗Ｒ３
１を介して低電位側電源供給線ＶＥＥに接続されてい
る。
ランジスタを用いているので、本発明の高速性がさらに
高まる。第１発明の第２態様では、レベルシフト回路３
Ａは、ダイオードＴ３２のカソードが、一方では上記定
電流源の制御入力端に接続され、他方では第４抵抗Ｒ３
１を介して低電位側電源供給線ＶＥＥに接続されてい
る。
【００１３】この第２態様によれば、定電流源の制御入
力端へ電流が流れなくてもを第４抵抗Ｒ３１側へ電流が
流れるので、レベルシフト回路３Ａに電流を常に流して
動作状態にすることができ、動作の高速化が確保され
る。第１発明の第３態様では、電源供給線間に第１差動
回路１と並列的に接続され、定電流源がオンのときに一
対の第２入力信号ＩＮ２、＊ＩＮ２の電位差に応じて出
力する第３差動回路と、第３抵抗Ｒ１１の出力電位を略
一定シフトして該第３差動回路の該定電流源をオン／オ
フするレベルシフト回路と、を有する。
力端へ電流が流れなくてもを第４抵抗Ｒ３１側へ電流が
流れるので、レベルシフト回路３Ａに電流を常に流して
動作状態にすることができ、動作の高速化が確保され
る。第１発明の第３態様では、電源供給線間に第１差動
回路１と並列的に接続され、定電流源がオンのときに一
対の第２入力信号ＩＮ２、＊ＩＮ２の電位差に応じて出
力する第３差動回路と、第３抵抗Ｒ１１の出力電位を略
一定シフトして該第３差動回路の該定電流源をオン／オ
フするレベルシフト回路と、を有する。
【００１４】この第３態様は、排他的論理和回路とな
り、これを基本として各種フリップフロップやラッチ回
路等の、上記効果を有する論理回路を構成できる。第２
発明の半導体集積回路では、上記いずれかの論理回路を
有する。この半導体集積回路は、半導体集積回路の低消
費電力化に寄与する。第３発明では、第１差動回路１に
おいて、第１抵抗Ｒ１０に一定の電流を流し、一対の第
１入力信号ＩＮ１、＊ＩＮ１の電位差に応じて第１抵抗
Ｒ１０から第２抵抗Ｒ１２又は第３抵抗Ｒ１１へ選択的
に電流を流し、第２抵抗Ｒ１２の出力電位をシフトし
て、電源供給線間に第１差動回路１と並列的に接続され
た第２差動回路２Ａの定電流源をオン／オフし、第１差
動回路１への一対の第１入力信号ＩＮ１、＊ＩＮ１の電
位差及び第２差動回路２Ａへの一対の第２入力信号ＩＮ
２、＊ＩＮ２の電位差に応じて第２差動回路２Ａから信
号を出力する。
り、これを基本として各種フリップフロップやラッチ回
路等の、上記効果を有する論理回路を構成できる。第２
発明の半導体集積回路では、上記いずれかの論理回路を
有する。この半導体集積回路は、半導体集積回路の低消
費電力化に寄与する。第３発明では、第１差動回路１に
おいて、第１抵抗Ｒ１０に一定の電流を流し、一対の第
１入力信号ＩＮ１、＊ＩＮ１の電位差に応じて第１抵抗
Ｒ１０から第２抵抗Ｒ１２又は第３抵抗Ｒ１１へ選択的
に電流を流し、第２抵抗Ｒ１２の出力電位をシフトし
て、電源供給線間に第１差動回路１と並列的に接続され
た第２差動回路２Ａの定電流源をオン／オフし、第１差
動回路１への一対の第１入力信号ＩＮ１、＊ＩＮ１の電
位差及び第２差動回路２Ａへの一対の第２入力信号ＩＮ
２、＊ＩＮ２の電位差に応じて第２差動回路２Ａから信
号を出力する。
【００１５】この第３発明によれば、上記第１発明の効
果が得られる。
果が得られる。
【００１６】
【実施例】以下、図面に基づいて本発明の一実施例を説
明する。ＥＣＬ回路を用いた排他的論理和回路を、図２
と図３とに分割して示す。図１は、この排他的論理和回
路の主要部を抽出して示しており、最初にこれを説明す
る。
明する。ＥＣＬ回路を用いた排他的論理和回路を、図２
と図３とに分割して示す。図１は、この排他的論理和回
路の主要部を抽出して示しており、最初にこれを説明す
る。
【００１７】差動回路１は、ＮＰＮ型トランジスタＴ１
１及びＴ１２の両エミッタが、電流源としてのＮＰＮ型
トランジスタＴ１３及び抵抗Ｒ１３を介して電源供給線
ＶＥＥに接続されている。抵抗Ｒ１３は、ＮＰＮ型トラ
ンジスタＴ１３の特性のばらつきを見かけ上小さくする
ためのものである。ＮＰＮ型トランジスタＴ１１及びＴ
１２のコレクタはそれぞれ、抵抗Ｒ１１及びＲ１２の一
端に接続され、抵抗Ｒ１１及びＲ１２の他端は、抵抗Ｒ
１０を介して電源供給線ＶＣＣに接続されている。
１及びＴ１２の両エミッタが、電流源としてのＮＰＮ型
トランジスタＴ１３及び抵抗Ｒ１３を介して電源供給線
ＶＥＥに接続されている。抵抗Ｒ１３は、ＮＰＮ型トラ
ンジスタＴ１３の特性のばらつきを見かけ上小さくする
ためのものである。ＮＰＮ型トランジスタＴ１１及びＴ
１２のコレクタはそれぞれ、抵抗Ｒ１１及びＲ１２の一
端に接続され、抵抗Ｒ１１及びＲ１２の他端は、抵抗Ｒ
１０を介して電源供給線ＶＣＣに接続されている。
【００１８】差動回路２Ａは、差動回路１において抵抗
Ｒ１０を省略した構成となっており、ＮＰＮ型トランジ
スタＴ２１〜Ｔ２３及び抵抗Ｒ２１〜Ｒ２３はそれぞ
れ、差動回路１のＮＰＮ型トランジスタＴ１１〜Ｔ１３
及び抵抗Ｒ１１〜Ｒ１３に対応している。差動回路１及
び２Ａはいずれも、差動対の一方と他方の特性が互いに
等しくなるように構成されている。
Ｒ１０を省略した構成となっており、ＮＰＮ型トランジ
スタＴ２１〜Ｔ２３及び抵抗Ｒ２１〜Ｒ２３はそれぞ
れ、差動回路１のＮＰＮ型トランジスタＴ１１〜Ｔ１３
及び抵抗Ｒ１１〜Ｒ１３に対応している。差動回路１及
び２Ａはいずれも、差動対の一方と他方の特性が互いに
等しくなるように構成されている。
【００１９】レベルシフト回路３Ａは、エミッタフォロ
ア回路であり、ＮＰＮ型トランジスタＴ３１のコレクタ
が電源供給線ＶＣＣに接続され、ＮＰＮ型トランジスタ
Ｔ３１のベースが、差動回路１の一方の出力端であるＮ
ＰＮ型トランジスタＴ１２のコレクタに接続されてい
る。ＮＰＮ型トランジスタＴ３１のエミッタは、ＮＰＮ
型トランジスタＴ３２のコレクタに接続され、ＮＰＮ型
トランジスタＴ３２はそのコレクタとベースとが短絡さ
れてダイオードとなっている。ＮＰＮ型トランジスタＴ
３２のエミッタは、一方では差動回路２Ａの電流源の制
御入力端としてのＮＰＮ型トランジスタＴ２３のベース
に接続され、他方では抵抗Ｒ３１を介して電源供給線Ｖ
ＥＥに接続されている。
ア回路であり、ＮＰＮ型トランジスタＴ３１のコレクタ
が電源供給線ＶＣＣに接続され、ＮＰＮ型トランジスタ
Ｔ３１のベースが、差動回路１の一方の出力端であるＮ
ＰＮ型トランジスタＴ１２のコレクタに接続されてい
る。ＮＰＮ型トランジスタＴ３１のエミッタは、ＮＰＮ
型トランジスタＴ３２のコレクタに接続され、ＮＰＮ型
トランジスタＴ３２はそのコレクタとベースとが短絡さ
れてダイオードとなっている。ＮＰＮ型トランジスタＴ
３２のエミッタは、一方では差動回路２Ａの電流源の制
御入力端としてのＮＰＮ型トランジスタＴ２３のベース
に接続され、他方では抵抗Ｒ３１を介して電源供給線Ｖ
ＥＥに接続されている。
【００２０】ＮＰＮ型トランジスタＴ１１及びＴ１２の
ベースには第１の相補入力信号＊ＩＮ１及びＩＮ１が供
給され、ＮＰＮ型トランジスタＴ２１及びＴ２２のベー
スには第２の相補入力信号＊ＩＮ２及びＩＮ２が供給さ
れ、ＮＰＮ型トランジスタＴ２１及びＴ２２のコレクタ
から相補出力信号＊ＯＵＴ及びＯＵＴが取り出される。
ベースには第１の相補入力信号＊ＩＮ１及びＩＮ１が供
給され、ＮＰＮ型トランジスタＴ２１及びＴ２２のベー
スには第２の相補入力信号＊ＩＮ２及びＩＮ２が供給さ
れ、ＮＰＮ型トランジスタＴ２１及びＴ２２のコレクタ
から相補出力信号＊ＯＵＴ及びＯＵＴが取り出される。
【００２１】動作の高速化のため、レベルシフト回路３
Ａには常に電流が流れるようにし、ＮＰＮ型トランジス
タＴ３１及びＴ３２のベース・エミッタ間の電圧を差動
回路１の動作状態に拘らず略一定にする。さらに、トラ
ンジスタとして例えば、AlGaAs/GaAs又はInGaP/GaAsな
どの化合物半導体を用いた高速性のヘテロ接合バイポー
ラトランジスタ（ＨＢＴ）を用いる。この場合、ＮＰＮ
型トランジスタＴ３１及びＴ３２のベース・エミッタ間
の電圧Ｖbeは共に１．４Ｖ程度になる。
Ａには常に電流が流れるようにし、ＮＰＮ型トランジス
タＴ３１及びＴ３２のベース・エミッタ間の電圧を差動
回路１の動作状態に拘らず略一定にする。さらに、トラ
ンジスタとして例えば、AlGaAs/GaAs又はInGaP/GaAsな
どの化合物半導体を用いた高速性のヘテロ接合バイポー
ラトランジスタ（ＨＢＴ）を用いる。この場合、ＮＰＮ
型トランジスタＴ３１及びＴ３２のベース・エミッタ間
の電圧Ｖbeは共に１．４Ｖ程度になる。
【００２２】一方、定電流源により抵抗Ｒ１０に一定の
電流Ｉが流れるので、抵抗Ｒ１０と抵抗Ｒ１２との接続
点の電位Ｖ１＝ＶＣＣ−Ｉ・Ｒ１０は一定になる。ＮＰ
Ｎ型トランジスタＴ３１のベース電位Ｖ２は、入力信号
＊ＩＮ１が高レベルで入力信号ＩＮ１が低レベルの場合
には、電位Ｖ１に等しくなり、逆に、入力信号＊ＩＮ１
が低レベルで入力信号ＩＮ１が高レベルの場合には、Ｖ
２＝Ｖ１−Ｉ・Ｒ１２となる。したがって、ＮＰＮ型ト
ランジスタＴ２３のベース電位Ｖ３は、ＶＣＣ＝０、Ｖ
be＝１．４とすると、 入力信号ＩＮ１が低レベルのとき、Ｖ３＝−Ｉ・Ｒ１０
−２．８ 入力信号ＩＮ１が高レベルのとき、Ｖ３＝−Ｉ・（Ｒ１
０＋Ｒ１２）−２．８ となる。
電流Ｉが流れるので、抵抗Ｒ１０と抵抗Ｒ１２との接続
点の電位Ｖ１＝ＶＣＣ−Ｉ・Ｒ１０は一定になる。ＮＰ
Ｎ型トランジスタＴ３１のベース電位Ｖ２は、入力信号
＊ＩＮ１が高レベルで入力信号ＩＮ１が低レベルの場合
には、電位Ｖ１に等しくなり、逆に、入力信号＊ＩＮ１
が低レベルで入力信号ＩＮ１が高レベルの場合には、Ｖ
２＝Ｖ１−Ｉ・Ｒ１２となる。したがって、ＮＰＮ型ト
ランジスタＴ２３のベース電位Ｖ３は、ＶＣＣ＝０、Ｖ
be＝１．４とすると、 入力信号ＩＮ１が低レベルのとき、Ｖ３＝−Ｉ・Ｒ１０
−２．８ 入力信号ＩＮ１が高レベルのとき、Ｖ３＝−Ｉ・（Ｒ１
０＋Ｒ１２）−２．８ となる。
【００２３】そこで、入力信号ＩＮ１が低レベルのとき
ＮＰＮ型トランジスタＴ２３がオンになるように抵抗Ｒ
１０の抵抗値を決定し、入力信号ＩＮ１が高レベルのと
きＮＰＮ型トランジスタＴ２３がオフになるように抵抗
Ｒ１２の抵抗値を決定する。例えば、Ｉ＝４ｍＡ、Ｒ１
０＝１００Ω、Ｒ１１＝Ｒ１２＝２００Ωとすると、電
位Ｖ２及びＶ３の（高レベル電位）／（低レベル電位）
はそれぞれ−０．４Ｖ／−１．２Ｖ及び−３．２Ｖ／−
４．０Ｖとなる。この場合、レベルシフト回路３Ａに常
に電流を流すには、例えばＶＥＥを−５．３Ｖにし、抵
抗Ｒ３１を６００〜８００Ω程度にすればよい。
ＮＰＮ型トランジスタＴ２３がオンになるように抵抗Ｒ
１０の抵抗値を決定し、入力信号ＩＮ１が高レベルのと
きＮＰＮ型トランジスタＴ２３がオフになるように抵抗
Ｒ１２の抵抗値を決定する。例えば、Ｉ＝４ｍＡ、Ｒ１
０＝１００Ω、Ｒ１１＝Ｒ１２＝２００Ωとすると、電
位Ｖ２及びＶ３の（高レベル電位）／（低レベル電位）
はそれぞれ−０．４Ｖ／−１．２Ｖ及び−３．２Ｖ／−
４．０Ｖとなる。この場合、レベルシフト回路３Ａに常
に電流を流すには、例えばＶＥＥを−５．３Ｖにし、抵
抗Ｒ３１を６００〜８００Ω程度にすればよい。
【００２４】図１の回路の動作は次の通りである。すな
わち、入力信号＊ＩＮ１が高レベルで入力信号ＩＮ１が
低レベルの場合、ＮＰＮ型トランジスタＴ２３がオンに
なって差動回路２Ａが有効になり、入力信号＊ＩＮ２が
低レベルで入力信号ＩＮ２が高レベルのとき出力信号Ｏ
ＵＴが高レベル、出力信号＊ＯＵＴが低レベル、逆に入
力信号＊ＩＮ２が高レベルで入力信号ＩＮ２が低レベル
のとき出力信号ＯＵＴが低レベル、出力信号＊ＯＵＴが
高レベルになる。入力信号＊ＩＮ１が低レベルで入力信
号ＩＮ１が高レベルの場合、ＮＰＮ型トランジスタＴ２
３がオフになって差動回路２Ａが無効になる。
わち、入力信号＊ＩＮ１が高レベルで入力信号ＩＮ１が
低レベルの場合、ＮＰＮ型トランジスタＴ２３がオンに
なって差動回路２Ａが有効になり、入力信号＊ＩＮ２が
低レベルで入力信号ＩＮ２が高レベルのとき出力信号Ｏ
ＵＴが高レベル、出力信号＊ＯＵＴが低レベル、逆に入
力信号＊ＩＮ２が高レベルで入力信号ＩＮ２が低レベル
のとき出力信号ＯＵＴが低レベル、出力信号＊ＯＵＴが
高レベルになる。入力信号＊ＩＮ１が低レベルで入力信
号ＩＮ１が高レベルの場合、ＮＰＮ型トランジスタＴ２
３がオフになって差動回路２Ａが無効になる。
【００２５】したがって、差動回路１に対しレベルシフ
ト回路３Ａ及び差動回路２Ａと対称的な回路を付加すれ
ば、排他的論理和回路が構成される。図２及び図３は、
このような回路の付加にさらに入出力バッファ回路を付
加したものである。図２において、レベルシフト回路３
Ｂ及び差動回路２Ｂはそれぞれ差動回路１に対しレベル
シフト回路３Ａ及び差動回路２Ａと対称的になってい
る。ただし、抵抗Ｒ２１及びＲ２２は、差動回路２Ａと
差動回路２Ｂとで共用されている。差動回路２ＢのＮＰ
Ｎ型トランジスタＴ２４〜Ｔ２６及び抵抗Ｒ２６は、差
動回路２ＡのＮＰＮ型トランジスタＴ２１〜Ｔ２３及び
抵抗Ｒ２３に対応し、レベルシフト回路３ＢのＮＰＮ型
トランジスタＴ３３、Ｔ３４及び抵抗Ｒ３２は、レベル
シフト回路３ＡのＮＰＮ型トランジスタＴ３１、Ｔ３２
及び抵抗Ｒ３１に対応している。ＮＰＮ型トランジスタ
Ｔ１１のコレクタはＮＰＮ型トランジスタＴ３３のベー
スに接続され、ＮＰＮ型トランジスタＴ３４のエミッタ
はＮＰＮ型トランジスタＴ２６のベースに接続されてい
る。ＮＰＮ型トランジスタＴ２４及びＴ２５のベースに
はそれぞれ第２の相補入力信号ＩＮ２及び＊ＩＮ２が供
給される。
ト回路３Ａ及び差動回路２Ａと対称的な回路を付加すれ
ば、排他的論理和回路が構成される。図２及び図３は、
このような回路の付加にさらに入出力バッファ回路を付
加したものである。図２において、レベルシフト回路３
Ｂ及び差動回路２Ｂはそれぞれ差動回路１に対しレベル
シフト回路３Ａ及び差動回路２Ａと対称的になってい
る。ただし、抵抗Ｒ２１及びＲ２２は、差動回路２Ａと
差動回路２Ｂとで共用されている。差動回路２ＢのＮＰ
Ｎ型トランジスタＴ２４〜Ｔ２６及び抵抗Ｒ２６は、差
動回路２ＡのＮＰＮ型トランジスタＴ２１〜Ｔ２３及び
抵抗Ｒ２３に対応し、レベルシフト回路３ＢのＮＰＮ型
トランジスタＴ３３、Ｔ３４及び抵抗Ｒ３２は、レベル
シフト回路３ＡのＮＰＮ型トランジスタＴ３１、Ｔ３２
及び抵抗Ｒ３１に対応している。ＮＰＮ型トランジスタ
Ｔ１１のコレクタはＮＰＮ型トランジスタＴ３３のベー
スに接続され、ＮＰＮ型トランジスタＴ３４のエミッタ
はＮＰＮ型トランジスタＴ２６のベースに接続されてい
る。ＮＰＮ型トランジスタＴ２４及びＴ２５のベースに
はそれぞれ第２の相補入力信号ＩＮ２及び＊ＩＮ２が供
給される。
【００２６】エミッタフォロア回路５Ａは、排他的論理
和回路の第１の相補入力信号ＩＮ１０及び＊ＩＮ１０に
対する入力バッファ回路であり、これらの信号電位をト
ランジスタのベース・エミッタ間電圧Ｖbeだけ低下させ
せ、相補信号ＩＮ１及び＊ＩＮ１として出力する。エミ
ッタフォロア回路５Ａの抵抗Ｒ５１及びＲ５２は入力イ
ンピーダンスマッチング用であり、例えば５０Ωであ
る。同様に、図３においてエミッタフォロア回路５Ｂ
は、排他的論理和回路の第２の相補入力信号ＩＮ２０及
び＊ＩＮ２０に対する入力バッファ回路であり、これら
の信号電位を電圧Ｖbeだけ低下させた相補信号ＩＮ２及
び＊ＩＮ２を出力する。エミッタフォロア回路５Ｃは、
出力バッファ回路であり、相補信号ＯＵＴ及び＊ＯＵＴ
の電位を電圧Ｖbeだけ低下させてそれぞれ差動回路２Ｃ
のＮＰＮ型トランジスタＴ２７及びＴ２８のベースに供
給する。ＮＰＮ型トランジスタＴ２７及びＴ２８のコレ
クタからそれぞれ、排他的論理和回路の相補出力信号＊
ＯＵＴＡ及びＯＵＴＡが取り出される。
和回路の第１の相補入力信号ＩＮ１０及び＊ＩＮ１０に
対する入力バッファ回路であり、これらの信号電位をト
ランジスタのベース・エミッタ間電圧Ｖbeだけ低下させ
せ、相補信号ＩＮ１及び＊ＩＮ１として出力する。エミ
ッタフォロア回路５Ａの抵抗Ｒ５１及びＲ５２は入力イ
ンピーダンスマッチング用であり、例えば５０Ωであ
る。同様に、図３においてエミッタフォロア回路５Ｂ
は、排他的論理和回路の第２の相補入力信号ＩＮ２０及
び＊ＩＮ２０に対する入力バッファ回路であり、これら
の信号電位を電圧Ｖbeだけ低下させた相補信号ＩＮ２及
び＊ＩＮ２を出力する。エミッタフォロア回路５Ｃは、
出力バッファ回路であり、相補信号ＯＵＴ及び＊ＯＵＴ
の電位を電圧Ｖbeだけ低下させてそれぞれ差動回路２Ｃ
のＮＰＮ型トランジスタＴ２７及びＴ２８のベースに供
給する。ＮＰＮ型トランジスタＴ２７及びＴ２８のコレ
クタからそれぞれ、排他的論理和回路の相補出力信号＊
ＯＵＴＡ及びＯＵＴＡが取り出される。
【００２７】図２中のバイアス回路４Ａ、４Ｂ及び図３
中のバイアス回路４Ｃ、４Ｄ及び４Ｅはそれぞれ、差動
回路１、エミッタフォロア回路５Ａ、５Ｂ、５Ｃ及び差
動回路２Ｃの定電流源に対しベース電位を与えるための
ものである。バイアス回路４Ａのコンデンサは、高周波
ノイズ吸収用である。本実施例では、一対の電源電圧供
給線間に直列接続されたトランジスタが２段であるの
で、電源電圧を従来よりも低くすることができる。例え
ば上記ＨＢＴを用いて図２及び図３の回路を構成した場
合、ＶＣＣ＝０Ｖに対しＶＥＥ＝−５．２Ｖとすること
ができ、図４（Ａ）の場合のＶＥＥ＝−７．０Ｖよりも
電源電圧を低くすることができる。これにより、回路の
消費電力も低減され、本発明者がシミュレーションを行
ったところ、図２及び図３と同様の入出力バッファ回路
を図４（Ａ）の回路に付加した場合に消費電力が３８０
ｍＷとなるのに対し、図２及び図３の回路では３４０ｍ
Ｗとなるという結果が得られた。
中のバイアス回路４Ｃ、４Ｄ及び４Ｅはそれぞれ、差動
回路１、エミッタフォロア回路５Ａ、５Ｂ、５Ｃ及び差
動回路２Ｃの定電流源に対しベース電位を与えるための
ものである。バイアス回路４Ａのコンデンサは、高周波
ノイズ吸収用である。本実施例では、一対の電源電圧供
給線間に直列接続されたトランジスタが２段であるの
で、電源電圧を従来よりも低くすることができる。例え
ば上記ＨＢＴを用いて図２及び図３の回路を構成した場
合、ＶＣＣ＝０Ｖに対しＶＥＥ＝−５．２Ｖとすること
ができ、図４（Ａ）の場合のＶＥＥ＝−７．０Ｖよりも
電源電圧を低くすることができる。これにより、回路の
消費電力も低減され、本発明者がシミュレーションを行
ったところ、図２及び図３と同様の入出力バッファ回路
を図４（Ａ）の回路に付加した場合に消費電力が３８０
ｍＷとなるのに対し、図２及び図３の回路では３４０ｍ
Ｗとなるという結果が得られた。
【００２８】また、レベルシフト回路３Ａ及び３Ｂに常
に電流を流すことができ、かつ、抵抗Ｒ１１及びＲ１２
の抵抗値を図４（Ｂ）の抵抗Ｒ１１及びＲ１２のそれよ
りも小さくすることができるので、高速動作が可能とな
る。なお、上記排他的論理和回路を用いて各種フリップ
フロップ回路等の論理回路を構成することができ、これ
ら及びこれらを含む半導体集積回路も本発明に含まれ、
本発明は、半導体集積回路の低消費電力化に寄与すると
ころが大きい。
に電流を流すことができ、かつ、抵抗Ｒ１１及びＲ１２
の抵抗値を図４（Ｂ）の抵抗Ｒ１１及びＲ１２のそれよ
りも小さくすることができるので、高速動作が可能とな
る。なお、上記排他的論理和回路を用いて各種フリップ
フロップ回路等の論理回路を構成することができ、これ
ら及びこれらを含む半導体集積回路も本発明に含まれ、
本発明は、半導体集積回路の低消費電力化に寄与すると
ころが大きい。
【００２９】また、上記実施例ではバイポーラトランジ
スタを用いた好適な場合を説明したが、本発明は各種ト
ランジスタを用いて構成しても、上記本発明の効果が得
られる。
スタを用いた好適な場合を説明したが、本発明は各種ト
ランジスタを用いて構成しても、上記本発明の効果が得
られる。
【図１】本発明の原理構成を示す回路図である。
【図２】本発明の一実施例の排他的論理和回路の一部を
示す図である。
示す図である。
【図３】該排他的論理和回路の残部を示す図である。
【図４】従来技術の問題点を説明するための回路図であ
り、（Ａ）は排他的論理和回路を示し、（Ｂ）はアナロ
グ回路を示す図である。
り、（Ａ）は排他的論理和回路を示し、（Ｂ）はアナロ
グ回路を示す図である。
１、２Ａ〜２Ｃ 差動回路 ３Ａ、３Ｂ レベルシフト回路 ４Ａ〜４Ｅ バイアス回路 ５Ａ〜５Ｃ エミッタフォロア回路 ＶＣＣ、ＶＥＥ 電源供給線
Claims (6)
- 【請求項１】 第１抵抗に一定の電流が流れ、一対の第
１入力信号の電位差に応じて該第１抵抗から第２抵抗又
は第３抵抗へ選択的に電流が流れる第１差動回路と、 電源供給線間に該第１差動回路と並列的に接続され、定
電流源がオンのときに一対の第２入力信号の電位差に応
じた信号を出力する第２差動回路と、 該第２抵抗の出力電位を略一定シフトして該定電流源を
オン／オフするレベルシフト回路と、 を有することを特徴とする論理回路。 - 【請求項２】 前記第１及び第２の差動回路はいずれも
ＥＣＬ回路であり、 前記レベルシフト回路は、ＮＰＮトランジスタのベース
電位を、該ＮＰＮトランジスタのベース・エミッタ間の
略一定電圧とダイオードの順方向略一定電圧との和だけ
低下させることを特徴とする請求項１記載の論理回路。 - 【請求項３】 前記レベルシフト回路は、前記ダイオー
ドのカソードが、一方では前記定電流源の制御入力端に
接続され、他方では第４抵抗を介して低電位側電源供給
線に接続されていることを特徴とする請求項２記載の論
理回路。 - 【請求項４】 電源供給線間に前記第１差動回路と並列
的に接続され、定電流源がオンのときに前記一対の第２
入力信号の電位差に応じて出力する第３差動回路と、 前記第３抵抗の出力電位をシフトして該第３差動回路の
該定電流源をオン／オフするレベルシフト回路と、 を有することを特徴とする請求項１乃至３のいずれか１
つに記載の論理回路。 - 【請求項５】 請求項１乃至４のいずれか１つに記載の
論理回路を有することを特徴とする半導体集積回路。 - 【請求項６】 第１差動回路において、第１抵抗に一定
の電流を流し、一対の第１入力信号の電位差に応じて該
第１抵抗から第２抵抗又は第３抵抗へ選択的に電流を流
し、 該第２抵抗の出力電位を略一定シフトして、電源供給線
間に該第１差動回路と並列的に接続され第２差動回路の
定電流源をオン／オフし、 該第１差動回路への該一対の第１入力信号の電位差及び
該第２差動回路への一対の第２入力信号の電位差に応じ
て該第２差動回路から信号を出力する、 ことを特徴とする論理動作方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7067957A JPH08265137A (ja) | 1995-03-27 | 1995-03-27 | 論理回路及びその動作方法並びに半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7067957A JPH08265137A (ja) | 1995-03-27 | 1995-03-27 | 論理回路及びその動作方法並びに半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08265137A true JPH08265137A (ja) | 1996-10-11 |
Family
ID=13359957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7067957A Withdrawn JPH08265137A (ja) | 1995-03-27 | 1995-03-27 | 論理回路及びその動作方法並びに半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08265137A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013005306A (ja) * | 2011-06-20 | 2013-01-07 | Nippon Telegr & Teleph Corp <Ntt> | 信号出力回路 |
-
1995
- 1995-03-27 JP JP7067957A patent/JPH08265137A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013005306A (ja) * | 2011-06-20 | 2013-01-07 | Nippon Telegr & Teleph Corp <Ntt> | 信号出力回路 |
| US8593201B2 (en) | 2011-06-20 | 2013-11-26 | Nippon Telegraph And Telephone Corporation | Signal output circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020604 |