JP2933022B2

JP2933022B2 - フリップフロップ回路

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Publication number: JP2933022B2
Application number: JP8220371A
Authority: JP
Inventors: 吾彦植村
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1996-08-02
Filing date: 1996-08-02
Publication date: 1999-08-09
Anticipated expiration: 2016-08-02
Also published as: JPH1051279A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はフリップフロップ回
路に関し、特に電源電圧１Ｖ程度で動作するエミッタ結
合論理（ＥＣＬ）構成のマスタスレーブ型フリップフロ
ップ回路においてデータスルーを防止する機能を有する
フリップフロップ回路に関する。

【０００２】

【従来の技術】電源電圧略１Ｖ程度で動作するフリップ
フロップ回路の構成の一例を図４に示す（特願平７−２
６１１６８号参照）。

【０００３】図４を参照すると、このフリップフロップ
回路は、抵抗１、２、トランジスタ３〜８よりなるＥＣ
Ｌ縦積１段のマスタ側ラッチホールド回路と、抵抗９、
１０、トランジスタ１１〜１６よりなるスレーブ側ラッ
チホールド回路と、抵抗１７、１８、トランジスタ１
９、２０からなるラッチホールド回路の電流源をバイア
スする回路と、トランジスタ２１、２２、電流源２３か
らなるクロック信号によりバイアス回路を制御する回路
と、を備えて構成されている。

【０００４】次に、図４に示したフリップフロップ回路
の動作を説明する。例えば電源電圧を１Ｖとし、クロッ
ク入力端子Ｃ、ＣＢより正相、逆相クロックを入力した
場合において、トランジスタ１９、２０のコレクタ端子
である節点Ａ、Ｂ、トランジスタ７、８、１５、１６の
コレクタ電流のタイムチャートを図５に示す。

【０００５】図５に示す例では、内部節点Ａ、ＢにＨｉ
ｇｈ：０．８Ｖ、Ｌｏｗ：（０．８−α）Ｖが現れるよ
う設定し、α＝０．２Ｖとすると、正相クロック入力端
子ＣがＨｉｇｈの時、内部節点ＡはＨｉｇｈ：０．８Ｖ
となり、ダイオード接続されたトランジスタ１９はオン
し、トランジスタ８、１５のベースもともに０．８Ｖと
なり、トランジスタ８、１５はともにオンする。逆相ク
ロック入力端子ＣＢがＬｏｗの時、内部節点ＢはＬｏ
ｗ：０．６Ｖとなり、ダイオード接続されたトランジス
タ２０はオフし、トランジスタ７、１６のはオフする。

【０００６】逆に、正相クロック入力端子ＣがＬｏｗの
時、内部節点ＡはＬｏｗ：０．６Ｖとなり、トランジス
タ８、１５はオフし、逆相クロック入力端子ＣＢがＨｉ
ｇｈの時、内部節点ＢはＨｉｇｈ：０．８Ｖとなり、ト
ランジスタ７、１６はオンする。

【０００７】このため、正相クロック入力端子ＣがＨｉ
ｇｈ、逆相クロック入力端子ＣＢがＬｏｗの時、マスタ
側ラッチホールド回路のトランジスタ８がオンし、トラ
ンジスタ７はオフとなるので、データ入力Ｄ、ＤＢをベ
ース入力とする差動対トランジスタ３、６の共通エミッ
タにトランジスタ８から電流が供給され、データ入力端
子Ｄ、ＤＢより入力されるデータをラッチする。また、
この時、スレーブ側ラッチホールド回路のトランジスタ
１５がオンし、トランジスタ１６はオフとなっているの
で、マスタラッチホールド回路の出力をベース入力とす
る差動対トランジスタ１１、１２の共通エミッタに電流
は供給されず、ホールド用の差動対トランジスタ１３、
１４の共通エミッタに電流が供給されて、ホールド状態
となる。

【０００８】逆に、正相クロック入力端子ＣがＬｏｗ、
逆相クロック入力端子ＣＢがＨｉｇｈの時マスタ側ラッ
チホールド回路はホールド状態、スレーブ側ラッチホー
ルド回路はラッチ状態となり、フリップフロップ動作す
る。

【０００９】このフリップフロップ回路をある回路定数
にてＴ−ＦＦ（トグル型フリップフロップ）として分周
動作させた場合の動作周波数は、０．４１ＧＨｚ〜１．
５６ＧＨｚとなった。高周波側で動作が制限されるの
は、トランジスタのスイッチング速度の限界によるもの
で、低周波側で動作が制限されるのは、クロック信号の
立ち上がり時間及び立ち下がり時間が大きくなることに
より、クロック信号の立ち上がりエッジ、立ち下がりエ
ッジにおいて、マスタ側ラッチホールド回路、スレーブ
側ラッチホールド回路の双方ともラッチ状態になり、デ
ータースルーを生じたためであった。

【００１０】一方、データスルーを防止する縦型２段Ｅ
ＣＬ構成のマスタスレーブ型フリップフロップ回路の回
路構成を図６に示す（特願平７−８６１２７号）。

【００１１】図６を参照して、このフリップフロップ回
路は、クロック入力端子Ｃ、データ入力端子Ｄと、デー
タの基準電圧端子ＶＲ１と、出力端子Ｑ、ＱＢと、トラ
ンジスタ２４〜４３、抵抗４４〜５３と、４つの定電流
源５４〜５７とから構成される。トランジスタ２７、３
０、トランジスタ２８、２９、トランジスタ３２、３３
はそれぞれエミッタ同士が共通接続されマスタ側の第１
〜第３の差動トランジスタを（それぞれ「第１〜第３の
差動回路」ともいう）構成し、トランジスタ２５、２６
はマスタ側のエミッタフォロワ回路を構成し、抵抗４
８、４９はエミッタフォロワ抵抗であり、抵抗４４、４
５はマスタ側のコレクタ抵抗である。第１の定電流源５
５は、第３の差動対トランジスタ３２、３３の共通接続
されたエミッタとＶＥＥ電源端子間に接続され、定電流
ＩＳＣ１を流す。

【００１２】また、トランジスタ３６、３９、トランジ
スタ３７、３８、トランジスタ４０、４１はそれぞれエ
ミッタ同士が共通接続されスレーブ側の第４〜第６の差
動対トランジスタ（それぞれ「第４〜第６の差動回路」
ともいう）を構成し、トランジスタ３４、３５はスレー
ブ側のエミッタフォロワ回路を構成し、抵抗５０、５１
はエミッタフォロワ抵抗であり、抵抗４６、４７はスレ
ーブ側のコレクタ負荷抵抗である。第２の定電流源５７
は、第６の差動対トランジスタ４０、４１の共通接続さ
れたエミッタとＶＥＥ電流端子の間に接続され、定電流
ＩＣＳ１を流す。

【００１３】トランジスタ４２、４３は出力段のエミッ
タフォロワトランジスタであり、抵抗５２、５３は出力
のエミッタフォロワ抵抗である。ベースをクロック入力
端子Ｃに接続したトランジスタ２４はエミッタフォロワ
回路を構成し、第４の定電流源５４はエミッタフォロワ
電流源である。ベースに基準電位ＶＲ１が接続されてい
るトランジスタ３１は、トランジスタ２４と同一特性を
有する。トランジスタ３２はトランジスタ３３と同一特
性を有する２個のトランジスタ３１−１、３２−２のコ
レクタ、ベース、エミッタ同士をそれぞれ接続して構成
され、トランジスタ４０はトランジスタ４１と同一特性
を有する２個のトランジスタ４０−１、４０−２のコレ
クタ、ベース、エミッタ同士をそれぞれ接続して構成さ
れている。ＶＣＣ電源は高電位側の電源が印加され、Ｖ
ＥＥ電源端子は低電位側の電源電圧が印加され、第３、
第４の定電流源５４、５６には互いに等しい定電流ＩＣ
Ｓ２が流される。

【００１４】このフリップフロップ回路では、第１の定
電流源５５の電流はトランジスタ３２−１、３２−２に
分流され、第２の定電流源５７の電流はトランジスタ１
５−１、１５−２に分流されるため、次式（１）が成り
立つ。

【００１５】

【００１６】第３の差動対のトランジスタ、トランジス
タ３２の順方向電圧Ｖｆは、トランジスタ３３のＶｆに
比べΔＶｆ＝約１８ｍＶ低めに設定される。また、第６
の差動対のトランジスタ、トランジスタ４０のＶｆはト
ランジスタ４１のＶｆに比べΔＶｆ＝約１８ｍＶ低めに
設定される。基準電圧ＶＲ１をクロック信号Ｃの振幅の
中心に設定すると、マスタ側のクロックが入力される差
動回路がクロックの振幅の中心より１８ｍＶ低いレベル
をしきい値とし、スレーブ側のクロックが入力される差
動回路がクロックの振幅の中心より１８ｍＶ高いレベル
をしきい値となり、マスタ側のラッチ回路とスレーブ側
のラッチ回路が同時に動作状態になることを防ぎ、デー
タスルーを防止できた。

【００１７】

【発明が解決しようとする課題】しかしながら、前述し
た特願平７−２６１１６８号に提案される電源電圧１Ｖ
程度で動作するＥＣＬ構成のマスタスレーブ型フリップ
フロップ回路は、データスルーを防ぐ対策を備えておら
ず、データスルーを生じやすく、低周波で誤動作すると
いう問題点があった。

【００１８】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、好ましくは１Ｖ
で動作する縦型１段ＥＣＬ構成のマスタスレーブ型フリ
ップフロップ回路において、データスルーを防止するフ
リップフロップ回路を提供することにある。

【００１９】

【課題を解決するための手段】前記目的を達成するた
め、本発明のフリップフロップ回路は、データラッチ及
びホールド用の第１、及び第２の差動対トランジスタ
と、該第１、及び第２の差動対トランジスタに対してラ
ッチ及びホールドに応じて電流を供給する電流源を備え
てなるマスタ側ラッチホールド回路と、前記マスタ側ラ
ッチホールド回路の出力のラッチ及びホールド用の第
３、及び第４の差動対トランジスタと、該第３、及び第
４の差動対トランジスタに対してラッチ及びホールドに
応じて電流を供給する電流源を備えてなるスレーブ側ラ
ッチホールド回路と、を含むフリップフロップ回路にお
いて、前記マスタ側ラッチホールド回路の電流源が、デ
ータラッチ時の電流値と、ホールド時の電流値とが、互
いに異なるように構成されたことを特徴とする。

【００２０】本発明においては、前記スレーブラッチホ
ールド回路の電流源が、ラッチ時の電流値と、ホールド
時の電流値とが、互いに異なるように構成したことを特
徴とする。

【００２１】また、本発明においては、前記マスタラッ
チホールド回路が、データラッチ時の電流源の電流値
が、ホールド時の電流源の電流値よりも小となるように
構成したことを特徴とする。さらに、本発明において
は、前記スレーブラッチホールド回路が、ラッチ時の電
流源の電流値が、ホールド時の電流源の電流値よりも小
となるように構成したことを特徴とする。

【００２２】そして、本発明においては、ラッチ時に電
流源となるトランジスタのサイズが、ホールド時に電流
源となるトランジスタのサイズようにも小とされたこと
を特徴とする。

【００２３】

【発明の実施の形態】本発明の好ましい実施の形態につ
いて図面を参照して以下に説明する。本発明は、その好
ましい実施の形態において、図１を参照すると、第１、
及び第２の差動対トランジスタ（３、４、及び５、６）
と、負荷抵抗素子（１、２）と、第１及び第２の差動対
トランジスタにそれぞれ電流を供給する第１、及び第２
の電流源トランジスタ（８、７）とを備え、入力側が正
相、逆相のデータを入力するデータ入力端子（Ｄ、Ｄ
Ｂ）に接続されたＥＣＬ縦積み１段構成のマスタ側ラッ
チホールド回路と、第３、及び第４の差動対トランジス
タ（１１、１２、及び１４、１４）と、負荷抵抗素子
（９、１０）と、第３、及び第４の差動対トランジスタ
にそれぞれ電流を供給する第３、及び第４の電流源トラ
ンジスタ（１６、１５）とを備え、入力側がマスタ側ラ
ッチホールド回路の出力側に接続され、且つ出力側をデ
ータ出力端子（Ｑ、ＱＢ）に接続されたＥＣＬ縦積み１
段構成のスレーブ側ラッチホールド回路と、を備えてい
る。

【００２４】本発明は、その好ましい実施の形態におい
て、図１を参照すると、さらに、コレクタ・ベース間を
短絡したトランジスタ（１９、２０）と、負荷抵抗素子
（１７、１８）とを備え、これらのトランジスタ（１
９、２０）のコレクタよりマスタ側及びスレーブ側ラッ
チホールド回路の第１、第４、及び第２、第３の電流源
トランジスタ（８、１５、及び７、１６）のベースをそ
れぞれバイアスする第１、及び第２のバイアス回路を備
えている。

【００２５】本発明は、その好ましい実施の形態におい
て、図１を参照すると、さらに、正相及び逆相のクロッ
ク信号（Ｃ、ＣＢ）をベースに入力し且つエミッタを共
通接続した第５の差動対トランジスタ（２１、２２）
と、この第５の差動対トランジスタの共通エミッタに接
続される定電流源（２３）と、を備え、この第５の差動
対トランジスタ（２１、２２）のコレクタよりそれぞれ
第１、第２のバイアス回路を交互にプルダウンする制御
回路を備えている。

【００２６】そして、本発明の実施の形態においては、
クロック信号（Ｃ、ＣＢ）によりマスタ側及びスレーブ
側ラッチホールド回路の電流源トランジスタ（７、８、
及び１５、１６）を選択的にオン／オフするものであ
り、第１の電流源トランジスタ（８）の電流値と第２の
電流源トランジスタ（７）の電流値が異なるように構成
されたことを特徴とするものである。

【００２７】本発明は、その好ましい実施の形態におい
て、スレーブ側ラッチホールド回路の第３の電流源トラ
ンジスタ（１６）の電流値と第４の電流源トランジスタ
（１５）の電流値が異なる。

【００２８】また、本発明は、その好ましい実施の形態
において、第１の電流源トランジスタ（８）のサイズと
前記第２の電流源トランジスタ（７）のサイズが異な
る。

【００２９】さらに、本発明は、別の実施の形態におい
て、図２を参照すると、第１、第２の電流源トランジス
タのエミッタに抵抗（図３では５８）が接続され、各々
の抵抗値が異なるように構成してもよい。

【００３０】また、本発明は、別の実施の形態におい
て、前記第３、第４の電流源トランジスタのエミッタに
抵抗（図３では５９）が接続され、各々の抵抗値が異な
るように構成してもよい。

【００３１】上記した本発明の実施の形態についてさら
に詳細に説明すべく、本発明の実施例を図面を参照して
以下に詳細に説明する。

【００３２】［実施例１］図１は、本発明の第１の実施
例のフリップフロップ回路の回路構成を示す図である。
図１を参照して、本実施例のフリップフロップ回路の回
路接続は、基本的に、従来技術として図４に示したフリ
ップフロップ回路の構成と同様とされている。しかし、
本実施例においては、差動対トランジスタの電流源とし
て作用するトランジスタのうちトランジスタ７、１５、
１９、２０のトランジスタサイズは同一とされ、トラン
ジスタ８、１６のトランジスタサイズは、トランジスタ
７、１５、１９、２０の好ましくは略８０％とされてい
る。

【００３３】本実施例のマスタスレーブ型フリップフロ
ップ回路の動作について説明する。フリップフロップ回
路としての基本動作は、図４に示したフリップフロップ
回路と同様とされるが、本実施例は、図４の従来技術で
問題とされたデータスルーを確実に防止するように動作
することを特徴としている。本実施例では、トランジス
タ８、１６のトランジスタサイズがトランジスタ７、１
５、１９、２０のトランジスタサイズの８０％と小さい
ため、トランジスタ８、１６のコレクタ電流は、トラン
ジスタ７、１５のトランジスタコレクタ電流の８０％し
か流れず、その動作信号波形を示すタイムチャートは、
図２に示すようなものとなる。

【００３４】マスタ側のラッチに係わる電流源トランジ
スタ８のコレクタ電流は、トランジスタ７のコレクタ電
流と同時に立ち上がり、及び立ち下がり、定常電流が８
０％小さい分、立ち上がりの傾きは僅か緩く、同様に、
立ち下がりの傾きも僅かに緩い。立ち上がりは傾きが緩
い分遅く、立ち下がりは定常電流が８０％小さい分遅く
なる。

【００３５】このため、本実施例においては、マスタ側
ラッチホールド回路のラッチ状態の時間は短くなり、ホ
ールド状態の時間は長くなる。同様に、スレーブ側ラッ
チホールド回路のラッチ状態の時間も短くなり、ホール
ド側の時間は長くなる。

【００３６】このようにして、マスタ側のラッチ状態と
スレーブ側のラッチ状態との間に時間ｔの間隔ができ、
マスタ側、スレーブ側双方が共にラッチ状態にはならず
データスルーを防止できる。

【００３７】従来技術として図４を参照して説明したフ
リップフロップ回路と同様の回路定数にて、トランジス
タ６、１６のサイズのみをトランジスタ７、１５、１
９、２０の８０％とした場合のトグル接続した回路の分
周周波数は、０．１４ＧＨｚ〜１．５０ＧＨｚとなり、
最高動作周波数をほぼ同様に保ちつつ、最低動作周波数
を１／３（＝０．１４／０．４１）にまで小さく（すな
わち動作周波数範囲を拡大）することが可能となる。

【００３８】［実施例２］図３に、本発明の第２の実施
例に係るフリップフロップ回路の構成を示す。本実施例
も前述した図１のフリップフロップ回路と同様にフリッ
プフロップ動作をするが、マスタ側のラッチに係わる電
流源が、マスタ側のホールドに係わる電流源トランジス
タ７と同じサイズのトランジスタ８と抵抗５８とで構成
され、スレーブ側のラッチに係わる電流源がスレーブ側
のホールドに係わる電流源トランジスタ１６と同じサイ
ズのトランジスタ１６と抵抗５９とで構成されている。

【００３９】トランジスタ８の順方向電圧Ｖｆは、抵抗
５８による電圧降下分ΔＶｒ分小さくなり、トランジス
タ８のオン時の電流（コレクタ電流）は、トランジスタ
７のオン時の電流（コレクタ電流）よりも小さくなる。

【００４０】同様に、スレーブ側のトランジスタ１６の
オン時の電流はトランジスタ１５のオン時の電流よりも
小さくなり、図２に示したタイムチャートと同様に動作
しデータスルーを防ぐことが可能となる。

【００４１】本実施例では、同一サイズのトランジスタ
で、トランジスタ７、８、１５、１６を構成しているた
め、第１の実施例のように８０％のサイズのトランジス
タを準備する必要が無く、同一のトランジスタが配置さ
れたマスタスライス方式の半導体集積回路装置への適用
が容易となる。また、図３には、マスタ側及びスレーブ
側のラッチに係わる電流源トランジスタのエミッタに抵
抗を接続した例を示したが、ラッチとホールドの双方の
電流源トランジスタのエミッタ抵抗を付加し、これらの
抵抗値が異なる（例えばラッチに係わる電流源トランジ
スタに接続される抵抗の抵抗値が大となる）ようにして
もよい。

【００４２】

【発明の効果】以上説明したように、本発明によれば、
好ましくは略１Ｖで動作するフリップフロップ回路のマ
スタ側とスレーブ側のラッチに係わる電流源の電流値を
マスタ側とスレーブ側のホールドに係わる電流源の電流
値よりも小（例えば８０％）としたことにより、データ
スルーを防止でき、フリップフロップ回路の動作周波数
範囲を拡大するという効果を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施例の回路構成を示す図であ
る。

【図２】本発明の第１の実施例の動作を説明するための
タイムチャートである。

【図３】本発明の第２の実施例の回路構成を示す図であ
る。

【図４】従来の縦型１段ＥＣＬ構成のマスタスレーブ型
フリップフロップ回路の回路構成を示す図である。

【図５】図４のフリップフロップ回路の動作を説明する
ためのタイムチャートである。

【図６】データスルー防止を図る従来の縦型２段ＥＣＬ
構成のマスタスレーブ型フリップフロップ回路の回路構
成を示す図である。

【符号の説明】

１、２負荷抵抗３〜６マスタ側差動対のトランジスタ７マスタ側ホールドに係わる電流源トランジスタ９マスタ側ラッチに係わる電流源トランジスタ１０負荷抵抗１１〜１４スレーブ側差動対のトランジスタ１５スレーブ側ホールドに係わる電流源トランジスタ１６スレーブ側ラッチに係わる電流源トランジスタ１７、１８負荷抵抗１９〜２０プルダウントランジスタ２１、２２差動対トランジスタ２３電流源２４〜２６エミッタフォロワトランジスタ２７〜３０、３２、３３マスタ側の差動対トランジス
タ３１エミッタフォロワトランジスタ３４、３５エミッタフォロワトランジスタ３６〜４１スレーブ側の差動対トランジスタ４２、４３エミッタフォロワトランジスタ４４〜４７負荷抵抗４８〜５３エミッタフォロワ抵抗５４〜５７定電流源

Claims

(57)【特許請求の範囲】

【請求項１】データラッチ及びホールド用の第１、及び
第２の差動対トランジスタと、該第１、及び第２の差動
対トランジスタに対してラッチ及びホールドに応じて電
流を供給する電流源を備えてなるマスタ側ラッチホール
ド回路と、前記マスタ側ラッチホールド回路の出力のラッチ及びホ
ールド用の第３、及び第４の差動対トランジスタと、該
第３、及び第４の差動対トランジスタに対してラッチ及
びホールドに応じて電流を供給する電流源を備えてなる
スレーブ側ラッチホールド回路と、を含むフリップフロップ回路において、前記マスタ側ラッチホールド回路の電流源が、データラ
ッチ時の電流値と、ホールド時の電流値とが、互いに異
なるように構成されたことを特徴とするフリップフロッ
プ回路。
【請求項２】前記スレーブ側ラッチホールド回路の電流
源が、ラッチ時の電流値と、ホールド時の電流値とが、
互いに異なるように構成されたことを特徴とする請求項
１記載のフリップフロップ回路。
【請求項３】前記マスタ側ラッチホールド回路が、デー
タラッチに係わる電流源の電流値が、ホールドに係わる
電流源の電流値よりも小となるように構成したことを特
徴とする請求項１記載のフリップフロップ回路。
【請求項４】前記スレーブ側ラッチホールド回路が、ラ
ッチに係わる電流源の電流値が、ホールドに係わる電流
源の電流値よりも小となるように構成したことを特徴と
する請求項１記載のフリップフロップ回路。
【請求項５】ラッチに係わる電流源のトランジスタのサ
イズが、ホールドに係わる電流源のトランジスタのサイ
ズよりも小とされたことを特徴とする請求項１〜４のい
ずれか一に記載のフリップフロップ回路。
【請求項６】第１、及び第２の差動対トランジスタと、
負荷素子と、前記第１及び第２の差動対トランジスタに
それぞれ電流を供給する第１、及び第２の電流源トラン
ジスタと、を備え、入力側が正相、逆相のデータを入力
するデータ入力端子に接続されたＥＣＬ縦積み１段構成
のマスタ側ラッチホールド回路と、第３、及び第４の差動対トランジスタと、負荷素子と、
前記第３、及び第４の差動対トランジスタにそれぞれ電
流を供給する第３、及び第４の電流源トランジスタとを
備え、入力側が前記マスタ側ラッチホールド回路の出力
側に接続され、且つ出力側をデータ出力端子に接続され
たＥＣＬ縦積み１段構成のスレーブ側ラッチホールド回
路と、ダイオード接続型トランジスタと、負荷素子とを備え、
前記ダイオード接続型トランジスタのコレクタより前記
マスタ側及びスレーブ側ラッチホールド回路の第１から
第４の電流源トランジスタのベースをそれぞれバイアス
する第１、及び第２のバイアス回路と、正相及び逆相のクロック信号をベースに入力し且つエミ
ッタを共通接続した第５の差動対トランジスタと、該第
５の差動対トランジスタのエミッタに接続される定電流
源と、を備え、該第５の差動対トランジスタのコレクタ
よりそれぞれ前記第１、第２のバイアス回路を交互にプ
ルダウンする制御回路と、を備え、前記クロック信号により前記マスタ側及びスレーブ側ラ
ッチホールド回路の前記第１、第２、及び第３、第４の
電流源トランジスタを選択的にオン／オフする、フリッ
プフロップ回路において、前記第１の電流源トランジスタの電流値と前記第２の電
流源トランジスタの電流値が異なるように構成されたこ
とを特徴とするフリップフロップ回路。
【請求項７】前記第３の電流源トランジスタの電流値と
前記第４の電流源トランジスタの電流値が異なることを
特徴とする請求項６記載のフリップフロップ回路。
【請求項８】前記第１の電流源トランジスタのサイズと
前記第２の電流源トランジスタのサイズが異なることを
特徴とする請求項６記載のフリップフロップ回路。
【請求項９】前記第１、第２の電流源トランジスタにエ
ミッタに抵抗が接続され、各々の抵抗値が異なることを
特徴とする請求項６記載のフリップフロップ回路。
【請求項１０】前記第３、第４の電流源トランジスタに
エミッタに抵抗が接続され、各々の抵抗値が異なること
を特徴とする請求項９記載のフリップフロップ回路。