JP2888182B2 - フリップフロップ回路 - Google Patents
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- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/289—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable of the master-slave type
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- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
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- Power Engineering (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はフリップフロップ回
路に関し、特に低電圧で動作可能なＥＣＬ構成のフリッ
プフロップ回路（以下、Ｆ／Ｆ回路と称す。）に関す
る。
路に関し、特に低電圧で動作可能なＥＣＬ構成のフリッ
プフロップ回路（以下、Ｆ／Ｆ回路と称す。）に関す
る。
【０００２】
【従来の技術】従来のＦ／Ｆ回路においては、定電流源
を含んだマスタ側およびスレーブ側ラッチホールド回路
などを備えて構成されている。
を含んだマスタ側およびスレーブ側ラッチホールド回路
などを備えて構成されている。
【０００３】図８はかかる従来の一例を示すＦ／Ｆ回路
図である。図８に示すように、従来のＦ／Ｆ回路は、正
相，逆相のデータを供給されるデータ入力端子７１，７
２に接続されるマスタ側ラッチホールド回路１と、この
マスタ側ラッチホールド回路１の出力に接続されるとと
もに、データ出力端子７５，７６に正相，逆相のデータ
を出力するスレーブ側ラッチホールド回路２と、クロッ
ク入力端子７３，７４から供給される正相，逆相のクロ
ックにより駆動されるトランジスタ（以下、Ｔｒと称
す）３１，３２と、これらのＴｒ３１，３２へ定電流を
供給する定電流源５４，５５とを備えている。しかも、
このマスタ側ラッチホールド回路１は、いわゆるギルバ
ートセルを形成するＴｒ１１，１４とＴｒ１２，１３お
よびＴｒ２７，２８と、負荷抵抗４１，４２と、定電流
源５１とにより構成され、またスレーブ側ラッチホール
ド回路２も同様に、Ｔｒ１５〜１８，２９，３０よりな
るギルバートセルと、負荷抵抗４３，４４と、定電流源
５３とにより構成される。
図である。図８に示すように、従来のＦ／Ｆ回路は、正
相，逆相のデータを供給されるデータ入力端子７１，７
２に接続されるマスタ側ラッチホールド回路１と、この
マスタ側ラッチホールド回路１の出力に接続されるとと
もに、データ出力端子７５，７６に正相，逆相のデータ
を出力するスレーブ側ラッチホールド回路２と、クロッ
ク入力端子７３，７４から供給される正相，逆相のクロ
ックにより駆動されるトランジスタ（以下、Ｔｒと称
す）３１，３２と、これらのＴｒ３１，３２へ定電流を
供給する定電流源５４，５５とを備えている。しかも、
このマスタ側ラッチホールド回路１は、いわゆるギルバ
ートセルを形成するＴｒ１１，１４とＴｒ１２，１３お
よびＴｒ２７，２８と、負荷抵抗４１，４２と、定電流
源５１とにより構成され、またスレーブ側ラッチホール
ド回路２も同様に、Ｔｒ１５〜１８，２９，３０よりな
るギルバートセルと、負荷抵抗４３，４４と、定電流源
５３とにより構成される。
【０００４】このようなマスタ側ラッチホールド回路１
およびスレーブ側ラッチホールド回路２を有するＦ／Ｆ
回路において、差動対をなすＴｒ１１，１４のベースに
それぞれデータ入力端子７１，７２より正相，逆相のデ
ータが入力される。また、Ｔｒ１５，１８のベースは、
それぞれ共通に接続されたＴｒ１３，１４のコレクタお
よび共通に接続されたＴｒ１１，１２のコレクタに接続
され、マスタ側ラッチホールド回路１の正相，逆相の出
力が印加される。さらに、Ｔｒ２７，３０のベース、お
よびＴｒ２８，２９のベースには、それぞれクロック入
力端子７４，７３から入力された逆相，正相のクロック
がＴｒ３２，３１と定電流源５５，５４よりなるエミッ
タホロワを介して印加される。したがって、これらマス
タ側ラッチホールド回路１およびスレーブ側ラッチホー
ルド回路２は、互いに逆の動作を繰返えしながらデータ
出力端子７５，７６に正相，逆相のデータを出力する。
およびスレーブ側ラッチホールド回路２を有するＦ／Ｆ
回路において、差動対をなすＴｒ１１，１４のベースに
それぞれデータ入力端子７１，７２より正相，逆相のデ
ータが入力される。また、Ｔｒ１５，１８のベースは、
それぞれ共通に接続されたＴｒ１３，１４のコレクタお
よび共通に接続されたＴｒ１１，１２のコレクタに接続
され、マスタ側ラッチホールド回路１の正相，逆相の出
力が印加される。さらに、Ｔｒ２７，３０のベース、お
よびＴｒ２８，２９のベースには、それぞれクロック入
力端子７４，７３から入力された逆相，正相のクロック
がＴｒ３２，３１と定電流源５５，５４よりなるエミッ
タホロワを介して印加される。したがって、これらマス
タ側ラッチホールド回路１およびスレーブ側ラッチホー
ルド回路２は、互いに逆の動作を繰返えしながらデータ
出力端子７５，７６に正相，逆相のデータを出力する。
【０００５】かかるＦ／Ｆ回路の動作をより具体的に説
明すると、まずクロック入力端子７３に印加される正相
クロックがハイ（Ｈ）、クロック入力端子７４に印加さ
れる逆相クロックがロウ（Ｌ）のとき、Ｔｒ２７，３０
がオン、Ｔｒ２８，２９がオフとなる。そのため、マス
タ側ラッチホールド回路１はホールド状態、スレーブ側
ラッチホールド回路２はラッチ状態になる。
明すると、まずクロック入力端子７３に印加される正相
クロックがハイ（Ｈ）、クロック入力端子７４に印加さ
れる逆相クロックがロウ（Ｌ）のとき、Ｔｒ２７，３０
がオン、Ｔｒ２８，２９がオフとなる。そのため、マス
タ側ラッチホールド回路１はホールド状態、スレーブ側
ラッチホールド回路２はラッチ状態になる。
【０００６】ついで、逆にクロック入力端子７３がロウ
（Ｌ）、クロック入力端子７４がハイ（Ｈ）のときは、
Ｔｒ２７，３０がオフ、Ｔｒ２８，２９がオンとなる。
この場合、マスタ側ラッチホールド回路１はラッチ状
態、スレーブ側ラッチホールド回路２はホールド状態に
なる。
（Ｌ）、クロック入力端子７４がハイ（Ｈ）のときは、
Ｔｒ２７，３０がオフ、Ｔｒ２８，２９がオンとなる。
この場合、マスタ側ラッチホールド回路１はラッチ状
態、スレーブ側ラッチホールド回路２はホールド状態に
なる。
【０００７】このように、上述したＦ／Ｆ回路は、マス
タ側ラッチホールド回路１およびスレーブ側ラッチホー
ルド回路２が互いに逆の動作を繰返えすことにより、フ
リップフロップ動作を行う。なお、エミッタホロワを形
成するＴｒ３１，３２は、データ信号を処理するＴｒ１
１〜１４および１５〜１８に対し、Ｔｒ２７〜３０に供
給するクロック信号をトランジスタ１段分のベース・エ
ミッタ間電圧（Ｖｂｅ）だけ低く設定するためのもので
ある。
タ側ラッチホールド回路１およびスレーブ側ラッチホー
ルド回路２が互いに逆の動作を繰返えすことにより、フ
リップフロップ動作を行う。なお、エミッタホロワを形
成するＴｒ３１，３２は、データ信号を処理するＴｒ１
１〜１４および１５〜１８に対し、Ｔｒ２７〜３０に供
給するクロック信号をトランジスタ１段分のベース・エ
ミッタ間電圧（Ｖｂｅ）だけ低く設定するためのもので
ある。
【０００８】上述した図８のＦ／Ｆ回路は、具体的に
は、電源電圧が２．４５Ｖ（＝２Ｖｂｅ＋Ｖｓａｔ＋Ｖ
ｒｃｓ）で動作する。ここで、Ｖｂｅはバイポーラトラ
ンジスタのＯＮ電圧＝０．９Ｖ、Ｖｓａｔは電流源トラ
ンジスタの飽和電圧＝０．４Ｖ、Ｖｒｃｓは電流源のエ
ミッタ抵抗にかかる電圧＝０．２５Ｖである。
は、電源電圧が２．４５Ｖ（＝２Ｖｂｅ＋Ｖｓａｔ＋Ｖ
ｒｃｓ）で動作する。ここで、Ｖｂｅはバイポーラトラ
ンジスタのＯＮ電圧＝０．９Ｖ、Ｖｓａｔは電流源トラ
ンジスタの飽和電圧＝０．４Ｖ、Ｖｒｃｓは電流源のエ
ミッタ抵抗にかかる電圧＝０．２５Ｖである。
【０００９】また、電源電圧が１．８Ｖ程度で動作する
Ｆ／Ｆ回路としては、例えば特開平７−３０４０５号公
報に記載された回路がある。以下、図９により説明す
る。
Ｆ／Ｆ回路としては、例えば特開平７−３０４０５号公
報に記載された回路がある。以下、図９により説明す
る。
【００１０】図９は従来のかかる他の例を示すＦ／Ｆ回
路図である。図９に示すように、このＦ／Ｆ回路は、電
源電圧が１．８Ｖ程度でも動作するようにするため、Ｔ
ｒ１１〜１４と負荷抵抗４１，４２と定電流源を形成す
るＴｒ２１，２２とよりなるマスタ側ラッチホールド回
路１と、同様にＴｒ１５〜１８と負荷抵抗４３，４４と
定電流源を形成するＴｒ２３，２４とよりなるスレーブ
側ラッチホールド回路２と、クロック入力用スイッチト
ランジスタとしてのＴｒ３１，３２と、レベルシフト抵
抗４９，５０と、ダイオード接続したＴｒ２５，２６と
から構成されている。
路図である。図９に示すように、このＦ／Ｆ回路は、電
源電圧が１．８Ｖ程度でも動作するようにするため、Ｔ
ｒ１１〜１４と負荷抵抗４１，４２と定電流源を形成す
るＴｒ２１，２２とよりなるマスタ側ラッチホールド回
路１と、同様にＴｒ１５〜１８と負荷抵抗４３，４４と
定電流源を形成するＴｒ２３，２４とよりなるスレーブ
側ラッチホールド回路２と、クロック入力用スイッチト
ランジスタとしてのＴｒ３１，３２と、レベルシフト抵
抗４９，５０と、ダイオード接続したＴｒ２５，２６と
から構成されている。
【００１１】このＦ／Ｆ回路における動作は、まずクロ
ック入力端子７３，７４から入力される正相，逆相のク
ロックは、Ｔｒ３１，３２を介し、抵抗４９，５０によ
ってレベルシフトされ、Ｔｒ２５，２６のベース電位を
決定する。
ック入力端子７３，７４から入力される正相，逆相のク
ロックは、Ｔｒ３１，３２を介し、抵抗４９，５０によ
ってレベルシフトされ、Ｔｒ２５，２６のベース電位を
決定する。
【００１２】ここで、クロック入力端子７３がハイ、ク
ロック入力端子７４がロウのとき、Ｔｒ２５がオン、Ｔ
ｒ２６がオフとなるように、抵抗４９，５０の値を設定
すると、各Ｔｒ２５，２６によりカレントミラーを形成
するＴｒ２２，２３はオン、Ｔｒ２１，２４はオフとな
るので、マスタ側ラッチホールド回路１はホールド状
態、スレーブ側ラッチホールド回路２はラッチ状態にな
る。
ロック入力端子７４がロウのとき、Ｔｒ２５がオン、Ｔ
ｒ２６がオフとなるように、抵抗４９，５０の値を設定
すると、各Ｔｒ２５，２６によりカレントミラーを形成
するＴｒ２２，２３はオン、Ｔｒ２１，２４はオフとな
るので、マスタ側ラッチホールド回路１はホールド状
態、スレーブ側ラッチホールド回路２はラッチ状態にな
る。
【００１３】一方、クロック入力端子７３がロウ、クロ
ック入力端子７４がハイのときは、マスタ側ラッチホー
ルド回路１はラッチ状態、スレーブ側ラッチホールド回
路２はホールド状態になる。
ック入力端子７４がハイのときは、マスタ側ラッチホー
ルド回路１はラッチ状態、スレーブ側ラッチホールド回
路２はホールド状態になる。
【００１４】このように、上述したＦ／Ｆ回路もマスタ
側ラッチホールド回路１とスレーブ側ラッチホールド回
路２が交互動作を行うことにより、フリップフロップ動
作を行う。また、かかるＦ／Ｆ回路は、クロック入力回
路を構成するＴｒ３１，３２とＴｒ２５，２６とにより
縦積み２段構成となっているため、２Ｖｂｅ、すなわち
１．８Ｖ程度までしか低電圧動作をしない。要するに、
このようなＦ／Ｆ回路では、クロック入力端子７３，７
４にエミッタホロワを有し、その出力を抵抗４９，５０
を介してコレクタ・ベースを短絡したＴｒ２５，２６に
供給し且つこれらのトランジスタを縦積みの２段構成と
しているため、電源電圧７７を１．８Ｖよりも低い低電
圧で動作させることは困難になる。
側ラッチホールド回路１とスレーブ側ラッチホールド回
路２が交互動作を行うことにより、フリップフロップ動
作を行う。また、かかるＦ／Ｆ回路は、クロック入力回
路を構成するＴｒ３１，３２とＴｒ２５，２６とにより
縦積み２段構成となっているため、２Ｖｂｅ、すなわち
１．８Ｖ程度までしか低電圧動作をしない。要するに、
このようなＦ／Ｆ回路では、クロック入力端子７３，７
４にエミッタホロワを有し、その出力を抵抗４９，５０
を介してコレクタ・ベースを短絡したＴｒ２５，２６に
供給し且つこれらのトランジスタを縦積みの２段構成と
しているため、電源電圧７７を１．８Ｖよりも低い低電
圧で動作させることは困難になる。
【００１５】さらに、最近の電池駆動による携帯用通信
機器においては、集積化、すなわち小型軽量化の観点よ
り、そこに用いられるＦ／Ｆ回路は低電圧動作を行うこ
とが要求されている。こうした背景の中、例えば、特開
平２−２１７１７号公報あるいは米国特許４９７７３５
５号明細書等に記載されているように、１Ｖ程度で動作
するＦ／Ｆ回路が要求されるようになってきた。
機器においては、集積化、すなわち小型軽量化の観点よ
り、そこに用いられるＦ／Ｆ回路は低電圧動作を行うこ
とが要求されている。こうした背景の中、例えば、特開
平２−２１７１７号公報あるいは米国特許４９７７３５
５号明細書等に記載されているように、１Ｖ程度で動作
するＦ／Ｆ回路が要求されるようになってきた。
【００１６】図１０はかかる従来のまた別の例を示すＦ
／Ｆ回路図である。図１０に示すように、この低電圧動
作のＦ／Ｆ回路は、Ｔｒ１１〜１４と負荷抵抗４１，４
２と定電流源５６，５７とよりなるマスタ側ラッチホー
ルド回路１ａと．同様にＴｒ１５〜１８と負荷抵抗４
３，４４と定電流源５８，５９とよりなるスレーブ側ラ
ッチホールド回路２ａと、これらラッチホールド回路１
ａ，２ａの定電流源５６〜５９の電流の流入パスとなる
大型のＴｒ３３〜３６と、クロック入力端子７４，７３
にそれぞれベースを接続したＴｒ１９，２０と負荷抵抗
４５，４６と定電流源５１とよりなる差動増幅回路８と
で構成される。ここで、Ｔｒ３３〜３６は、他のＴｒ１
１〜１４，Ｔｒ１５〜１８，Ｔｒ１９，２０の４倍の大
きさになっている。
／Ｆ回路図である。図１０に示すように、この低電圧動
作のＦ／Ｆ回路は、Ｔｒ１１〜１４と負荷抵抗４１，４
２と定電流源５６，５７とよりなるマスタ側ラッチホー
ルド回路１ａと．同様にＴｒ１５〜１８と負荷抵抗４
３，４４と定電流源５８，５９とよりなるスレーブ側ラ
ッチホールド回路２ａと、これらラッチホールド回路１
ａ，２ａの定電流源５６〜５９の電流の流入パスとなる
大型のＴｒ３３〜３６と、クロック入力端子７４，７３
にそれぞれベースを接続したＴｒ１９，２０と負荷抵抗
４５，４６と定電流源５１とよりなる差動増幅回路８と
で構成される。ここで、Ｔｒ３３〜３６は、他のＴｒ１
１〜１４，Ｔｒ１５〜１８，Ｔｒ１９，２０の４倍の大
きさになっている。
【００１７】このＦ／Ｆ回路において、クロック入力端
子７３，７４から入力される正相，逆相のクロックは差
動増幅回路８で増幅され、大型Ｔｒ３３〜３６のベース
に印加される。まず、クロック入力端子７３がハイ、ク
ロック入力端子７４がロウのとき、Ｔｒ３３，３４がオ
ン、Ｔｒ３５，３６がオフとなる。このうち、Ｔｒ３３
は定電流源５７の電流を吸引するため、Ｔｒ１１，１４
がオフとなる。一方、このときのＴｒ３６はオフとなっ
ているので、Ｔｒ１２，１３はオンとなる。したがっ
て、マスタ側ラッチホールド回路１ａはホールド状態に
なる。また、Ｔｒ３４は定電流源５８の電流を吸引する
ため、Ｔｒ１６，１７がオフとなり、同様にＴｒ３５は
オフとなっているので、Ｔｒ１５，１８はオンとなる。
したがって、スレーブ側ラッチホールド回路２ａはラッ
チ状態になる。
子７３，７４から入力される正相，逆相のクロックは差
動増幅回路８で増幅され、大型Ｔｒ３３〜３６のベース
に印加される。まず、クロック入力端子７３がハイ、ク
ロック入力端子７４がロウのとき、Ｔｒ３３，３４がオ
ン、Ｔｒ３５，３６がオフとなる。このうち、Ｔｒ３３
は定電流源５７の電流を吸引するため、Ｔｒ１１，１４
がオフとなる。一方、このときのＴｒ３６はオフとなっ
ているので、Ｔｒ１２，１３はオンとなる。したがっ
て、マスタ側ラッチホールド回路１ａはホールド状態に
なる。また、Ｔｒ３４は定電流源５８の電流を吸引する
ため、Ｔｒ１６，１７がオフとなり、同様にＴｒ３５は
オフとなっているので、Ｔｒ１５，１８はオンとなる。
したがって、スレーブ側ラッチホールド回路２ａはラッ
チ状態になる。
【００１８】逆に、クロック入力端子７３がロウ、クロ
ック入力端子７４がハイのときは、マスタ側ラッチホー
ルド回路１ａがラッチ状態、スレーブ側ラッチホールド
回路２ａがホールド状態になる。
ック入力端子７４がハイのときは、マスタ側ラッチホー
ルド回路１ａがラッチ状態、スレーブ側ラッチホールド
回路２ａがホールド状態になる。
【００１９】このように、かかるＦ／Ｆ回路もマスタ側
ラッチホールド回路１ａとスレーブ側ラッチホールド回
路２ａが交互に動作を繰返えすので、フリップフロップ
動作を行うことができる。なお、Ｔｒ３３〜３６のサイ
ズを他のトランジスタの４倍の大きさにしているのは、
データ信号に比らべてクロック信号に強制力を持たせる
ためである。
ラッチホールド回路１ａとスレーブ側ラッチホールド回
路２ａが交互に動作を繰返えすので、フリップフロップ
動作を行うことができる。なお、Ｔｒ３３〜３６のサイ
ズを他のトランジスタの４倍の大きさにしているのは、
データ信号に比らべてクロック信号に強制力を持たせる
ためである。
【００２０】要するに、図１０におけるＦ／Ｆ回路は、
Ｔｒ１１〜１８とＴｒ３３，３４とＴｒ１９，２０すべ
てが縦積み１段構成であるため、電源電圧１Ｖ以下で動
作させることは可能であるが、クロック信号に強制力を
持たせているために、トランジスタサイズを変え、見か
け上データ信号のハイレベルよりもクロック信号のハイ
レベルを６０ｍＶ程度高く設定する必要がある。このよ
うな事態は、各種の問題を含んでおり、実用的ではな
い。
Ｔｒ１１〜１８とＴｒ３３，３４とＴｒ１９，２０すべ
てが縦積み１段構成であるため、電源電圧１Ｖ以下で動
作させることは可能であるが、クロック信号に強制力を
持たせているために、トランジスタサイズを変え、見か
け上データ信号のハイレベルよりもクロック信号のハイ
レベルを６０ｍＶ程度高く設定する必要がある。このよ
うな事態は、各種の問題を含んでおり、実用的ではな
い。
【００２１】
【発明が解決しようとする課題】上述した従来のＦ／Ｆ
回路、特に図８におけるＦ／Ｆ回路は、エミッタに接続
される抵抗を備えたトランジスタからなる電流源を用
い、さらに縦積２段であるため、電源電圧を２．４５Ｖ
以下にはできないという欠点がある。
回路、特に図８におけるＦ／Ｆ回路は、エミッタに接続
される抵抗を備えたトランジスタからなる電流源を用
い、さらに縦積２段であるため、電源電圧を２．４５Ｖ
以下にはできないという欠点がある。
【００２２】また、図９におけるＦ／Ｆ回路は、データ
入力端子７１，７２に接続したマスタ側ラッチホールド
回路１と、このマスタ側ラッチホールド回路１の出力側
に接続したスレーブ側ラッチホールド回路２とを有する
他に、クロック入力端子７３，７４にＴｒ３１，３２よ
りなるエミッタホロワを有し、そのクロック出力を抵抗
４９，５０を介してコレクタ・ベースを短絡したＴｒ２
５，２６およびマスタ側，スレーブ側ラッチホールド回
路１，２のＴｒ２１〜２４に供給しており、しかもこれ
らのＴｒ２５，３１および２６，３２を縦積み２段構成
としているので、１．８Ｖ以下の低電圧で動作させるこ
とはできないという欠点がある。
入力端子７１，７２に接続したマスタ側ラッチホールド
回路１と、このマスタ側ラッチホールド回路１の出力側
に接続したスレーブ側ラッチホールド回路２とを有する
他に、クロック入力端子７３，７４にＴｒ３１，３２よ
りなるエミッタホロワを有し、そのクロック出力を抵抗
４９，５０を介してコレクタ・ベースを短絡したＴｒ２
５，２６およびマスタ側，スレーブ側ラッチホールド回
路１，２のＴｒ２１〜２４に供給しており、しかもこれ
らのＴｒ２５，３１および２６，３２を縦積み２段構成
としているので、１．８Ｖ以下の低電圧で動作させるこ
とはできないという欠点がある。
【００２３】さらに、図１０におけるＦ／Ｆ回路は、１
Ｖ程度の低電圧動作をさせることはできるが、クロック
信号に強制力を持たせているため、Ｔｒ３３〜３６のエ
ミッタ面積を通常のＴｒの１０倍にしているので、マス
タ側ラッチホールド回路１ａ又はスレーブ側ラッチホー
ルド回路２ａとＴｒ３３〜３６とで構成される差動回路
においては、クロック信号のしきい値電圧よりもデータ
信号のしきい値電圧の方が６０ｍＶ（＝２６ｍＶ×ｌｎ
１０）高くなっており、クロック信号の「ロウ」を認識
しずらく、低電圧での安定動作に問題がある。また、ま
た、図１０のＦ／Ｆ回路は、導通状態の定電流源を５個
必要としており、低電流化できないという欠点がある
上、Ｔｒ３３〜３６のサイズを大きくしなければなら
ず、高集積化できないという欠点がある。
Ｖ程度の低電圧動作をさせることはできるが、クロック
信号に強制力を持たせているため、Ｔｒ３３〜３６のエ
ミッタ面積を通常のＴｒの１０倍にしているので、マス
タ側ラッチホールド回路１ａ又はスレーブ側ラッチホー
ルド回路２ａとＴｒ３３〜３６とで構成される差動回路
においては、クロック信号のしきい値電圧よりもデータ
信号のしきい値電圧の方が６０ｍＶ（＝２６ｍＶ×ｌｎ
１０）高くなっており、クロック信号の「ロウ」を認識
しずらく、低電圧での安定動作に問題がある。また、ま
た、図１０のＦ／Ｆ回路は、導通状態の定電流源を５個
必要としており、低電流化できないという欠点がある
上、Ｔｒ３３〜３６のサイズを大きくしなければなら
ず、高集積化できないという欠点がある。
【００２４】本発明の目的は、かかる電源電圧が１Ｖ以
下の低電圧になったときでも安定動作させるとともに、
低電流駆動を実現し、さらに高集積化にも適したＦ／Ｆ
回路を提供することにある。
下の低電圧になったときでも安定動作させるとともに、
低電流駆動を実現し、さらに高集積化にも適したＦ／Ｆ
回路を提供することにある。
【００２５】
【課題を解決するための手段】本発明のＦ／Ｆ回路は、
２組の差動対トランジスタと負荷抵抗および前記２組の
差動対トランジスタにそれぞれ電流を供給する電流源ト
ランジスタを備え、入力側が正相，逆相のデータを入力
するデータ入力端子に接続されたＥＣＬ縦積み１段構成
のマスタ側ラッチホールド回路と、２組の差動対トラン
ジスタと負荷抵抗および前記２組の差動対トランジスタ
にそれぞれ電流を供給する電流源トランジスタを備え、
入力側が前記マスタ側ラッチホールド回路の出力側に接
続され且つ出力側をデータ出力端子に接続されたＥＣＬ
縦積み１段構成のスレーブ側ラッチホールド回路と、コ
レクタ・ベース間を短絡するトランジスタおよび負荷抵
抗をそれぞれ備え、これらのトランジスタのコレクタよ
り前記マスタ側およびスレーブ側ラッチホールド回路の
前記電流源トランジスタのベースをそれぞれバイアスす
る第１，第２のバイアス回路と、正相および逆相のクロ
ック信号をベースに入力し且つエミッタを共通接続した
差動対トランジスタとこの差動対トランジスタのエミッ
タに接続される定電流源を備え、この差動対トランジス
タのコレクタよりそれぞれ前記第１，第２のバイアス回
路を交互にプルダウンする制御回路とを有し、前記クロ
ック信号により前記マスタ側およびスレーブ側ラッチホ
ールド回路の前記電流源トランジスタを選択的にオン／
オフするように構成される。
２組の差動対トランジスタと負荷抵抗および前記２組の
差動対トランジスタにそれぞれ電流を供給する電流源ト
ランジスタを備え、入力側が正相，逆相のデータを入力
するデータ入力端子に接続されたＥＣＬ縦積み１段構成
のマスタ側ラッチホールド回路と、２組の差動対トラン
ジスタと負荷抵抗および前記２組の差動対トランジスタ
にそれぞれ電流を供給する電流源トランジスタを備え、
入力側が前記マスタ側ラッチホールド回路の出力側に接
続され且つ出力側をデータ出力端子に接続されたＥＣＬ
縦積み１段構成のスレーブ側ラッチホールド回路と、コ
レクタ・ベース間を短絡するトランジスタおよび負荷抵
抗をそれぞれ備え、これらのトランジスタのコレクタよ
り前記マスタ側およびスレーブ側ラッチホールド回路の
前記電流源トランジスタのベースをそれぞれバイアスす
る第１，第２のバイアス回路と、正相および逆相のクロ
ック信号をベースに入力し且つエミッタを共通接続した
差動対トランジスタとこの差動対トランジスタのエミッ
タに接続される定電流源を備え、この差動対トランジス
タのコレクタよりそれぞれ前記第１，第２のバイアス回
路を交互にプルダウンする制御回路とを有し、前記クロ
ック信号により前記マスタ側およびスレーブ側ラッチホ
ールド回路の前記電流源トランジスタを選択的にオン／
オフするように構成される。
【００２６】また、本発明のＦ／Ｆ回路における第１お
よび第２のバイアス回路は、電源に一端を接続した第１
および第２の抵抗の他端と前記第１および第２のトラン
ジスタのコレクタ間とにそれぞれ第３および第４の抵抗
を接続して構成される。
よび第２のバイアス回路は、電源に一端を接続した第１
および第２の抵抗の他端と前記第１および第２のトラン
ジスタのコレクタ間とにそれぞれ第３および第４の抵抗
を接続して構成される。
【００２７】また、本発明のＦ／Ｆ回路における第１お
よび第２のバイアス回路は、第１および第２の抵抗を分
割し、その分割点に前記制御回路の前記クロック出力を
それぞれ供給するように構成される。
よび第２のバイアス回路は、第１および第２の抵抗を分
割し、その分割点に前記制御回路の前記クロック出力を
それぞれ供給するように構成される。
【００２８】また、本発明のＦ／Ｆ回路における第１お
よび第２のバイアス回路は、前記第１および第２の抵抗
を分割し、その分割点に前記制御回路の前記クロック出
力をそれぞれ供給するとともに、前記第１および第２の
トランジスタのコレクタ・ベース間にそれぞれ第３およ
び第４の抵抗を接続して構成される。
よび第２のバイアス回路は、前記第１および第２の抵抗
を分割し、その分割点に前記制御回路の前記クロック出
力をそれぞれ供給するとともに、前記第１および第２の
トランジスタのコレクタ・ベース間にそれぞれ第３およ
び第４の抵抗を接続して構成される。
【００２９】さらに、本発明のＦ／Ｆ回路における第１
および第２のバイアス回路は、前記電源に一端を接続し
た前記第１および第２の抵抗の他端と前記第１および第
２のトランジスタのコレクタ間とにそれぞれ第３および
第４の抵抗を接続するとともに、前記制御回路の前記ク
ロック出力を前記第１および第２のトランジスタのコレ
クタにそれぞれ直接供給するように構成してもよい。
および第２のバイアス回路は、前記電源に一端を接続し
た前記第１および第２の抵抗の他端と前記第１および第
２のトランジスタのコレクタ間とにそれぞれ第３および
第４の抵抗を接続するとともに、前記制御回路の前記ク
ロック出力を前記第１および第２のトランジスタのコレ
クタにそれぞれ直接供給するように構成してもよい。
【００３０】
【実施の形態】次に、本発明の実施の形態ついて図面を
参照して説明する。
参照して説明する。
【００３１】図１は本発明の一実施の形態を示すＦ／Ｆ
回路図である。図１に示すように、本実施の形態におけ
るＦ／Ｆ回路は、データ入力端子７１，７２に入力側を
接続したＥＣＬ縦積み１段構成のマスタ側ラッチホール
ド回路１と、このラッチホールド回路１の動作と逆の動
作をさせるためにマスタ側ラッチホールド回路１の出力
側に入力側を接続するとともに、出力側をデータ出力端
子７５，７６に接続したＥＣＬ縦積み１段構成のスレー
ブ側ラッチホールド回路２と、これらマスタ側およびス
レーブ側ラッチホールド回路１，２を動作させるための
バイアス電圧を供給する第１および第２のバイアス回路
３および４と、クロック入力端子７３，７４から正相，
逆相のクロンック信号を供給し差動増幅して第１，第２
のバイアス回路３，４の動作電圧を制御する制御回路５
とを有している。
回路図である。図１に示すように、本実施の形態におけ
るＦ／Ｆ回路は、データ入力端子７１，７２に入力側を
接続したＥＣＬ縦積み１段構成のマスタ側ラッチホール
ド回路１と、このラッチホールド回路１の動作と逆の動
作をさせるためにマスタ側ラッチホールド回路１の出力
側に入力側を接続するとともに、出力側をデータ出力端
子７５，７６に接続したＥＣＬ縦積み１段構成のスレー
ブ側ラッチホールド回路２と、これらマスタ側およびス
レーブ側ラッチホールド回路１，２を動作させるための
バイアス電圧を供給する第１および第２のバイアス回路
３および４と、クロック入力端子７３，７４から正相，
逆相のクロンック信号を供給し差動増幅して第１，第２
のバイアス回路３，４の動作電圧を制御する制御回路５
とを有している。
【００３２】このうち、マスタ側およびスレーブ側ラッ
チホールド回路１，２は、前述した図９の従来例におけ
る回路と同一である。すなわち、マスタ側ラッチホール
ド回路１は、それぞれのベースが正相および逆相のデー
タ入力端子７１，７２に接続され且つエミッタを共通接
続した差動対をなすＴｒ１１，１４と、これらＴｒ１１
およびＴｒ１４のコレクタと電源線７７との間に接続さ
れた負荷抵抗４１，４２と、それぞれコレクタをＴｒ１
１，Ｔｒ１４のコレクタに接続し且つエミッタを共通接
続するとともに、それぞれのベースをＴｒ１４，Ｔｒ１
１のコレクタに接続した差動対をなすＴｒ１２，１３
と、それぞれのコレクタをＴｒ１２，１３のエミッタお
よびＴｒ１１，１４のエミッタに接続し且つそれぞれの
エミッタを共にＧＮＤに接続した電流源としてのＴｒ２
１，２２とで構成される。同様に、スレーブ側ラッチホ
ールド回路２は、マスタ側ラッチホールド回路１の出力
側、すなわちＴｒ１１，１４のコレクタにそれぞれのベ
ースを接続した差動対をなすＴｒ１５，１８と、負荷抵
抗４３，４４と、相互にベースおよびコレクタを接続し
エミッタを共通接続するとともに、各コレクタをＴｒ１
５，１８のコレクタに接続した差動対をなすＴｒ１６，
１７と、これらＴｒ１６，１７のエミッタおよびＴｒ１
５，１８のエミッタをそれぞれコレクタに接続し且つエ
ミッタをＧＮＤに接続してなる電流源としてのＴｒ２
３，２４とで構成し、その出力側、すなわちＴｒ１８，
１５のコレクタをそれぞれ正相，逆相のデータ出力端子
７５，７６に接続している。
チホールド回路１，２は、前述した図９の従来例におけ
る回路と同一である。すなわち、マスタ側ラッチホール
ド回路１は、それぞれのベースが正相および逆相のデー
タ入力端子７１，７２に接続され且つエミッタを共通接
続した差動対をなすＴｒ１１，１４と、これらＴｒ１１
およびＴｒ１４のコレクタと電源線７７との間に接続さ
れた負荷抵抗４１，４２と、それぞれコレクタをＴｒ１
１，Ｔｒ１４のコレクタに接続し且つエミッタを共通接
続するとともに、それぞれのベースをＴｒ１４，Ｔｒ１
１のコレクタに接続した差動対をなすＴｒ１２，１３
と、それぞれのコレクタをＴｒ１２，１３のエミッタお
よびＴｒ１１，１４のエミッタに接続し且つそれぞれの
エミッタを共にＧＮＤに接続した電流源としてのＴｒ２
１，２２とで構成される。同様に、スレーブ側ラッチホ
ールド回路２は、マスタ側ラッチホールド回路１の出力
側、すなわちＴｒ１１，１４のコレクタにそれぞれのベ
ースを接続した差動対をなすＴｒ１５，１８と、負荷抵
抗４３，４４と、相互にベースおよびコレクタを接続し
エミッタを共通接続するとともに、各コレクタをＴｒ１
５，１８のコレクタに接続した差動対をなすＴｒ１６，
１７と、これらＴｒ１６，１７のエミッタおよびＴｒ１
５，１８のエミッタをそれぞれコレクタに接続し且つエ
ミッタをＧＮＤに接続してなる電流源としてのＴｒ２
３，２４とで構成し、その出力側、すなわちＴｒ１８，
１５のコレクタをそれぞれ正相，逆相のデータ出力端子
７５，７６に接続している。
【００３３】本実施の形態における特徴は、上述したマ
スタ側ラッチホールド回路１およびスレーブ側ラッチホ
ールド回路２を交互に動作させるにあたり、Ｔｒ２１〜
２４を駆動する電圧をコントロールすることにある。そ
のために、エミッタを共通接続し正相，逆相のクロック
をクロック入力端子７３，７４よりベースに供給される
Ｔｒ２０，１９とこれらのエミッタおよびＧＮＤ間に接
続される定電流源５１とからなる制御回路５と、電源線
７７およびＧＮＤ間に直列接続した抵抗４５およびコレ
クタ・ベースを短絡してダイオード構成としたＴｒ２５
からなり、節点７８に制御回路５のＴｒ１９側の逆相出
力を供給されてＴｒ２５がオン・オフすることにより、
マスタ側およびスレーブ側ラッチホールド回路１，２の
Ｔｒ２２，２３の動作電圧をバイアスする第１のバイア
ス回路３と、同様に電源線７７およびＧＮＤ間に直列接
続した抵抗４６およびコレクタ・ベースを短絡してダイ
オード構成としたＴｒ２６からなり、節点７９に制御回
路５のＴｒ２０側の正相出力を供給されてＴｒ２６がオ
ン・オフすることにより、マスタ側およびスレーブ側ラ
ッチホールド回路１，２のＴｒ２１，２４の動作電圧を
バイアスする第２のバイアス回路４とを備えている。特
に、制御回路５は、節点７８，７９のいずれか一方の電
位をプルダウンする機能を備えている。
スタ側ラッチホールド回路１およびスレーブ側ラッチホ
ールド回路２を交互に動作させるにあたり、Ｔｒ２１〜
２４を駆動する電圧をコントロールすることにある。そ
のために、エミッタを共通接続し正相，逆相のクロック
をクロック入力端子７３，７４よりベースに供給される
Ｔｒ２０，１９とこれらのエミッタおよびＧＮＤ間に接
続される定電流源５１とからなる制御回路５と、電源線
７７およびＧＮＤ間に直列接続した抵抗４５およびコレ
クタ・ベースを短絡してダイオード構成としたＴｒ２５
からなり、節点７８に制御回路５のＴｒ１９側の逆相出
力を供給されてＴｒ２５がオン・オフすることにより、
マスタ側およびスレーブ側ラッチホールド回路１，２の
Ｔｒ２２，２３の動作電圧をバイアスする第１のバイア
ス回路３と、同様に電源線７７およびＧＮＤ間に直列接
続した抵抗４６およびコレクタ・ベースを短絡してダイ
オード構成としたＴｒ２６からなり、節点７９に制御回
路５のＴｒ２０側の正相出力を供給されてＴｒ２６がオ
ン・オフすることにより、マスタ側およびスレーブ側ラ
ッチホールド回路１，２のＴｒ２１，２４の動作電圧を
バイアスする第２のバイアス回路４とを備えている。特
に、制御回路５は、節点７８，７９のいずれか一方の電
位をプルダウンする機能を備えている。
【００３４】このように、制御回路５と、第１および第
２のバイアス回路３，４を設けることにより、例えば正
相クロック入力端子７３に正相クロックが入力される
と、Ｔｒ２０がオン（このとき、Ｔｒ１９はオフ）し、
抵抗４６により多くの電流を流す。このため、節点７９
の電位が下がるので、Ｔｒ２６をオフ状態にするととも
に、Ｔｒ２１，２４をオフにする。つぎに、逆相クロッ
ク入力端子７４に逆相クロックが入力されると、同様に
してＴｒ２２，２３をオフにする。したがって、マスタ
側およびスレーブ側ラッチホールド回路１，２はフリッ
プフロップ動作を行い、データ出力端子７５，７６から
交互に正相および逆相のデータが出力される。
２のバイアス回路３，４を設けることにより、例えば正
相クロック入力端子７３に正相クロックが入力される
と、Ｔｒ２０がオン（このとき、Ｔｒ１９はオフ）し、
抵抗４６により多くの電流を流す。このため、節点７９
の電位が下がるので、Ｔｒ２６をオフ状態にするととも
に、Ｔｒ２１，２４をオフにする。つぎに、逆相クロッ
ク入力端子７４に逆相クロックが入力されると、同様に
してＴｒ２２，２３をオフにする。したがって、マスタ
側およびスレーブ側ラッチホールド回路１，２はフリッ
プフロップ動作を行い、データ出力端子７５，７６から
交互に正相および逆相のデータが出力される。
【００３５】以下、図２を参照してＦ／Ｆ回路の具体的
動作を説明する。
動作を説明する。
【００３６】図２は図１における回路動作を説明するた
めの電流電圧特性図である。図２に示すように、この電
流電圧特性は、図１のＦ／Ｆ回路において、電源電圧を
１Ｖとし、クロック入力端子７３，７４より正相，逆相
クロックを入力したときのＴｒ２１〜２４のコレクタ電
流と、節点７８，７９の電位とを表わしている。この例
では、節点７８，７９にハイで０．８Ｖ、ロウで（０．
８−α）Ｖが現われるように設定する。ここで、α＝
０．２（Ｖ）とすると、正相クロック入力端子７３がハ
イのとき（逆相クロック入力端子７４はロウ）、節点７
９はロウ（０．６Ｖ）、節点７８はハイ（０．８Ｖ）と
なり、Ｔｒ２５がオン、Ｔｒ２６はオフとなる。それ
故、Ｔｒ２２，２３のベースは共に０．８Ｖとなるので
それぞれオンし、コレクタに流れる電流は０．４μＡと
なる。このとき、Ｔｒ２１，２４は逆にオフとなるの
で、コレクタ電流は０である。したがって、マスタ側ラ
ッチホールド回路１はラッチ状態、スレーブ側ラッチホ
ールド回路２はホールド状態になる。
めの電流電圧特性図である。図２に示すように、この電
流電圧特性は、図１のＦ／Ｆ回路において、電源電圧を
１Ｖとし、クロック入力端子７３，７４より正相，逆相
クロックを入力したときのＴｒ２１〜２４のコレクタ電
流と、節点７８，７９の電位とを表わしている。この例
では、節点７８，７９にハイで０．８Ｖ、ロウで（０．
８−α）Ｖが現われるように設定する。ここで、α＝
０．２（Ｖ）とすると、正相クロック入力端子７３がハ
イのとき（逆相クロック入力端子７４はロウ）、節点７
９はロウ（０．６Ｖ）、節点７８はハイ（０．８Ｖ）と
なり、Ｔｒ２５がオン、Ｔｒ２６はオフとなる。それ
故、Ｔｒ２２，２３のベースは共に０．８Ｖとなるので
それぞれオンし、コレクタに流れる電流は０．４μＡと
なる。このとき、Ｔｒ２１，２４は逆にオフとなるの
で、コレクタ電流は０である。したがって、マスタ側ラ
ッチホールド回路１はラッチ状態、スレーブ側ラッチホ
ールド回路２はホールド状態になる。
【００３７】一方、正相クロック入力端子７３がロウの
とき（逆相クロック入力端子７４はハイ）、接点７９は
ハイ（０．８Ｖ）、節点７８はロウ（０．６Ｖ）とな
り、Ｔｒ２５はオフ、Ｔｒ２６はオンとなる。このた
め、Ｔｒ２２，２３はオフし、Ｔｒ２１，２４オンとな
る。したがって、マスタ側ラッチホールド回路１はホー
ルド状態、スレーブ側ラッチホールド回路２はラッチ状
態になる。
とき（逆相クロック入力端子７４はハイ）、接点７９は
ハイ（０．８Ｖ）、節点７８はロウ（０．６Ｖ）とな
り、Ｔｒ２５はオフ、Ｔｒ２６はオンとなる。このた
め、Ｔｒ２２，２３はオフし、Ｔｒ２１，２４オンとな
る。したがって、マスタ側ラッチホールド回路１はホー
ルド状態、スレーブ側ラッチホールド回路２はラッチ状
態になる。
【００３８】このようにして、Ｆ／Ｆ回路は、マスタ側
ラッチホールド回路１とスレーブ側ラッチホールド回路
２は、ラッチ状態とホールド状態を交互に繰返えすフリ
ップフロップ動作を行う。
ラッチホールド回路１とスレーブ側ラッチホールド回路
２は、ラッチ状態とホールド状態を交互に繰返えすフリ
ップフロップ動作を行う。
【００３９】図３は図１におけるＦ／Ｆ回路の入力クロ
ック及びデータ出力の波形図である。図３に示すよう
に、これらの入出力波形は、図１におけＦ／Ｆ回路の正
相データ出力端子７５を逆相データ入力端子７２に接続
し且つ逆相データ出力端子７６を正相データ入力端子７
１に接続したＴ−ＦＦ回路のクロック入力とデータ出力
の波形である。このときのＦ／Ｆ回路は電源電圧１Ｖ、
入力周波数１ＧＨｚで１／２分周動作し、Ｔ−ＦＦとし
て機能している。
ック及びデータ出力の波形図である。図３に示すよう
に、これらの入出力波形は、図１におけＦ／Ｆ回路の正
相データ出力端子７５を逆相データ入力端子７２に接続
し且つ逆相データ出力端子７６を正相データ入力端子７
１に接続したＴ−ＦＦ回路のクロック入力とデータ出力
の波形である。このときのＦ／Ｆ回路は電源電圧１Ｖ、
入力周波数１ＧＨｚで１／２分周動作し、Ｔ−ＦＦとし
て機能している。
【００４０】このように、本実施の形態におけるＦ／Ｆ
回路も前述した図１０の従来例と同様、Ｔｒ１１〜１４
とＴｒ１５〜１８およびＴｒ１９，２０が縦積み１段構
成であるので、電源電圧が１Ｖ以下の低電圧でもフリッ
プフロップ動作させることができる。前述した図１０の
Ｆ／Ｆ回路では、クロック信号に強制力を持たせ、しき
い値の異なる信号を差動入力としているため、安定動作
に問題があったのに対し、本実施の形態では、回路構成
上、等しいしきい値の信号を差動入力にしているため、
低電圧でのフリップフロップ動作がより安定になる。
回路も前述した図１０の従来例と同様、Ｔｒ１１〜１４
とＴｒ１５〜１８およびＴｒ１９，２０が縦積み１段構
成であるので、電源電圧が１Ｖ以下の低電圧でもフリッ
プフロップ動作させることができる。前述した図１０の
Ｆ／Ｆ回路では、クロック信号に強制力を持たせ、しき
い値の異なる信号を差動入力としているため、安定動作
に問題があったのに対し、本実施の形態では、回路構成
上、等しいしきい値の信号を差動入力にしているため、
低電圧でのフリップフロップ動作がより安定になる。
【００４１】また、図１０のＦ／Ｆ回路などでは、常に
５つの電流源に電流が流れているが、本実施の形態にお
いては、各々の電流源をクロックの状態によりオン／オ
フさせているので、ある状態（例えば、端子７３がハ
イ、端子７４がロウ）で導通状態にある電流源はＴｒ２
２，２３及び電流源５１の３つとなっている。したがっ
て、より一層低電流化が可能となる。
５つの電流源に電流が流れているが、本実施の形態にお
いては、各々の電流源をクロックの状態によりオン／オ
フさせているので、ある状態（例えば、端子７３がハ
イ、端子７４がロウ）で導通状態にある電流源はＴｒ２
２，２３及び電流源５１の３つとなっている。したがっ
て、より一層低電流化が可能となる。
【００４２】さらに、本実施の形態においては、大型の
Ｔｒを用いることなく、同一サイズのトランジスタだけ
で回路を構成できるため、回路規模を小さくでき、Ｆ／
Ｆ回路としての小型化を実現することができる。
Ｔｒを用いることなく、同一サイズのトランジスタだけ
で回路を構成できるため、回路規模を小さくでき、Ｆ／
Ｆ回路としての小型化を実現することができる。
【００４３】図４は本発明の第２の実施の形態を示すＦ
／Ｆ回路図である。図４に示すように、本実施の形態の
Ｆ／Ｆ回路も、前述した図１のＦ／Ｆ回路と同様に、マ
スタ側およびスレーブ側ラッチホールド回路１，２と、
これらを動作させるための第１および第２のバイアス回
路３および４と、節点７８，７９のいずれか一方の電位
をプルダウンする制御回路５とを有している。本実施の
形態のＦ／Ｆ回路が図１のＦ／Ｆ回路と比較して異なる
のは、第１，第２のバイアス回路３，４のＴｒ２５，２
６において、コレクタとベースの短絡を止め、抵抗４
７，４８を接続したことにある。
／Ｆ回路図である。図４に示すように、本実施の形態の
Ｆ／Ｆ回路も、前述した図１のＦ／Ｆ回路と同様に、マ
スタ側およびスレーブ側ラッチホールド回路１，２と、
これらを動作させるための第１および第２のバイアス回
路３および４と、節点７８，７９のいずれか一方の電位
をプルダウンする制御回路５とを有している。本実施の
形態のＦ／Ｆ回路が図１のＦ／Ｆ回路と比較して異なる
のは、第１，第２のバイアス回路３，４のＴｒ２５，２
６において、コレクタとベースの短絡を止め、抵抗４
７，４８を接続したことにある。
【００４４】本実施の形態においては、Ｔｒ２５，２６
のコレクタ・ベース間に抵抗４７，４８を接続している
ので、電源電圧上昇（降下）によりＴｒ２５，２６のベ
ース電位が上昇（下降）した場合、各々のトランジスタ
のコレクタ電位が下降（上昇）することにより、Ｔｒ２
５，２６のコレクタ・エミッタ間電圧Ｖｃｅが減少（増
大）、コレクタ電流が減少（増大）し、ベース電位は降
下（上昇）するというフィードバック効果がある。この
ため、電源線７７に供給される電源電圧に変動が生じて
も、電流源となるＴｒ２１〜２４を流れる電流値の変動
を小さく抑え、安定したフリップフロップ動作を実現す
ることができる。
のコレクタ・ベース間に抵抗４７，４８を接続している
ので、電源電圧上昇（降下）によりＴｒ２５，２６のベ
ース電位が上昇（下降）した場合、各々のトランジスタ
のコレクタ電位が下降（上昇）することにより、Ｔｒ２
５，２６のコレクタ・エミッタ間電圧Ｖｃｅが減少（増
大）、コレクタ電流が減少（増大）し、ベース電位は降
下（上昇）するというフィードバック効果がある。この
ため、電源線７７に供給される電源電圧に変動が生じて
も、電流源となるＴｒ２１〜２４を流れる電流値の変動
を小さく抑え、安定したフリップフロップ動作を実現す
ることができる。
【００４５】図５は本発明の第３の実施の形態を説明す
るためのＦ／Ｆ回路におけるバイアス回路および制御回
路図である。図５に示すように、この場合は、図１にお
ける第１，第２のバイアス回路３，４および節点電位プ
ルダウン用の制御回路５の部分を示し、特に抵抗４５，
４６を分割した抵抗４５Ａ，４５Ｂと抵抗４６Ａ，４６
Ｂを用いることにある。かかる回路においても、制御回
路を形成するＴｒ１９，２０にクロックを供給すること
により、抵抗４５Ａ，４５Ｂの接続点（節点１０１）と
抵抗４６Ａ，４６Ｂの接続点（節点１０２）とのいずれ
か一方の電位をプルダウンさせ、ラッチホールド回路へ
供給するバイアス電圧を安定化させることができる。
るためのＦ／Ｆ回路におけるバイアス回路および制御回
路図である。図５に示すように、この場合は、図１にお
ける第１，第２のバイアス回路３，４および節点電位プ
ルダウン用の制御回路５の部分を示し、特に抵抗４５，
４６を分割した抵抗４５Ａ，４５Ｂと抵抗４６Ａ，４６
Ｂを用いることにある。かかる回路においても、制御回
路を形成するＴｒ１９，２０にクロックを供給すること
により、抵抗４５Ａ，４５Ｂの接続点（節点１０１）と
抵抗４６Ａ，４６Ｂの接続点（節点１０２）とのいずれ
か一方の電位をプルダウンさせ、ラッチホールド回路へ
供給するバイアス電圧を安定化させることができる。
【００４６】図６は本発明の第４の実施の形態を説明す
るためのＦ／Ｆ回路におけるバイアス回路および制御回
路図である。図６に示すように、この場合は図４および
図５のバイアス回路を組合わせたものであり、Ｔｒ２
５，２６のコレクタ・ベース間に抵抗４７，４８を接続
するとともに、図４の抵抗４５，４６を分割した抵抗４
５Ａ，４５Ｂおよび抵抗４６Ａ，４６Ｂを用いたもので
ある。かかるバイアス回路の抵抗４５Ａ，４５Ｂおよび
抵抗４６Ａ，４６Ｂの各節点１０１，１０２の一方の電
位を交互にプルダウンすることにより、ラッチホールド
回路へ供給するバイアス電圧を安定化させることができ
る。
るためのＦ／Ｆ回路におけるバイアス回路および制御回
路図である。図６に示すように、この場合は図４および
図５のバイアス回路を組合わせたものであり、Ｔｒ２
５，２６のコレクタ・ベース間に抵抗４７，４８を接続
するとともに、図４の抵抗４５，４６を分割した抵抗４
５Ａ，４５Ｂおよび抵抗４６Ａ，４６Ｂを用いたもので
ある。かかるバイアス回路の抵抗４５Ａ，４５Ｂおよび
抵抗４６Ａ，４６Ｂの各節点１０１，１０２の一方の電
位を交互にプルダウンすることにより、ラッチホールド
回路へ供給するバイアス電圧を安定化させることができ
る。
【００４７】図７は本発明の第５の実施の形態を説明す
るためのＦ／Ｆ回路におけるバイアス回路および制御回
路図である。図７に示すように、この場合はＴｒ２５，
２６のコレクタにそれぞれＴｒ１９，２０のコレクタを
直結し、正相，逆相クロック信号によりいずれか一方の
電位をプルダウンさせるものである。
るためのＦ／Ｆ回路におけるバイアス回路および制御回
路図である。図７に示すように、この場合はＴｒ２５，
２６のコレクタにそれぞれＴｒ１９，２０のコレクタを
直結し、正相，逆相クロック信号によりいずれか一方の
電位をプルダウンさせるものである。
【００４８】なお、かかるＦ／Ｆ回路におけるバイアス
回路は、クロック信号によりＴｒ２５，２６のいずれか
一方のコレクタ電位をプルダウンすることにより、Ｔｒ
２５，２６のいずれか一方が導通状態、他方が非導通状
態になる。
回路は、クロック信号によりＴｒ２５，２６のいずれか
一方のコレクタ電位をプルダウンすることにより、Ｔｒ
２５，２６のいずれか一方が導通状態、他方が非導通状
態になる。
【００４９】
【発明の効果】以上説明したように、本発明のＦ／Ｆ回
路は、それぞれＥＣＬ縦積み１段構成のマスタ側および
スレーブ側ラッチホールド回路と、これらのラッチホー
ルド回路の電流源をそれぞれバイアスする第１，第２の
バイアス回路と、これら第１，第２のバイアス回路をク
ロック信号によりプルダウン制御する制御回路とを有す
ることにより、電源電圧が１Ｖ以下の低電圧でも安定動
作させられると同時に、電流源を選択的にオン／オフす
ることにより、低電流での動作を可能にするという効果
がある。また、本発明は各回路を形成するＴｒを同一サ
イズで構成することにより、高集積化できるという効果
がある。
路は、それぞれＥＣＬ縦積み１段構成のマスタ側および
スレーブ側ラッチホールド回路と、これらのラッチホー
ルド回路の電流源をそれぞれバイアスする第１，第２の
バイアス回路と、これら第１，第２のバイアス回路をク
ロック信号によりプルダウン制御する制御回路とを有す
ることにより、電源電圧が１Ｖ以下の低電圧でも安定動
作させられると同時に、電流源を選択的にオン／オフす
ることにより、低電流での動作を可能にするという効果
がある。また、本発明は各回路を形成するＴｒを同一サ
イズで構成することにより、高集積化できるという効果
がある。
【図１】本発明の第１の実施の形態を示すＦ／Ｆ回路図
である。
である。
【図２】図１における回路動作を説明するための電流電
圧特性図である。
圧特性図である。
【図３】図１におけるＦ／Ｆ回路の入力クロック及びデ
ータ出力波形図である。
ータ出力波形図である。
【図４】本発明の第２の実施の形態を示すＦ／Ｆ回路図
である。
である。
【図５】本発明の第３の実施の形態を説明するためのＦ
／Ｆ回路におけるバイアス回路および制御回路図であ
る。
／Ｆ回路におけるバイアス回路および制御回路図であ
る。
【図６】本発明の第４の実施の形態を説明するためのＦ
／Ｆ回路におけるバイアス回路および制御回路図であ
る。
／Ｆ回路におけるバイアス回路および制御回路図であ
る。
【図７】本発明の第５の実施の形態を説明するためのＦ
／Ｆ回路におけるバイアス回路および制御回路図であ
る。
／Ｆ回路におけるバイアス回路および制御回路図であ
る。
【図８】従来の一例を示すＦ／Ｆ回路図である。
【図９】従来の他の例を示すＦ／Ｆ回路図である。
【図１０】従来のまた別の例を示すＦ／Ｆ回路図であ
る。
る。
１ マスタ側ラッチホールド回路 ２ スレーブ側ラッチホールド回路 ３ 第１のバイアス回路 ４ 第２のバイアス回路 ５ 制御回路 １１〜２６ トランジスタ ４１〜４８ 抵抗 ５１ 電流源 ７１，７２ データ入力端子 ７３，７４ コロック入力端子 ７５，７６ データ出力端子 ７７ 電源
Claims (5)
- 【請求項１】 ２組の差動対トランジスタと負荷抵抗お
よび前記２組の差動対トランジスタにそれぞれ電流を供
給する電流源トランジスタを備え、入力側が正相，逆相
のデータを入力するデータ入力端子に接続されたＥＣＬ
縦積み１段構成のマスタ側ラッチホールド回路と、２組
の差動対トランジスタと負荷抵抗および前記２組の差動
対トランジスタにそれぞれ電流を供給する電流源トラン
ジスタを備え、入力側が前記マスタ側ラッチホールド回
路の出力側に接続され且つ出力側をデータ出力端子に接
続されたＥＣＬ縦積み１段構成のスレーブ側ラッチホー
ルド回路と、コレクタ・ベース間を短絡するトランジス
タおよび負荷抵抗をそれぞれ備え、これらのトランジス
タのコレクタより前記マスタ側およびスレーブ側ラッチ
ホールド回路の前記電流源トランジスタのベースをそれ
ぞれバイアスする第１，第２のバイアス回路と、正相お
よび逆相のクロック信号をベースに入力し且つエミッタ
を共通接続した差動対トランジスタとこの差動対トラン
ジスタのエミッタに接続される定電流源を備え、この差
動対トランジスタのコレクタよりそれぞれ前記第１，第
２のバイアス回路を交互にプルダウンする制御回路とを
有し、前記クロック信号により前記マスタ側およびスレ
ーブ側ラッチホールド回路の前記電流源トランジスタを
選択的にオン／オフすることを特徴とするフリップフロ
ップ回路。 - 【請求項２】 前記第１および第２のバイアス回路は、
前記電源に一端を接続した前記第１および第２の抵抗の
他端と前記第１および第２のトランジスタのコレクタ間
とにそれぞれ第３および第４の抵抗を接続する請求項１
記載のフリップフロップ回路。 - 【請求項３】 前記第１および第２のバイアス回路は、
前記第１および第２の抵抗を分割し、その分割点に前記
制御回路の前記クロック出力をそれぞれ供給する請求項
１記載のフリップフロップ回路。 - 【請求項４】 前記第１および第２のバイアス回路は、
前記第１および第２の抵抗を分割し、その分割点に前記
制御回路の前記クロック出力をそれぞれ供給するととも
に、前記第１および第２のトランジスタのコレクタ・ベ
ース間にそれぞれ第３および第４の抵抗を接続する請求
項１記載のフリップフロップ回路。 - 【請求項５】 前記前記第１および第２のバイアス回路
は、前記電源に一端を接続した前記第１および第２の抵
抗の他端と前記第１および第２のトランジスタのコレク
タ間とにそれぞれ第３および第４の抵抗を接続するとと
もに、前記制御回路の前記クロック出力を前記第１およ
び第２のトランジスタのコレクタにそれぞれ直接供給す
る請求項１記載のフリップフロップ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7261168A JP2888182B2 (ja) | 1995-10-09 | 1995-10-09 | フリップフロップ回路 |
| EP96115082A EP0768757A3 (en) | 1995-10-09 | 1996-09-19 | Flip-flop circuit operating on low voltage |
| US08/710,860 US5815019A (en) | 1995-10-09 | 1996-09-23 | Flip-flop circuit operating on low voltage |
| CN96120018.9A CN1094268C (zh) | 1995-10-09 | 1996-10-09 | 低压工作的触发器电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7261168A JP2888182B2 (ja) | 1995-10-09 | 1995-10-09 | フリップフロップ回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH09107275A JPH09107275A (ja) | 1997-04-22 |
| JP2888182B2 true JP2888182B2 (ja) | 1999-05-10 |
Family
ID=17358072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7261168A Expired - Fee Related JP2888182B2 (ja) | 1995-10-09 | 1995-10-09 | フリップフロップ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5815019A (ja) |
| EP (1) | EP0768757A3 (ja) |
| JP (1) | JP2888182B2 (ja) |
| CN (1) | CN1094268C (ja) |
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|---|---|---|---|---|
| DE19645508A1 (de) * | 1996-11-05 | 1998-05-07 | Philips Patentverwaltung | Schaltungsanordnung zur Hochfrequenzpegelregelung |
| TW436706B (en) * | 1997-08-27 | 2001-05-28 | Toshiba Corp | Latch circuit including means for converting voltage level and flip-flop circuit including the same |
| JP2001036389A (ja) * | 1999-07-15 | 2001-02-09 | Mitsubishi Electric Corp | マスタ・スレーブ型フリップフロップ回路 |
| US6501314B1 (en) * | 2002-03-06 | 2002-12-31 | Teradyne, Inc. | Programmable differential D flip-flop |
| US6693457B2 (en) | 2002-07-18 | 2004-02-17 | Northrop Grumman Corporation | Ultra high speed flip-flop |
| DE10319089B4 (de) * | 2003-04-28 | 2008-05-29 | Austriamicrosystems Ag | Flip-Flop-Schaltungsanordnung |
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| JP2005151508A (ja) * | 2003-11-20 | 2005-06-09 | Mitsubishi Electric Corp | 電流モードロジック回路 |
| DE102004009283B4 (de) * | 2004-02-26 | 2006-04-20 | Infineon Technologies Ag | Flip-Flop-Schaltungsanordnung und Verfahren zur Verarbeitung eines Signals |
| JP2006203762A (ja) * | 2005-01-24 | 2006-08-03 | Nec Electronics Corp | フリップフロップ回路および半導体装置 |
| EP1863170B1 (en) * | 2006-05-30 | 2009-04-08 | Infineon Technologies AG | Dynamic frequency divider by N |
| WO2012131795A1 (ja) * | 2011-03-25 | 2012-10-04 | パナソニック株式会社 | ＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）分周回路 |
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|---|---|---|---|---|
| JPH0648779B2 (ja) * | 1985-07-18 | 1994-06-22 | 富士通株式会社 | フリップフロップ回路 |
| DE3875878T2 (de) * | 1987-08-29 | 1993-06-09 | Nippon Electric Co | Mit hoher schnelligkeit betreibbares und zur implementierung als integrierter schaltkreis geeigneter flipflop. |
| JPH0221717A (ja) * | 1988-07-11 | 1990-01-24 | Toshiba Corp | 低電圧駆動形論理回路 |
| US5017814A (en) * | 1989-12-13 | 1991-05-21 | Tektronix, Inc. | Metastable sense circuit |
| US5196742A (en) * | 1992-06-26 | 1993-03-23 | National Semiconductor Corporation | Low voltage differential circuit |
| JPH0730405A (ja) * | 1993-07-12 | 1995-01-31 | Nippon Telegr & Teleph Corp <Ntt> | Ｅｃｌ回路 |
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1995
- 1995-10-09 JP JP7261168A patent/JP2888182B2/ja not_active Expired - Fee Related
-
1996
- 1996-09-19 EP EP96115082A patent/EP0768757A3/en not_active Withdrawn
- 1996-09-23 US US08/710,860 patent/US5815019A/en not_active Expired - Fee Related
- 1996-10-09 CN CN96120018.9A patent/CN1094268C/zh not_active Expired - Fee Related
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