JPH0730405A - Ｅｃｌ回路 - Google Patents
Ｅｃｌ回路Info
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- JPH0730405A JPH0730405A JP5195166A JP19516693A JPH0730405A JP H0730405 A JPH0730405 A JP H0730405A JP 5195166 A JP5195166 A JP 5195166A JP 19516693 A JP19516693 A JP 19516693A JP H0730405 A JPH0730405 A JP H0730405A
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- differential pair
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Abstract
(57)【要約】
【目的】 より低電圧電源で動作が可能なＥＣＬ回路を
提供することを目的とするものである。 【構成】 １段以上の縦積構成からなるＥＣＬ回路にお
いて、最下段側すなわち最も低電位側にある差動対のス
イッチング動作をカレントミラー回路で制御するもので
ある。
提供することを目的とするものである。 【構成】 １段以上の縦積構成からなるＥＣＬ回路にお
いて、最下段側すなわち最も低電位側にある差動対のス
イッチング動作をカレントミラー回路で制御するもので
ある。
Description
【０００１】
【産業上の利用分野】本発明は、ＥＣＬ（Emitter-Coup
led Logic)回路の低電圧化、低消費電力化に関するもの
である。
led Logic)回路の低電圧化、低消費電力化に関するもの
である。
【０００２】
【従来の技術】図５（１）、（２）は、従来の縦積ＥＣ
Ｌ回路のうちで、データラッチ（以下、「Ｄラッチ」と
いう）回路の構成例を示す図である。
Ｌ回路のうちで、データラッチ（以下、「Ｄラッチ」と
いう）回路の構成例を示す図である。
【０００３】図５（１）に示す回路において、上段差動
対（Ｑ1 、Ｑ2 ）はデータの書込みスイッチ、上段差動
対（Ｑ3 、Ｑ4 ）はデータの保持スイッチ、下段差動対
（Ｑ5 、Ｑ6 ）はクロックスイッチ、抵抗（ＲL1、
ＲL2）は論理振幅発生用負荷抵抗であり、これらの他
に、定電流源（Ｑ7 、ＲCS1 ）、データのレベルシフト
用エミッタフォロア（Ｑ8 、Ｑ9 、ＲEF1 、ＲEF2 ）、
クロックのレベルシフト用エミッタフォロア（Ｑ10、Ｑ
11、ＲEF3 、ＲEF4 ）が設けられ、クロックは差動信号
を仮定している。
対（Ｑ1 、Ｑ2 ）はデータの書込みスイッチ、上段差動
対（Ｑ3 、Ｑ4 ）はデータの保持スイッチ、下段差動対
（Ｑ5 、Ｑ6 ）はクロックスイッチ、抵抗（ＲL1、
ＲL2）は論理振幅発生用負荷抵抗であり、これらの他
に、定電流源（Ｑ7 、ＲCS1 ）、データのレベルシフト
用エミッタフォロア（Ｑ8 、Ｑ9 、ＲEF1 、ＲEF2 ）、
クロックのレベルシフト用エミッタフォロア（Ｑ10、Ｑ
11、ＲEF3 、ＲEF4 ）が設けられ、クロックは差動信号
を仮定している。
【０００４】また、ＶRDはデータ信号の参照電圧、ＶCS
は定電流源用電圧、ＶEEは第１の負側電源電圧、ＶTTは
第２の負側電源電圧であり、上記従来例においては、最
上位側の電源電圧はグランドとしている。通常では、負
側電源電圧ＶEEは、−４．５Ｖまたは−５．２Ｖ程度の
値に設定され、負側電源電圧ＶTTは、−２．０Ｖ程度の
値に設定される。
は定電流源用電圧、ＶEEは第１の負側電源電圧、ＶTTは
第２の負側電源電圧であり、上記従来例においては、最
上位側の電源電圧はグランドとしている。通常では、負
側電源電圧ＶEEは、−４．５Ｖまたは−５．２Ｖ程度の
値に設定され、負側電源電圧ＶTTは、−２．０Ｖ程度の
値に設定される。
【０００５】
【発明が解決しようとする課題】上記従来例において、
低電圧化を考えた場合、定電流源トランジスタＱ7 を飽
和させないという条件で最低電圧が決まる。すなわち、
トランジスタの飽和電圧をＶSAT 、負荷抵抗で発生する
論理振幅をＶL 、定電流源抵抗ＲCS1 で発生する電圧を
ＶRCS 、トランジスタのオン電圧をＶBEとすると、クロ
ック信号のハイレベルは−２ＶBEであり、定電流源トラ
ンジスタＱ7 のコレクタ電位は−３ＶBEとなる。
低電圧化を考えた場合、定電流源トランジスタＱ7 を飽
和させないという条件で最低電圧が決まる。すなわち、
トランジスタの飽和電圧をＶSAT 、負荷抵抗で発生する
論理振幅をＶL 、定電流源抵抗ＲCS1 で発生する電圧を
ＶRCS 、トランジスタのオン電圧をＶBEとすると、クロ
ック信号のハイレベルは−２ＶBEであり、定電流源トラ
ンジスタＱ7 のコレクタ電位は−３ＶBEとなる。
【０００６】したがって、図５（１）に示す従来例にお
いて、定電流源トランジスタＱ7 が飽和しない条件は、 −３ＶBE−ＶEE−ＶRCS ＞ＶSAT ……（１） であり、負側電源電圧ＶEEについては、 ＶEE＜−（３ＶBE＋ＶSAT ＋ＶRCS ）……（２） となる関係式が成立する。ここで、ＶBE＝０．９Ｖ、Ｖ
RCS ＝０．２５Ｖ、ＶSAT ＝０．４Ｖとすると、ＶEE＜
−３．３５Ｖの電源電圧が必要とされる。
いて、定電流源トランジスタＱ7 が飽和しない条件は、 −３ＶBE−ＶEE−ＶRCS ＞ＶSAT ……（１） であり、負側電源電圧ＶEEについては、 ＶEE＜−（３ＶBE＋ＶSAT ＋ＶRCS ）……（２） となる関係式が成立する。ここで、ＶBE＝０．９Ｖ、Ｖ
RCS ＝０．２５Ｖ、ＶSAT ＝０．４Ｖとすると、ＶEE＜
−３．３５Ｖの電源電圧が必要とされる。
【０００７】また、図５（２）に示す従来例は、図５
（１）に示す従来例と比較すると、データのレベルシフ
ト用エミッタフォロア（Ｑ8 、Ｑ9 、ＲEF1 、ＲEF2 ）
を省略した構成であり、つまり、データレベルが負荷抵
抗ＲL で発生したレベルと等しい場合の構成である。こ
の場合は、 ＶEE＜−（２ＶBE＋ＶSAT ＋ＶRCS ）……（３） となる関係式が成立し、ＶEE＜−２．４５Ｖの電源電圧
が必要とされる。
（１）に示す従来例と比較すると、データのレベルシフ
ト用エミッタフォロア（Ｑ8 、Ｑ9 、ＲEF1 、ＲEF2 ）
を省略した構成であり、つまり、データレベルが負荷抵
抗ＲL で発生したレベルと等しい場合の構成である。こ
の場合は、 ＶEE＜−（２ＶBE＋ＶSAT ＋ＶRCS ）……（３） となる関係式が成立し、ＶEE＜−２．４５Ｖの電源電圧
が必要とされる。
【０００８】すなわち、従来の縦積ＥＣＬ回路構成にお
いて、図５（１）に示す従来の縦積ＥＣＬ回路構成にお
いては、負側電源電圧ＶEEの絶対値を３．３５Ｖ以下に
するような低電圧化を図ることができないという問題が
あり、また、図５（２）に示す従来の縦積ＥＣＬ回路構
成においては、負側電源電圧ＶEEの絶対値を２．４５Ｖ
以下にするような低電圧化を図ることができないという
問題がある。
いて、図５（１）に示す従来の縦積ＥＣＬ回路構成にお
いては、負側電源電圧ＶEEの絶対値を３．３５Ｖ以下に
するような低電圧化を図ることができないという問題が
あり、また、図５（２）に示す従来の縦積ＥＣＬ回路構
成においては、負側電源電圧ＶEEの絶対値を２．４５Ｖ
以下にするような低電圧化を図ることができないという
問題がある。
【０００９】本発明は、より低電圧電源で動作が可能な
ＥＣＬ回路を提供することを目的とするものである。
ＥＣＬ回路を提供することを目的とするものである。
【００１０】
【課題を解決するための手段】本発明は、１段以上の縦
積構成からなるＥＣＬ回路において、最下段側すなわち
最も低電位側にある差動対のスイッチング動作をカレン
トミラー回路で制御するものである。
積構成からなるＥＣＬ回路において、最下段側すなわち
最も低電位側にある差動対のスイッチング動作をカレン
トミラー回路で制御するものである。
【００１１】
【作用】本発明は、ＥＣＬ回路の最下段の差動対（図５
における差動対Ｑ5 、Ｑ6 ）の電流スイッチ動作をカレ
ントミラー回路で制御することによって、定電流源回路
（図５におけるＱ7 、ＲCS1 ）を省略することができ、
この定電流源回路に必要とされた電圧ＶSAT ＋ＶRCS 分
だけ低電圧化することができる。
における差動対Ｑ5 、Ｑ6 ）の電流スイッチ動作をカレ
ントミラー回路で制御することによって、定電流源回路
（図５におけるＱ7 、ＲCS1 ）を省略することができ、
この定電流源回路に必要とされた電圧ＶSAT ＋ＶRCS 分
だけ低電圧化することができる。
【００１２】
【実施例】図１（１）、（２）は、本発明の第１実施例
を示す回路図である。
を示す回路図である。
【００１３】図１（１）、（２）に示す実施例は、縦積
ＥＣＬ回路のうちのデータラッチ（以下、「Ｄラッチ」
という）回路であり、それぞれ、図５（１）、（２）に
示す従来例に対応した回路である。
ＥＣＬ回路のうちのデータラッチ（以下、「Ｄラッチ」
という）回路であり、それぞれ、図５（１）、（２）に
示す従来例に対応した回路である。
【００１４】図１（１）、（２）に示す第１実施例は、
図５（１）、（２）に示す従来例と比較すると、定電流
源（Ｑ7 、ＲCS1 ）が省略され、差動対（Ｑ5 、Ｑ6 ）
のエミッタ端子を直接、負側電源電圧ＶEEに接続し、ク
ロック入力端子のエミッタフォロア回路部に、カレント
制御回路（Ｑ12、ＲCM1 ）、（Ｑ13、ＲCM2 ）を設けて
ある点が異なる。つまり、トランジスタＱ12、抵抗Ｒ
CM1 、トランジスタＱ5がカレントミラー回路を構成
し、トランジスタＱ13、抵抗ＲCM2 、トランジスタＱ6
もカレントミラー回路を構成している。上記カレント制
御回路（Ｑ12、ＲCM1 ）、（Ｑ13、ＲCM2 ）は、差動対
（Ｑ5 、Ｑ6 ）の電流スイッチ動作を制御するためのも
のである。
図５（１）、（２）に示す従来例と比較すると、定電流
源（Ｑ7 、ＲCS1 ）が省略され、差動対（Ｑ5 、Ｑ6 ）
のエミッタ端子を直接、負側電源電圧ＶEEに接続し、ク
ロック入力端子のエミッタフォロア回路部に、カレント
制御回路（Ｑ12、ＲCM1 ）、（Ｑ13、ＲCM2 ）を設けて
ある点が異なる。つまり、トランジスタＱ12、抵抗Ｒ
CM1 、トランジスタＱ5がカレントミラー回路を構成
し、トランジスタＱ13、抵抗ＲCM2 、トランジスタＱ6
もカレントミラー回路を構成している。上記カレント制
御回路（Ｑ12、ＲCM1 ）、（Ｑ13、ＲCM2 ）は、差動対
（Ｑ5 、Ｑ6 ）の電流スイッチ動作を制御するためのも
のである。
【００１５】なお、上段差動対（Ｑ1 、Ｑ2 ）は、デー
タの書込みスイッチ用差動対であり、上段差動対（Ｑ
3 、Ｑ4 ）は、データの保持スイッチ用差動対であり、
下段差動対（Ｑ5 、Ｑ6 ）は、クロックスイッチ用差動
対であり、抵抗ＲL1、ＲL2は、論理振幅発生用負荷抵抗
である。また、エミッタフォロア（Ｑ8 、Ｑ9 、
ＲEF1、ＲEF2 ）は、データのレベルシフト用エミッタ
フォロアであり、エミッタフォロア（Ｑ10、Ｑ11）は、
クロックのレベルシフト用エミッタフォロアである。さ
らに、電圧ＶRDは、データ信号の参照電圧であり、電圧
ＶCSは、定電流源用電圧であり、電圧ＶEEは、第１の負
側電源電圧であり、電圧ＶTTは、第２の負側電源電圧で
ある。
タの書込みスイッチ用差動対であり、上段差動対（Ｑ
3 、Ｑ4 ）は、データの保持スイッチ用差動対であり、
下段差動対（Ｑ5 、Ｑ6 ）は、クロックスイッチ用差動
対であり、抵抗ＲL1、ＲL2は、論理振幅発生用負荷抵抗
である。また、エミッタフォロア（Ｑ8 、Ｑ9 、
ＲEF1、ＲEF2 ）は、データのレベルシフト用エミッタ
フォロアであり、エミッタフォロア（Ｑ10、Ｑ11）は、
クロックのレベルシフト用エミッタフォロアである。さ
らに、電圧ＶRDは、データ信号の参照電圧であり、電圧
ＶCSは、定電流源用電圧であり、電圧ＶEEは、第１の負
側電源電圧であり、電圧ＶTTは、第２の負側電源電圧で
ある。
【００１６】上記実施例においては、トランジスタ
Ｑ12、抵抗ＲCM1 、トランジスタＱ5 と、トランジスタ
Ｑ13、抵抗ＲCM2 、トランジスタＱ6 とがそれぞれカレ
ントミラー回路を構成している。したがって、クロック
ＣｌｋまたはクロックＣｌｋの反転信号がハイレベルで
あるときに所望の論理振幅ＶL ＝ＲL ×ＩL を得るよう
な電流ＩL が流れ、クロックＣｌｋまたはクロックＣｌ
ｋの反転信号がローレベルであるときには殆ど電流が流
れないように、カレントミラー回路（Ｑ12、ＲCM1、Ｑ5
）、（Ｑ13、ＲCM2 、Ｑ6 ）を設計すれば、Ｄラッチ
として図５（１）、（２）に示す従来例と同等の機能と
動作とを得ることができる。
Ｑ12、抵抗ＲCM1 、トランジスタＱ5 と、トランジスタ
Ｑ13、抵抗ＲCM2 、トランジスタＱ6 とがそれぞれカレ
ントミラー回路を構成している。したがって、クロック
ＣｌｋまたはクロックＣｌｋの反転信号がハイレベルで
あるときに所望の論理振幅ＶL ＝ＲL ×ＩL を得るよう
な電流ＩL が流れ、クロックＣｌｋまたはクロックＣｌ
ｋの反転信号がローレベルであるときには殆ど電流が流
れないように、カレントミラー回路（Ｑ12、ＲCM1、Ｑ5
）、（Ｑ13、ＲCM2 、Ｑ6 ）を設計すれば、Ｄラッチ
として図５（１）、（２）に示す従来例と同等の機能と
動作とを得ることができる。
【００１７】また、この場合、電源電圧ＶEEをＶSAT ＋
ＶRCS 分だけ低電圧化することができる。上記実施例に
ついて、図５（１）、（２）で説明した値を用いると、
図１（１）の場合ではＶEE＜−２．７Ｖ程度が可能とな
り、図１（２）の場合ではＶEE＜−１．８Ｖ程度が可能
となる。
ＶRCS 分だけ低電圧化することができる。上記実施例に
ついて、図５（１）、（２）で説明した値を用いると、
図１（１）の場合ではＶEE＜−２．７Ｖ程度が可能とな
り、図１（２）の場合ではＶEE＜−１．８Ｖ程度が可能
となる。
【００１８】上記実施例においては、ＥＣＬ回路におい
て、最も低電位側に設けられている差動対のスイッチン
グ動作を、カレントミラー回路で制御しているが、上記
ＥＣＬ回路は、１段以上の縦積構成からなるものであれ
ばよい。
て、最も低電位側に設けられている差動対のスイッチン
グ動作を、カレントミラー回路で制御しているが、上記
ＥＣＬ回路は、１段以上の縦積構成からなるものであれ
ばよい。
【００１９】図２（１）、（２）は、本発明の第２実施
例を示す回路図である。
例を示す回路図である。
【００２０】この第２実施例は、基本的には、図１
（１）、（２）に示す第１実施例と同じであるが、第１
実施例に抵抗ＲB1、ＲB2が付加されている点のみが、第
１実施例とは異なる。
（１）、（２）に示す第１実施例と同じであるが、第１
実施例に抵抗ＲB1、ＲB2が付加されている点のみが、第
１実施例とは異なる。
【００２１】抵抗ＲB1は、トランジスタＱ12のベース−
エミッタ間に接続され、抵抗ＲB2は、トランジスタＱ13
のベース−エミッタ間に接続されている。これらの抵抗
ＲB1、ＲB2は、ベース蓄積電荷の放電用の抵抗であり、
カレントミラー回路（Ｑ12、ＲCM1 、Ｑ5 ）、（Ｑ13、
ＲCM2 、Ｑ6 ）を高速動作させることができる。
エミッタ間に接続され、抵抗ＲB2は、トランジスタＱ13
のベース−エミッタ間に接続されている。これらの抵抗
ＲB1、ＲB2は、ベース蓄積電荷の放電用の抵抗であり、
カレントミラー回路（Ｑ12、ＲCM1 、Ｑ5 ）、（Ｑ13、
ＲCM2 、Ｑ6 ）を高速動作させることができる。
【００２２】図３（１）、（２）は、本発明の第３実施
例を示す回路図である。
例を示す回路図である。
【００２３】この実施例は、Ｄラッチ以外の回路に適用
した場合の回路であり、図３（１）は、ＡＮＤ／ＮＡＮ
Ｄ回路を示す図であり、図３（２）は、Exclusive-ＯＲ
／ＮＯＲ回路を示す図である。
した場合の回路であり、図３（１）は、ＡＮＤ／ＮＡＮ
Ｄ回路を示す図であり、図３（２）は、Exclusive-ＯＲ
／ＮＯＲ回路を示す図である。
【００２４】この実施例においても、ＥＣＬ回路の最も
低電位側に設けられている差動対のスイッチング動作
を、カレントミラー回路で制御している。
低電位側に設けられている差動対のスイッチング動作
を、カレントミラー回路で制御している。
【００２５】図４（１）、（２）は、本発明の第４実施
例を示す回路図である。
例を示す回路図である。
【００２６】この実施例は、Ｄラッチ以外の回路に適用
した場合の回路であり、図４（１）は、インバーターを
示す図であり、図４（２）は、ＮＯＲ回路を示す図であ
る。この実施例では出力として、逆相の信号のみを得る
場合を想定しているので、カレントミラー回路によって
制御すべき差動対のうちの片方のトランジスタが省略さ
れた構成になっている。
した場合の回路であり、図４（１）は、インバーターを
示す図であり、図４（２）は、ＮＯＲ回路を示す図であ
る。この実施例では出力として、逆相の信号のみを得る
場合を想定しているので、カレントミラー回路によって
制御すべき差動対のうちの片方のトランジスタが省略さ
れた構成になっている。
【００２７】
【発明の効果】本発明によれば、ＥＣＬ回路の最下段差
動対の電流スイッチ動作をカレントミラー回路によって
制御するので、定電流源回路を省略でき、この定電流源
回路に必要とされた電圧分だけ低電圧化が可能になり、
具体的には、０．６５Ｖ以上の低電圧化が可能になると
いう効果を奏する。
動対の電流スイッチ動作をカレントミラー回路によって
制御するので、定電流源回路を省略でき、この定電流源
回路に必要とされた電圧分だけ低電圧化が可能になり、
具体的には、０．６５Ｖ以上の低電圧化が可能になると
いう効果を奏する。
【図１】本発明の第１実施例を示す回路図である。
【図２】本発明の第２実施例を示す回路図である。
【図３】本発明の第３実施例を示す回路図である。
【図４】本発明の第４実施例を示す回路図である。
【図５】従来の縦積ＥＣＬ回路のうちでデータラッチ回
路の構成例を示す図である。
路の構成例を示す図である。
Ｑ1 、Ｑ2 …データの書込みスイッチ用上段差動対、 Ｑ3 、Ｑ4 …データの保持スイッチ用上段差動対、 Ｑ5 、Ｑ6 …クロックスイッチ用下段差動対、 ＲL1、ＲL2…論理振幅発生用負荷抵抗、 Ｑ7 、ＲCS1 …定電流源、 Ｑ8 、Ｑ9 、ＲEF1 、ＲEF2 …データのレベルシフト用
エミッタフォロア、 Ｑ10、Ｑ11、ＲEF3 、ＲEF4 …クロックのレベルシフト
用エミッタフォロア、 ＶRD…データ信号の参照電圧、 ＶCS…定電流源用電圧、 ＶEE…第１の負側電源電圧、 ＶTT…第２の負側電源電圧、 Ｑ12、ＲCM1 …カレント制御回路、 Ｑ13、ＲCM2 …カレント制御回路、 ＲB1、ＲB2…ベース蓄積電荷の放電用の抵抗。
エミッタフォロア、 Ｑ10、Ｑ11、ＲEF3 、ＲEF4 …クロックのレベルシフト
用エミッタフォロア、 ＶRD…データ信号の参照電圧、 ＶCS…定電流源用電圧、 ＶEE…第１の負側電源電圧、 ＶTT…第２の負側電源電圧、 Ｑ12、ＲCM1 …カレント制御回路、 Ｑ13、ＲCM2 …カレント制御回路、 ＲB1、ＲB2…ベース蓄積電荷の放電用の抵抗。
Claims (1)
- 【請求項１】 １段以上の縦積構成からなるＥＣＬ回路
において、最も低電位側に設けられている差動対のスイ
ッチング動作を、カレントミラー回路で制御することを
特徴とするＥＣＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5195166A JPH0730405A (ja) | 1993-07-12 | 1993-07-12 | Ｅｃｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5195166A JPH0730405A (ja) | 1993-07-12 | 1993-07-12 | Ｅｃｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0730405A true JPH0730405A (ja) | 1995-01-31 |
Family
ID=16336536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5195166A Pending JPH0730405A (ja) | 1993-07-12 | 1993-07-12 | Ｅｃｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0730405A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0768757A2 (en) * | 1995-10-09 | 1997-04-16 | Nec Corporation | Flip-flop circuit operating on low voltage |
| JP2006203762A (ja) * | 2005-01-24 | 2006-08-03 | Nec Electronics Corp | フリップフロップ回路および半導体装置 |
| US7375568B2 (en) | 2003-06-16 | 2008-05-20 | Nec Corporation | Logic circuit with restrained leak current to differential circuit |
-
1993
- 1993-07-12 JP JP5195166A patent/JPH0730405A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0768757A2 (en) * | 1995-10-09 | 1997-04-16 | Nec Corporation | Flip-flop circuit operating on low voltage |
| US5815019A (en) * | 1995-10-09 | 1998-09-29 | Nec Corporation | Flip-flop circuit operating on low voltage |
| US7375568B2 (en) | 2003-06-16 | 2008-05-20 | Nec Corporation | Logic circuit with restrained leak current to differential circuit |
| JP2006203762A (ja) * | 2005-01-24 | 2006-08-03 | Nec Electronics Corp | フリップフロップ回路および半導体装置 |
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