JP6907734B2

JP6907734B2 - 駆動回路

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Publication number: JP6907734B2
Application number: JP2017114440A
Authority: JP
Inventors: 泰三巽
Original assignee: Sumitomo Electric Industries Ltd
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Priority date: 2017-06-09
Filing date: 2017-06-09
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Description

本発明は、駆動回路に関する。

光通信で使用される送信モジュールは、電界吸収型変調器（ＥＡＭ）やマッハツェンダ変調器（ＭＺＭ）等の光変調器と、光変調器用の駆動回路とを備えている。駆動回路は、例えばエミッタフォロワ（ＥＦ）回路を介して駆動信号を出力するように構成される（特許文献１参照）。

米国特許第７５１９３０１号公報特開２００４−２９５１５４号公報特開２００２−４３６８０号公報

送信モジュール等の光通信モジュールの小型化が進むにつれて電力密度が高くなり、モジュール内で発生するジュール熱の放熱性が得られにくくなるため、駆動回路の消費電力を減らす対策が必要になる。例えば特許文献１には、エミッタフォロワ回路への入力信号を、エミッタフォロワ回路の電流源として機能するトランジスタのベースにも入力する回路構成が開示されている。このような回路構成によれば、電流源の電流（トランジスタを流れる電流）を入力信号に応じて変化させることで、電流源が直流電流源である場合よりも電流源を流れる電流を減らし、駆動回路の消費電力を低減できる可能性がある。しかしこの場合、トランジスタの応答遅延に起因して、駆動回路の出力振幅が低下する等の不具合が生じる。例えば変調器の変調速度が速くなり、駆動回路による駆動速度が速くなるほど、この課題が顕在化する。

本発明の一側面は、消費電力の低減と駆動速度の向上とを両立させることが可能な駆動回路を提供する。

本発明の一態様に係る駆動回路は、互いに反対の位相を有する正相成分および逆相成分を含む差動入力信号を増幅して光変調器を駆動する駆動信号を生成する駆動回路であって、差動入力信号を受ける入力端子と、入力端子を介して差動入力信号を受け、差動入力信号の電圧を第１のシフト電圧値だけ低下させて、互いに反対の位相を有する正相成分および逆相成分を含む第１の差動信号として出力する第１のエミッタフォロワ回路と、第１の差動信号の電圧を第２のシフト電圧値だけ低下させて、互いに反対の位相を有する正相成分および逆相成分を含む第２の差動信号として出力するレベルシフト回路と、それぞれ、制御端子と、第１の電流端子と、第２の電流端子と、を有する一対の第１のトランジスタと、一対の第１のトランジスタのそれぞれの第１の電流端子と共通に電気的に接続される第１の電流源と、を含み、第１の差動信号の逆相成分を一対の第１のトランジスタの一方の制御端子で受けるとともに第１の差動信号の正相成分を一対の第１のトランジスタの他方の制御端子で受け、互いに反対の位相を有する正相成分および逆相成分を含む第３の差動信号の正相成分を一対の第１のトランジスタの一方の第２の電流端子から出力するとともに第３の差動信号の逆相成分を一対の第１のトランジスタの他方の第２の電流端子から出力する第１の差動回路と、それぞれ、制御端子と、第１の電流端子と、第２の電流端子と、を有する一対の第２のトランジスタを含み、第３の差動信号の正相成分を一対の第２のトランジスタの一方の制御端子で受けるとともに第３の差動信号の逆相成分を一対の第２のトランジスタの他方の制御端子で受ける第２のエミッタフォロワ回路と、それぞれ、制御端子と、第１の電流端子と、第２の電流端子と、を有する一対の第３のトランジスタと、一対の第３のトランジスタのそれぞれの第１の電流端子と共通に電気的に接続される第２の電流源と、を含み、第２の差動信号の逆相成分を一対の第３のトランジスタの一方の制御端子で受けるとともに第２の差動信号の正相成分を一対の第３のトランジスタの他方の制御端子で受ける第２の差動回路と、一対の第２のトランジスタの一方の第１の電流端子および一対の第３のトランジスタの一方の第２の電流端子と電気的に接続される第１の出力ノードと、一対の第２のトランジスタの他方の第１の電流端子および一対の第３のトランジスタの他方の第２の電流端子と電気的に接続される第２の出力ノードと、を含み、第１の出力ノードと第２の出力ノードの少なくとも一方から駆動信号を出力する出力端子と、を具備する。

本発明の一側面によれば、消費電力の低減と駆動速度の向上とを両立させることが可能な駆動回路が提供される。

実施形態に係る駆動回路が適用される光送信モジュールの概略構成を示す図である。実施形態に係る駆動回路および駆動回路に接続される光変調器の概略構成を示す図である。図２に示される駆動回路の動作概要を示す図である。比較例に係る駆動回路の概略構成を示す図である。比較例に係る駆動回路の動作概要を示す図である。比較例に係る駆動回路の動作概要を示す図である。別のレベルシフト回路の概略構成を示す図である。別の位置に設けられるレベルシフト回路等の概略構成を示す図である。別の変調器の接続構成の例を示す図である。別の変調器の接続構成の例を示す図である。別の変調器の接続構成の例を示す図である。別の変調器の接続構成の例を示す図である。別の変調器の接続構成の例を示す図である。

[本発明の実施形態の説明]
最初に本発明の実施形態の内容を列記して説明する。

上記の駆動回路では、第２のエミッタフォロワ回路のトランジスタの制御端子には、第１の差動回路から、第３の差動信号が入力され、第２の差動回路のトランジスタの制御端子には、レベルシフト回路から、第２の差動信号が入力される。この場合、第２のエミッタフォロワ回路と第２の差動回路とのプッシュプル動作によって出力端子に駆動信号を発生させることができるので、例えば第２のエミッタフォロワ回路のトランジスタに直流電流を流して動作させる場合よりも、駆動回路の消費電力を低減することができる。また、プッシュプル動作においては、第２のエミッタフォロワ回路のトランジスタの制御端子に入力される信号の位相（つまり第３の差動信号の位相）と、第２の差動回路のトランジスタの第１の電流端子を流れる電流の位相（つまり第２の差動信号に応答して流れる電流）とが正確に反転していることが望ましい。この場合、駆動回路による駆動速度が速くなるほど（例えば駆動信号に含まれる周波数成分が高周波成分になるほど）、回路内のトランジスタの応答時間（例えばベース応答時間）に起因する遅延の影響が無視できなくなる。上記の駆動回路では、第２のエミッタフォロワ回路のトランジスタの制御端子に入力される信号には、第１の差動回路のトランジスタの応答時間に起因する遅延が含まれる。第２の差動回路のトランジスタの第１の電流端子を流れる電流には、第２の差動回路のトランジスタの応答時間に起因する遅延が含まれる。このように、第１のエミッタフォロワ回路から第１の差動回路およびエミッタフォロワ回路を通る経路と、第１のエミッタフォロワ回路から第２の差動回路を通る経路のいずれにもトランジスタの応答時間に起因する遅延を生じさせることによって、２つの経路に生じる遅延量を近づけることができる。したがって、駆動速度が速い場合であっても、第２のエミッタフォロワ回路のトランジスタの制御端子に入力される信号の位相と第２の差動回路のトランジスタの第１の電流端子を流れる電流の位相とが正確に反転されたプッシュプル動作が実現される。以上より、駆動速度の向上と消費電力の低減とを両立させることができる。

第１のエミッタフォロワ回路は、それぞれ、制御端子と、第１の電流端子と、第２の電流端子と、を有する一対の第４のトランジスタを含み、差動入力信号の逆相成分を一対の第４のトランジスタの一方の制御端子で受けるとともに差動入力信号の正相成分を一対の第４のトランジスタの他方の制御端子で受け、第１の差動信号の逆相成分を一対の第４のトランジスタの一方の第１の電流端子から出力するとともに第１の差動信号の正相成分を一対の第４のトランジスタの他方の第１の電流端子から出力してもよい。このような構成の第１のエミッタフォロワ回路により、駆動回路の入力インピーダンスを高くすることができる。

一対の第１のトランジスタのサイズと、一対の第３のトランジスタのサイズとの比率は、０．８〜１．２５であってもよい。このように各トランジスタのサイズを同程度に設定することで、トランジスタのサイズに起因する、第１の差動回路のトランジスタの応答時間に起因する遅延量と、第２の差動回路のトランジスタの応答時間に起因する遅延量とを近づけることができる。したがって、上述の２つの経路に生じる遅延量を近づけることができる。

第１の電流源を流れる電流の大きさと、第２の電流源を流れる電流の大きさとの比率は、０．８〜１．２５であってもよい。このように各電流源を流れる電流の大きさを同程度に設定することで、トランジスタを流れる電流の大きさに起因する、第１の差動回路トランジスタの応答時間に起因する遅延量と、第２の差動回路のトランジスタの応答時間に起因する遅延量とを近づけることができる。したがって、上述の２つの経路に生じる遅延量を近づけることができる。

第１の差動回路は、一対の第１のトランジスタの一方の第１の電流端子と第１の電流源との間に接続される第１の抵抗素子と、一対の第１のトランジスタの他方の第１の電流端子と第１の電流源との間に接続される第２の抵抗素子と、をさらに含み、第２の差動回路は、一対の第３のトランジスタの一方の第１の電流端子と第２の電流源との間に接続される第３の抵抗素子と、一対の第３のトランジスタの他方の第１の電流端子と第２の電流源との間に接続される第４の抵抗素子と、をさらに含み、第１の抵抗素子の抵抗値と第３の抵抗素子の抵抗値との比率、および第２の抵抗素子の抵抗値と第４の抵抗素子の抵抗値との比率は、０．８〜１．２５であってもよい。このように各抵抗素子の抵抗値を同程度に設定することで、トランジスタの第２の電流端子の抵抗（例えばエミッタ抵抗）の大きさに起因する、第１の差動回路のトランジスタの応答時間に起因する遅延量と、第２の差動回路のトランジスタの応答時間に起因する遅延量とを近づけることができる。したがって、上述の２つの経路に生じる遅延量を近づけることができる。

以下、添付図面を参照しながら本発明による駆動回路の実施の形態を詳細に説明する。図面中同一の要素には同一の符号を付し重複する説明は省略する。本明細書において、トランジスタは、バイポーラトランジスタおよび電界効果トランジスタ（ＦＥＴ）の双方を含むものとする。以下の説明では、トランジスタが、制御端子であるベース、第１の電流端子であるエミッタおよび第２の電流端子であるコレクタを有するバイポーラトランジスタである場合を例に挙げて説明する。トランジスタがＦＥＴである場合には、ベース、エミッタおよびコレクタは、ゲート、ソースおよびドレインにそれぞれ読み替えてよい。

図１は、実施形態に係る駆動回路が適用される光送信モジュールの概略構成を示す図である。光送信モジュール１は、駆動回路１０と、光源２０と、光変調器３０とを含む。光送信モジュール１は、例えば光通信で使用される。光源２０は、特定の波長を有する連続波光（ＣＷ光）を光変調器３０に供給する。光源２０の例は、レーザダイオードである。光変調器３０は、光源２０から供給されたＣＷ光を変調して光信号を出力する。光変調器３０の例は、ＥＡＭまたはＭＺＭである。光変調器３０内で光導波路を形成する材料の例は、ニオブ酸リチウム（LiNbO₃）、リン化インジウム（InP）、シリコン（Si）等である。駆動回路１０は、入力信号に応じて光変調器３０の特性に適した駆動信号を生成し、光変調器３０を駆動するために用いられる。光変調器３０は。駆動回路１０から供給された駆動信号に応じてＣＷ光を変調する。変調方式の例は、強度変調、位相変調、直角位相振幅変調（QAM）等である。光送信モジュール１は、３２Ｇｂａｕｄ〜５６Ｇｂａｕｄまたはそれ以上の高速な変調速度に対応した高速通信で使用することが想定されている。この場合、駆動回路１０は、２０ＧＨｚ〜３０ＧＨｚまたはそれ以上の高周波帯域の電気信号（例えば駆動信号）を扱う必要がある。電気信号の速度が速くなるほど、それを伝送する伝送線路でのエネルギー損失が大きくなり、電磁誘導や電磁放射を起こしやすくなるので駆動回路１０と光変調器３０とは近接して配置されることが好ましい。そのため、駆動回路１０と光変調器３０とは一つのパッケージ内に実装されていても良い。

図２は、実施形態に係る駆動回路１０および駆動回路１０に接続される光変調器３０の概略構成を示す図である。駆動回路１０は、電源線１１から供給される電圧によって動作し、光変調器３０を駆動する。図２に示される例では、電源線１１は、接地電位であるグラウンド（ＧＮＤ）電位を基準とした電源電圧Ｖｃｃを供給する。光変調器３０は、光変調器素子を含む。光変調器素子は、ＣＷ光あるいは変調によって生成される光信号等を伝送する光導波路と光導波路上に駆動信号を印加するための電極や駆動信号を伝送するための伝送線路等を含んで形成される。伝送線路の先端には後述する整合回路３１が接続されていてもよい。整合回路３１は、光変調器素子と共に一つのパッケージ内に実装されていてもよい。すなわち、光変調器３０は光変調器素子と整合回路３１とを含んでいてもよい。

駆動回路１０は、入力ノードＮ１、Ｎ２を含む。入力ノードＮ１、Ｎ２には、差動入力信号Ｖｉｎ、ＶｉｎＢが入力される。入力ノードＮ１、Ｎ２は、例えば、パッケージの表面の電極やリードとして具現化された場合には、入力端子となる。差動入力信号Ｖｉｎ、ＶｉｎＢは、互いに反対の位相を有する正相成分Ｖｉｎ、逆相成分ＶｉｎＢを含む。例えば、正相成分Ｖｉｎと逆相成分ＶｉｎＢは一対の相補信号であり、それぞれの電圧振幅は互いに略等しく、一方の信号電圧が増加するときに他方の信号は減少し、一方の信号が減少するときに他方の信号は増加する。また、一対の相補信号の一方がピーク値をとるときに一対の相補信号の他方はボトム値をとり、一対の相補信号の一方がボトム値をとるときに一対の相補信号の他方はピーク値をとる。なお、以下の説明にて現れる他の差動信号も、いずれもこのような正相成分と逆相成分を含んでいる。入力ノードＮ１は、逆相成分ＶｉｎＢが入力される第１の入力ノードである。入力ノードＮ２は、正相成分Ｖｉｎが入力される第２の入力ノードである。なお、差動信号は、正相信号と逆相信号とを入れ替えると論理が反転するという性質を持っている。そのため、バイナリデータを伝送する場合に、差動信号の論理を反転するために、入力ノードＮ１に正相成分Ｖｉｎを入力し、入力ノードＮ２に逆相成分ＶｉｎＢを入力してもよい。

駆動回路１０は、エミッタフォロワ回路ＥＦ１をさらに含む。エミッタフォロワ回路ＥＦ１は、駆動回路１０の入力側に設けられる入力側エミッタフォロワ回路であり、入力端子（入力ノードＮ１、Ｎ２）と、後述の差動回路Ｄｉｆｆ１および差動回路Ｄｉｆｆ２との間に設けられる。エミッタフォロワ回路ＥＦ１は、トランジスタＴｒ１およびトランジスタＴｒ２を含む。トランジスタＴｒ１およびトランジスタＴｒ２は、実質的に同じ特性を有するように設計される。例えば、トランジスタＴｒ１およびトランジスタＴｒ２のサイズが同じになるように、各トランジスタが設計される。トランジスタのサイズの例は、ベース、エミッタ、コレクタの面積である。従って、トランジスタＴｒ１およびトランジスタＴｒ２は一対のトランジスタ（一対の第４のトランジスタ）として扱ってもよい。

トランジスタＴｒ１のベースは、入力ノードＮ１に電気的に接続される。トランジスタＴｒ１のベースには、逆相成分ＶｉｎＢが入力される。トランジスタＴｒ１のコレクタは、電源線１１に電気的に接続される。トランジスタＴｒ１のコレクタには、電源電圧Ｖｃｃが印加される。トランジスタＴｒ１のエミッタは、後述のレベルシフト回路ＬＳを介して電流源ＣＳ１に電気的に接続される。電流源ＣＳ１は、トランジスタＴｒ１のコレクタからエミッタに向かって所定の電流が流れるように、レベルシフト回路ＬＳとグラウンドとの間に接続される。電流源ＣＳ１は、例えば半導体素子等の能動素子および抵抗素子等の受動素子を組み合わせて構成される公知の電流源回路を含んで構成される。他の電流源についても同様である。電流源ＣＳ１は、エミッタフォロワ回路ＥＦ１に含まれる要素であってもよい。トランジスタＴｒ１のエミッタは、差動回路Ｄｉｆｆ１のトランジスタＴｒ３のベースにも接続され、差動回路Ｄｉｆｆ２のトランジスタＴｒ７のベースにも電気的に接続される。トランジスタＴｒ１は、ベースに印加されたベース電圧とほぼ同相（つまり逆相成分ＶｉｎＢとほぼ同相）のエミッタ電流をエミッタから出力するとともにベース電圧よりもベース・エミッタ間電圧だけ低いエミッタ電圧をエミッタに出力するエミッタフォロワとして機能する。トランジスタＴｒ１のエミッタと、他の要素との接続点を、ノードｎＶ１ｎと称し図示する。

トランジスタＴｒ２のベースは、入力ノードＮ２に電気的に接続される。トランジスタＴｒ２のベースには、正相成分Ｖｉｎが入力される。トランジスタＴｒ２のコレクタは、電源線１１に電気的に接続される。トランジスタＴｒ２のコレクタには、電源電圧Ｖｃｃが印加される。トランジスタＴｒ２のエミッタは、レベルシフト回路ＬＳを介して電流源ＣＳ２に電気的に接続される。電流源ＣＳ２は、トランジスタＴｒ２のコレクタからエミッタに向かって所定の電流が流れるように、レベルシフト回路ＬＳとグラウンドとの間に接続される。電流源ＣＳ２の電流値は、電流源ＣＳ１の電流値と実質的に同じ値に設定されてよい。電流源ＣＳ２は、エミッタフォロワ回路ＥＦ１に含まれる要素であってもよい。トランジスタＴｒ２のエミッタは、差動回路Ｄｉｆｆ１のトランジスタＴｒ４のベースにも接続され、差動回路Ｄｉｆｆ２のトランジスタＴｒ８のベースにも電気的に接続される。トランジスタＴｒ２は、ベースに印加されたベース電圧とほぼ同相（つまり正相成分Ｖｉｎとほぼ同相）のエミッタ電流をエミッタから出力するとともにベース電圧よりもベースエミッタ間電圧だけ低いエミッタ電圧をエミッタから出力するエミッタフォロワとして機能する。トランジスタＴｒ２のエミッタと、他の要素との接続点を、ノードｎＶ１ｐと称し図示する。

エミッタフォロワ回路ＥＦ１を備えることによって、駆動回路１０の入力インピーダンスが高められる。エミッタフォロワ回路ＥＦ１は、高い入力インピーダンスを低い出力インピーダンスに変換する作用があり、低い出力インピーダンスでエミッタ電流やエミッタ電圧を出力することによってそれらを受ける後段の回路を高速に駆動することができる。上述したように、トランジスタＴｒ１は、入力差動信号の逆相成分ＶｉｎＢを所定の電圧値（ベース・エミッタ間電圧の値）だけ低下させてノードｎＶ１ｎに出力し、トランジスタＴｒ２は、入力差動信号の正相成分Ｖｉｎを所定の電圧値（ベース・エミッタ間電圧の値）だけ低下させてノードｎＶ１ｐに出力する。従って、トランジスタＴｒ１およびトランジスタＴｒ２を実質的に同じ特性を有するように設計することで、エミッタフォロワ回路ＥＦ１は、入力差動信号を所定の電圧値（第１のシフト電圧値）だけ低下させた差動信号（第１の差動信号）をノードｎＶ１ｐ、ｎＶ１ｎに出力することができる。第１のシフト電圧値は、後述する電流源ＣＳ１、ＣＳ２の供給する電流を変えることによって調節できる。

駆動回路１０は、レベルシフト回路ＬＳをさらに含んでよい。レベルシフト回路ＬＳは、エミッタフォロワ回路ＥＦ１の出力電圧（ノードｎＶ１ｎ、ｎＶ１ｐにおける電圧）を、差動回路Ｄｉｆｆ１のトランジスタＴｒ３、Ｔｒ４のベース電圧および差動回路Ｄｉｆｆ２のトランジスタＴｒ７、Ｔｒ８のベース電圧に適したレベルにシフトさせる。この例では、レベルシフト回路ＬＳは、ダイオードＤ１およびダイオードＤ２を含む。ダイオードＤ１およびダイオードＤ２は、同じ特性を有するように設計される。ダイオードＤ１のアノードはトランジスタＴｒ１のエミッタに接続され、ダイオードＤ１のカソードは、トランジスタＴｒ７のベースに接続される。ダイオードＤ１のカソードは、電流源ＣＳ１にも接続されており、ダイオードＤ１のアノードからカソードに向かって順方向電流が流れるようになっている。トランジスタＴｒ１のエミッタ電圧（ノードｎＶ１ｎの電圧）よりもダイオードＤ１のアノード・カソード間電圧だけ低い電圧が、トランジスタＴｒ７のベースに入力される。ダイオードＤ２のアノードはトランジスタＴｒ２のエミッタに接続され、ダイオードＤ２のカソードはトランジスタＴｒ８のベースに接続される。ダイオードＤ２のカソードは、電流源ＣＳ２にも接続されており、ダイオードＤ２のアノードからカソードに向かって順方向電流が流れるようになっている。トランジスタＴｒ２のエミッタ電圧（ノードｎＶ１ｐの電圧）よりもダイオードＤ２のアノード・カソード間電圧だけ低い電圧が、トランジスタＴｒ８のベースに入力される。従って、レベルシフト回路ＬＳは、エミッタフォロワ回路ＥＦ１から出力された差動信号（第１の差動信号）を所定の電圧値（第２のシフト電圧値）だけ低下させた差動信号（第２の差動信号）を生成し、差動回路Ｄｉｆｆ２のトランジスタＴｒ７、Ｔｒ８に供給する。第２のシフト電圧値は、ダイオードＤ１、Ｄ２の電流電圧特性と電流源ＣＳ１、ＣＳ２の供給する電流とに応じて設定される。

駆動回路１０は、差動回路Ｄｉｆｆ１をさらに含む。差動回路Ｄｉｆｆ１は、エミッタフォロワ回路ＥＦ１の後段に設けられる第１の差動回路であり、トランジスタＴｒ３、Ｔｒ４と、抵抗素子Ｒ１〜Ｒ４とを含む。トランジスタＴｒ３およびトランジスタＴｒ４は、実質的に同じ特性を有するように設計される。従って、トランジスタＴｒ３およびトランジスタＴｒ４を一対のトランジスタ（一対の第１のトランジスタ）として扱ってもよい。抵抗素子Ｒ１および抵抗素子Ｒ２は、実質的に同じ抵抗値を有するように設計される。抵抗素子Ｒ３および抵抗素子Ｒ４は、実質的に同じ抵抗値を有するように設計される。すなわち、差動回路Ｄｉｆｆ１は、回路のトポロジーおよび各部品の定数も含めて回路図上にて左右対象となるように構成される。

トランジスタＴｒ３のベースは、ノードｎＶ１ｎ（トランジスタＴｒ１のエミッタ）に電気的に接続される。トランジスタＴｒ３のベースには、入力ノードＮ１から逆相成分ＶｉｎＢ、より具体的にはトランジスタＴｒ１のエミッタ電圧（第１の差動信号の逆相成分）が入力される。トランジスタＴｒ３のコレクタは、抵抗素子Ｒ１を介して電源線１１に電気的に接続される。トランジスタＴｒ３のエミッタは、抵抗素子Ｒ３を介して電流源ＣＳ３に電気的に接続される。電流源ＣＳ３は、抵抗素子Ｒ３とグラウンドとの間に接続される。電流源ＣＳ３は、差動回路Ｄｉｆｆ１に含まれる要素であってもよい。トランジスタＴｒ３には、ベース電圧に応じて、ベース電圧とほぼ同相のコレクタ電流が流れる。コレクタ電流が抵抗素子Ｒ１を流れて電圧降下が生じることによって、トランジスタＴｒ３のコレクタには、コレクタ電流と逆相の電圧が発生する。結果として、トランジスタＴｒ３のコレクタは、逆相成分ＶｉｎＢ、より具体的には第１の差動信号の逆相成分とほぼ逆相の信号（第２の差動信号の正相成分）を出力する。なお、抵抗素子Ｒ１に代えてトランジスタ等を抵抗素子として用いてもよい。

トランジスタＴｒ４のベースは、ノードｎＶ１ｐ（トランジスタＴｒ２のエミッタ）に電気的に接続される。トランジスタＴｒ４のベースには、入力ノードＮ２から正相成分Ｖｉｎ、より具体的にはトランジスタＴｒ２のエミッタ電圧（第１の差動信号の正相成分）が入力される。トランジスタＴｒ４のコレクタは、抵抗素子Ｒ２を介して電源線１１に電気的に接続される。トランジスタＴｒ４のエミッタは、抵抗素子Ｒ４を介して電流源ＣＳ３に電気的に接続される。電流源ＣＳ３は、抵抗素子Ｒ４とグラウンドとの間に接続される。従って、トランジスタＴｒ３のエミッタが抵抗素子Ｒ３を介して電流源ＣＳ３に接続されるとともに、トランジスタＴｒ４のエミッタが抵抗素子Ｒ４を介して電流源ＣＳ３に接続される。トランジスタＴｒ４には、ベース電圧に応じて、ベース電圧とほぼ同相のコレクタ電流が流れる。コレクタ電流が抵抗素子Ｒ２を流れて電圧降下が生じることによって、トランジスタＴｒ４のコレクタには、コレクタ電流と逆相の電圧が発生する。結果として、トランジスタＴｒ４コレクタは、正相成分Ｖｉｎ、より具体的には第１の差動信号の正相成分とほぼ逆相の信号（第２の差動信号の逆相成分）を出力する。なお、抵抗素子Ｒ２に代えてトランジスタ等を抵抗素子として用いてもよい。ところで、このように構成された差動回路Ｄｉｆｆ１において、電流源ＣＳ３が供給する電流は、トランジスタＴｒ３のベース電位とトランジスタＴｒ４のベース電位とに応じて、トランジスタＴｒ３のコレクタ電流とトランジスタＴｒ４のコレクタ電流とに配分される。例えば、トランジスタＴｒ３のベース電位がトランジスタＴｒ４のベース電位よりも高いときにはトランジスタＴｒ３のコレクタ電流はトランジスタＴｒ４のコレクタ電流よりも多く配分される。また、トランジスタＴｒ３のベース電位がトランジスタＴｒ４のベース電位よりも低いときにはトランジスタＴｒ３のコレクタ電流はトランジスタＴｒ４のコレクタ電流よりも少なく配分される。トランジスタＴｒ３のベース電位とトランジスタＴｒ４のベース電位とが略等しいときには電流源ＣＳ３が供給する電流はほぼ半分ずつトランジスタＴｒ３のコレクタ電流とトランジスタＴｒ４のコレクタ電流とに配分される。トランジスタＴｒ３のベース電位がトランジスタＴｒ４のベース電圧よりもある一定値を超えて高くなると、電流源ＣＳ３が供給する電流のほぼ全部がトランジスタＴｒ３に流れて、トランジスタＴｒ４にはほとんど流れなくなる。また、トランジスタＴｒ４のベース電位がトランジスタＴｒ３のベース電位よりもある一定値を超えて高くなると、電流源ＣＳ３が供給する電流のほぼ全部がトランジスタＴｒ４に流れて、トランジスタＴｒ３にはほとんど流れなくなる。このように、トランジスタＴｒ３のベース電位とトランジスタＴｒ４のベース電位とに一対の相補信号（例えば、第１の差動信号）が入力されると、それに応じて電流源ＣＳ３が供給する電流が抵抗素子Ｒ１と抵抗素子Ｒ２とに相補的に配分されて、トランジスタＴｒ３のコレクタとトランジスタＴｒ４のコレクタとに増幅された一対の相補信号として差動信号（第３の差動信号）が出力される。第３の差動信号の電圧は、抵抗素子Ｒ1、Ｒ２が接続された電源線１１の電圧値（この場合、電源電圧ＶＣＣ）が基準となる。第３の差動信号の正相成分と逆相成分のそれぞれの電圧振幅は、抵抗素子Ｒ１、Ｒ２の抵抗値と電流源ＣＳ３が供給する電流の電流値を掛けた値となる。差動回路Ｄｉｆｆ１の差動電圧利得は、例えば、抵抗素子Ｒ１、Ｒ２の抵抗値と抵抗素子Ｒ３，Ｒ４の抵抗値との比によって設定することができる。なお、抵抗素子Ｒ３、Ｒ４は使用せずに、トランジスタＴｒ３、Ｔｒ４のそれぞれのエミッタが直接、電流源ＣＳ３に接続されてもよい。差動回路Ｄｉｆｆ１において、抵抗素子Ｒ１とトランジスタＴｒ３のコレクタとの間と、抵抗素子Ｒ２とトランジスタＴｒ４のコレクタとの間とにぞれぞれカスコードトランジスタ等が挿入され、抵抗素子Ｒ１、Ｒ２それぞれのカスコードトランジスタとの接続点から第３の差動信号が出力されてもよい。

駆動回路１０は、エミッタフォロワ回路ＥＦ２をさらに含む。エミッタフォロワ回路ＥＦ２は、差動回路Ｄｉｆｆ１の後段に設けられる出力側エミッタフォロワ回路であり、トランジスタＴｒ５およびトランジスタＴｒ６を含む。トランジスタＴｒ５およびトランジスタＴｒ６は、実質的に同じ特性を有するように設計される。トランジスタＴｒ５およびトランジスタＴｒ６は、一対のトランジスタ（一対の第２のトランジスタ）として扱ってもよい。トランジスタＴｒ５のベースは、トランジスタＴｒ３のコレクタに電気的に接続される。トランジスタＴｒ５のベースには、トランジスタＴｒ３のコレクタによって出力された信号（逆相成分ＶｉｎＢとほぼ逆相の信号、より具体的には第３の差動信号の正相成分）が入力される。トランジスタＴｒ５のコレクタは、電源線１１に接続される。トランジスタＴｒ５のコレクタには、電源電圧Ｖｃｃが印加される。トランジスタＴｒ５のエミッタは、差動回路Ｄｉｆｆ２を介して電流源ＣＳ４に電気的に接続される。電流源ＣＳ４は、後述する差動回路Ｄｉｆｆ２とグラウンドとの間に接続される。電流源ＣＳ４は、エミッタフォロワ回路ＥＦ２に含まれる要素であってもよい。トランジスタＴｒ５のエミッタは、差動回路Ｄｉｆｆ２のトランジスタＴｒ７のコレクタにも接続される。トランジスタＴｒ５は、ベース電圧とほぼ同相（つまり逆相成分ＶｉｎＢとほぼ逆相）のエミッタ電流を出力するとともにベース電圧よりもベース・エミッタ間電圧だけ低いエミッタ電圧を出力するエミッタフォロワとして機能する。トランジスタＴｒ５のエミッタ電流を、エミッタ電流Ｉｅと称し図示する。

トランジスタＴｒ６のベースは、トランジスタＴｒ４のコレクタに電気的に接続される。トランジスタＴｒ６のベースには、トランジスタＴｒ４のコレクタによって出力された信号（正相成分Ｖｉｎとほぼ逆相の信号、より具体的には第３の差動信号の逆相成分）が入力される。トランジスタＴｒ６のコレクタは、電源線１１に接続される。トランジスタＴｒ６のコレクタには、電源電圧Ｖｃｃが印加される。トランジスタＴｒ６のエミッタは、差動回路Ｄｉｆｆ２を介して電流源ＣＳ４に電気的に接続される。電流源ＣＳ４は、差動回路Ｄｉｆｆ２とグラウンドとの間に接続される。トランジスタＴｒ６のエミッタは、差動回路Ｄｉｆｆ２のトランジスタＴｒ８のコレクタにも接続される。トランジスタＴｒ６は、ベース電圧とほぼ同相（つまり正相成分Ｖｉｎとほぼ逆相）のエミッタ電流を出力するとともにベース電圧よりもベースエミッタ間電圧だけ低いエミッタ電圧を出力するエミッタフォロワとして機能する。

駆動回路１０は、差動回路Ｄｉｆｆ２をさらに含む。差動回路Ｄｉｆｆ２は、レベルシフト回路ＬＳの後段に設けられる出力側差動回路であり、トランジスタＴｒ７、Ｔｒ８と、抵抗素子Ｒ５、Ｒ６とを含む。トランジスタＴｒ７およびトランジスタＴｒ８は、実質的に同じ特性を有するように設計される。トランジスタＴｒ７およびトランジスタＴｒ８は、一対のトランジスタ（一対の第３のトランジスタ）として扱ってもよい。抵抗素子Ｒ５および抵抗素子Ｒ６は、実質的に同じ抵抗値を有するように設計される。すなわち、差動回路Ｄｉｆｆ２は、回路のトポロジーおよび各部品の定数も含めて回路図上にて左右対象となるように構成される。

トランジスタＴｒ７のベースは、レベルシフト回路ＬＳのダイオードＤ１のカソードに電気的に接続される。トランジスタＴｒ７のベースには、入力ノードＮ１からの逆相成分ＶｉｎＢ、より具体的にはトランジスタＴｒ１のエミッタ電圧をレベルシフト回路ＬＳのダイオードＤ１によってレベルシフトさせた電圧（第２の差動信号の逆相成分）が入力される。トランジスタＴｒ７のコレクタは、エミッタフォロワ回路ＥＦ２のトランジスタＴｒ５のエミッタに電気的に接続される。トランジスタＴｒ７のエミッタは、抵抗素子Ｒ５を介して電流源ＣＳ４に電気的に接続される。トランジスタＴｒ７には、ベース電圧とほぼ同相のコレクタ電流が流れる。結果として、トランジスタＴｒ７のコレクタは、逆相成分ＶｉｎＢとほぼ同相の電流信号（コレクタ電流）を出力する。トランジスタＴｒ７のコレクタ電流を、コレクタ電流Ｉｃと称し図示する。

トランジスタＴｒ８のベースは、レベルシフト回路ＬＳのダイオードＤ２のカソードに電気的に接続される。トランジスタＴｒ８のベースには、入力ノードＮ２からの正相成分Ｖｉｎ、より具体的にはトランジスタＴｒ２のエミッタ電圧をレベルシフト回路ＬＳのダイオードＤ２によってレベルシフトさせた電圧（第２の差動信号の正相成分）が入力される。トランジスタＴｒ８のコレクタは、エミッタフォロワ回路ＥＦ２のトランジスタＴｒ６のエミッタに電気的に接続される。トランジスタＴｒ８のエミッタは、抵抗素子Ｒ６を介して電流源ＣＳ４に電気的に接続される。トランジスタＴｒ８には、ベース電圧とほぼ同相のコレクタ電流が流れる。結果として、トランジスタＴｒ８のコレクタは、正相成分Ｖｉｎとほぼ同相の電流信号（コレクタ電流）を出力する。

駆動回路１０は、出力ノードＮ３、Ｎ４をさらに含む。出力ノードＮ３、Ｎ４は、差動出力信号（駆動信号）Ｄｏｕｔ、ＤｏｕｔＢを出力する。差動出力信号Ｄｏｕｔ、ＤｏｕｔＢは、互いに反対の位相を有する正相成分Ｄｏｕｔ、逆相成分ＤｏｕｔＢを含む。出力ノードＮ３は、正相成分Ｄｏｕｔが出力される第１の出力ノードである。出力ノードＮ４は、逆相成分ＤｏｕｔＢが出力される第２の出力ノードである。出力ノードＮ３、Ｎ４は、例えば、パッケージの表面の電極やリードとして具現化された場合には、出力端子となる。出力ノードＮ３は、エミッタフォロワ回路ＥＦ２のトランジスタＴｒ５（一対の第２のトランジスタの一方）のエミッタと、差動回路Ｄｉｆｆ２のトランジスタＴｒ７（一対の第３のトランジスタの一方）のコレクタとの間に接続される。出力ノードＮ３には、トランジスタＴｒ５のエミッタ電流ＩｅとトランジスタＴｒ７のコレクタ電流Ｉｃとの差電流が流れる。出力ノードＮ３を流れる電流を、出力電流Ｉｏｕｔｐと称し図示する。出力ノードＮ４は、エミッタフォロワ回路ＥＦ２のトランジスタＴｒ６（一対の第２のトランジスタの他方）のエミッタと、差動回路Ｄｉｆｆ２のトランジスタＴｒ８（一対の第３のトランジスタの他方）のコレクタとの間に接続される。出力ノードＮ４には、トランジスタＴｒ６のエミッタ電流とトランジスタＴｒ８のコレクタ電流との差電流が流れる。出力ノードＮ４を流れる電流を、出力電流Ｉｏｕｔｎと称する（不図示）。差動回路Ｄｉｆｆ２の機能については後述する。この例において、出力電流Ｉｏｕｔｐ、Ｉｏｕｔｎは差動信号となる。

図２に示される例では、光変調器３０は、伝送線路型の進行波型ＭＺＭであり、光変調器素子としてＰＮ接合またはＰＩＮ接合ダイオードを含む。この例では、光変調器３０がバイアス回路を要しており、駆動回路１０は、出力ノードＮ５（出力端子）をさらに含む。出力ノードＮ５は、バイアス回路ＢＣによって発生するバイアス電圧を、光変調器３０に供給する。バイアス電圧によって、駆動信号の基準電位が設定される。例えば、光変調器３０のＰＩＮ接合ダイオードに逆バイアス電圧（例えば１〜−１０Ｖ）が印加されるよう、ＰＩＮ接合ダイオードのカソードが、出力ノードＮ５に接続される。出力ノードＮ５には、バイアス回路ＢＣによって、出力ノードＮ３および出力ノードＮ４の電圧よりも高い電圧が供給される。バイアス回路ＢＣが上述の逆バイアス電圧を発生できるように、バイアス回路ＢＣは、コンデンサＣ１を介して電源線１１に接続される。なお、バイアス回路ＢＣおよびコンデンサＣ１は、駆動回路１０の要素であってもよい。バイアス回路ＢＣは、光変調器３０の光学的特性の経時的な変化（ドリフト）を検出して、ドリフトに対して自動的にバイアス電圧を最適値に制御するような回路（自動バイアス制御回路）であってもよい。また、光変調器３０に対しては、整合回路３１が設けられる。図２に示される例では、整合回路３１は、整合用の素子として、抵抗素子Ｒｍ１、Ｒｍ２、Ｒｍ３およびコンデンサＣｍ１、Ｃｍ２を含む。各素子のうち、抵抗素子Ｒｍ２、Ｒｍ３は終端抵抗であり、駆動信号を伝送する伝送線路の先端（終端）に接続される。この例において、駆動信号は差動信号であるので、伝送線路は差動信号の正相成分用と逆相成分用とにそれぞれ１本ずつ用意される。終端抵抗は、それぞれの伝送線路に接続される。終端抵抗の抵抗値は、伝送線路の特性インピーダンスと一致するように設定される。出力電流Ｉｏｕｔｐ、Ｉｏｕｔｎがそれぞれ終端抵抗Ｒｍ２、Ｒｍ３に流れるとそれぞれ電圧信号（駆動信号）Ｄｏｕｔ、ＤｏｕｔＢに変換される。その駆動信号に応じて光変調器素子は変調を行う。この例において、出力電流Ｉｏｕｔｐ、Ｉｏｕｔｎは差動信号であり、それらが終端抵抗によって変換された駆動信号Ｄｏｕｔ、ＤｏｕｔＢも差動信号である。整合回路３１の終端抵抗Ｒｍ２、Ｒｍ３以外の素子は、終端抵抗の接続される終端電圧を生成し、安定化するように設けられる。整合回路３１の構成は、図２に示される例に限定されない。

以上説明した駆動回路１０によれば、エミッタフォロワ回路ＥＦ２のトランジスタＴｒ５のベースには、差動回路Ｄｉｆｆ１から、逆相成分ＶｉｎＢとほぼ逆相の信号（第３の差動信号の正相成分）が入力される。エミッタフォロワ回路ＥＦ２のトランジスタＴｒ６のベースには、差動回路Ｄｉｆｆ１から、正相成分Ｖｉｎとほぼ逆相の信号（第３の差動信号の逆相成分）が入力される。差動回路Ｄｉｆｆ２のトランジスタＴｒ７のベースには、逆相成分ＶｉｎＢとほぼ同相の信号（第２の差動信号の逆相成分）が入力される。差動回路Ｄｉｆｆ２のトランジスタＴｒ８のベースには、正相成分Ｖｉｎとほぼ同相の信号（第２の差動信号の正相成分）が入力される。この場合、エミッタフォロワ回路ＥＦ２と差動回路Ｄｉｆｆ２とのプッシュプル動作によって、上述した通り、出力ノードＮ３および出力ノードＮ４に駆動信号Ｄｏｕｔ、ＤｏｕｔＢを発生させることができる。

プッシュプル動作の一例を、図３を参照して概念的に説明する。図３のグラフにおいて、横軸は、時刻ｔを示す。縦軸は、トランジスタＴｒ５のベース電位、トランジスタＴｒ５のエミッタ電流Ｉｅ、トランジスタＴｒ７のコレクタ電流Ｉｃ、および出力ノードＮ３を流れる出力電流Ｉｐｏｕｔの大きさを示す。出力電流Ｉｏｕｔｐの大きさは、出力ノードＮ３から光変調器３０に向かう方向を正とした場合の大きさである。なお、以下の説明において、ベース電位というときには、基準電位をグラウンド（ＧＮＤ）電位としたときのベースに印加されるベース電圧のことを意味する。基準電位をグラウンド電位に特定する必要が無い場合にはベース電圧という。なお、コレクタ電位とコレクタ電圧とについても同様に考える。図３のグラフにおいて、トランジスタＴｒ５のベース電位と対となるトランジスタＴｒ６のベース電位は、図示されていないが、上述したようにトランジスタＴｒ５のベース電位とは位相が反対の相補信号となっていることを想定している。

時刻ｔ１１〜ｔ１２において、トランジスタＴｒ５のベース電位が、ハイレベル（ピーク値）からローレベル（ボトム値）に遷移する。トランジスタＴｒ５のエミッタ電流Ｉｅも、ハイレベルからローレベルに遷移する。一方で、トランジスタＴｒ７のコレクタ電流Ｉｃは、ローレベルからハイレベルに遷移する。出力電流Ｉｏｕｔｐ（すなわちＩｅ−Ｉｃ）は、プラスからマイナスに遷移する。なお、出力電流Ｉｏｕｔｐの値は、図２に図示した矢印の方向に流れるとき、すなわち、駆動回路１０から光変調器３０に向かって流れるときに正となり、光変調器３０から駆動回路１０に向かって流れるときに負となる。例えば、出力電流Ｉｏｕｔｐの値が正のとき、出力電流ＩｏｕｔｐはトランジスタＴｒ５のエミッタから出力ノードＮ３を介して光変調器３０へ流れる。出力電流Ｉｏｕｔｐの値が負のとき、出力電流Ｉｏｕｔｐは光変調器３０から出力ノードＮ３を介してトランジスタＴｒ７のコレクタに流れる。

時刻ｔ１２〜ｔ１３において、トランジスタＴｒ５のベース電位が、ローレベルに維持される。トランジスタＴｒ５のエミッタ電流Ｉｅも、ローレベルに維持される。一方で、トランジスタＴｒ７のコレクタ電流Ｉｃは、ハイレベルに維持される。出力電流Ｉｏｕｔｐは、マイナスに維持される。

時刻ｔ１３〜ｔ１４において、トランジスタＴｒ５のベース電位が、ローレベルからハイレベルに遷移する。トランジスタＴｒ５のエミッタ電流Ｉｅも、ローレベルからハイレベルに遷移する。一方で、トランジスタＴｒ７のコレクタ電流Ｉｃは、ハイレベルからローレベルに遷移する。出力電流Ｉｏｕｔｐは、マイナスからプラスに遷移する。

時刻ｔ１４〜ｔ１５において、トランジスタＴｒ５のベース電位が、ハイレベルに維持される。トランジスタＴｒ５のエミッタ電流Ｉｅも、ハイレベルに維持される。一方で、トランジスタＴｒ７のコレクタ電流Ｉｃは、ローレベルに維持される。出力電流Ｉｏｕｔｐは、プラスに維持される。

時刻ｔ１５〜ｔ１６において、時刻ｔ１１〜ｔ１２と同様に、トランジスタＴｒ５のベース電位がハイレベルからローレベルに遷移する。トランジスタＴｒ５のエミッタ電流Ｉｅも、ハイレベルからローレベルに遷移する。一方で、トランジスタＴｒ７のコレクタ電流Ｉｃは、ローレベルからハイレベルに遷移する。出力電流Ｉｏｕｔｐは、プラスからマイナスに遷移する。差動入力信号Ｖｉｎ、ＶｉｎＢに応じて、このような動作が繰り返し実行され得る。

図３において、トランジスタＴｒ５およびトランジスタＴｒ７は、ローレベル時でも完全にはオフにはならず、それぞれオフセット電流が流れている。トランジスタＴｒ５のエミッタ電流のオフセット電流が、オフセット電流Ｉｅ_ｏｆｆｓｅｔ１として図示される。トランジスタＴｒ５のエミッタ電流Ｉｅの振幅値が、振幅値Ｉｅ_ａｍｐ１として図示される。トランジスタＴｒ７のコレクタ電流のオフセット電流が、オフセット電流Ｉｃ_ｏｆｆｓｅｔ１として図示される。トランジスタＴｒ７のコレクタ電流Ｉｃの振幅値が、振幅値Ｉｃ_ａｍｐ１として図示される。オフセット電流Ｉｅ_ｏｆｆｓｅｔ１およびオフセット電流Ｉｃ_ｏｆｆｓｅｔ１が同じ大きさに設定されれば、出力電流Ｉｏｕｐの振幅値Ｉｏｕｔ_ａｍｐは、トランジスタＴｒ５のエミッタ電流Ｉｅの振幅値Ｉｅ_ａｍｐ１と、トランジスタＴｒ７のコレクタ電流Ｉｃの振幅値Ｉｃ_ａｍｐ１との合計値となる。

以上は、エミッタフォロワ回路ＥＦ２および差動回路Ｄｉｆｆ２にそれぞれ含まれる２つのトランジスタのうちの一方のトランジスタどうし、すなわちトランジスタＴｒ５（一対の第２のトランジスタの一方）およびトランジスタＴｒ７（一対の第３のトランジスタの一方）の動作の説明である。他方のトランジスタどうし、すなわち、トランジスタＴｒ６（一対の第２のトランジスタの他方）およびトランジスタＴｒ８（一対の第３のトランジスタの他方）の動作の動作についてもトランジスタＴｒ６のベース電位に対して同様に説明できるので、ここでは説明を省略する。

以上説明した駆動回路１０では、エミッタフォロワ回路ＥＦ２のトランジスタＴｒ５、Ｔｒ６のベースには、差動回路Ｄｉｆｆ１から、差動入力信号（逆相成分ＶｉｎＢ、正相成分Ｖｉｎ）と同相の信号（第３の差動信号）が入力される。差動回路Ｄｉｆｆ２のトランジスタＴｒ７、Ｔｒ８のベースには、差動入力信号（逆相成分ＶｉｎＢ、正相成分Ｖｉｎ）と逆相の信号（第２の差動信号）が入力される。この場合、エミッタフォロワ回路ＥＦ２の一対の第２のトランジスタと差動回路Ｄｉｆｆ２の一対の第３のトランジスタとのプッシュプル動作によって出力ノードＮ３、Ｎ４に駆動信号を発生させることができるので、例えばエミッタフォロワ回路ＥＦ２のトランジスタＴｒ５、Ｔｒ６に例えば上述のオフセット電流Ｉｅ_ｏｆｆｓｅｔ１およびオフセット電流Ｉｃ_ｏｆｆｓｅｔ１よりも大きな直流電流を流して動作させる場合よりも、駆動回路１０の消費電力を低減することができる。なお、ここで、差動入力信号と第３の差動信号とが同相であるというのは、例えば、差動入力信号がバイナリデータを伝送する場合に、差動入力信号の正相成分がハイレベルかつ逆相成分がローレベルのときに“１”を表し、差動入力信号の正相成分がローレベルかつ逆相成分がハイレベルのときに“０”を表すとしたとき、差動入力信号に応じて生成される第３の差動信号の正相成分がハイレベルかつ逆相成分がローレベルのときに“１”を表し、差動入力信号に応じて生成される第３の差動信号の正相成分がローレベルかつ逆相成分がハイレベルのときに“０”を表すようになっていることを意味する。従って、差動入力信号が、ある8ビットのバイナリデータ“０１１１０１０１”を伝送するときに、第３の差動信号は、それに対応してある遅延時間を持って同じ8ビットのバイナリデータ“０１１１０１０１”を伝送する。反対に、差動入力信号と第２の差動信号とが逆相であるというのは、例えば、差動入力信号がバイナリデータを伝送する場合に、差動入力信号の正相成分がハイレベルかつ逆相成分がローレベルのときに“１”を表し、差動入力信号の正相成分がローレベルかつ逆相成分がハイレベルのときに“０”を表すとしたとき、差動入力信号に応じて生成される第２の差動信号の逆相成分がハイレベルかつ正相成分がローレベルのときに“１”を表し、差動入力信号に応じて生成される第３の差動信号の逆相成分がローレベルかつ正相成分がハイレベルのときに“０”を表すようになっていることを意味する。従って、差動入力信号が、ある8ビットのバイナリデータ“０１１１０１０１”を伝送するときに、第２の差動信号は、それに対応してある遅延時間を持って論理が反転された8ビットのバイナリデータ“１０００１０１０”を伝送する。すなわち、第２の差動信号と第３の差動信号は、バイナリデータにおいて常に互いに論理が反転した関係にあり、それぞれが、直列に接続された差動回路Ｄｉｆｆ２とエミッタフォロワ回路ＥＦ２とに入力されることによって出力電流Ｉｏｕｔｐに関してプッシュプル動作が行われる。より詳細には、例えばトランジスタＴｒ５のエミッタ電流が増加するときにはトランジスタＴｒ７のコレクタ電流は減少し、それと同時に、トランジスタＴｒ６のエミッタ電流が減少すると共にトランジスタＴｒ８のコレクタ電流は増加するように、一方、例えばトランジスタＴｒ５のエミッタ電流が減少するときにはトランジスタＴｒ７のコレクタ電流は増加し、それと同時に、トランジスタＴｒ６のエミッタ電流が増加すると共にトランジスタＴｒ８のコレクタ電流は減少するように、第２の差動信号と第３の差動信号は生成される。

ここで、プッシュプル動作においては、エミッタフォロワ回路ＥＦ２のトランジスタＴｒ５、Ｔｒ６のベースに入力される信号（第３の差動信号）の位相と、差動回路Ｄｉｆｆ２のトランジスタＴｒ７、Ｔｒ８のコレクタ電流の位相とが、図３（同図ではトランジスタＴｒ５、Ｔｒ７が例示される）に示されるように正確に反転していることが望ましい。この場合、駆動回路１０による駆動速度が速くなるほど（例えば差動出力信号（駆動信号）Ｄｏｕｔ、ＤｏｕｔＢに含まれる周波数成分が高周波成分になるほど）、回路内のトランジスタのベース応答時間に起因する遅延の影響が無視できなくなる。この影響について、図４〜図６を参照して説明する。

図４は、比較例に係る駆動回路の概略構成を示す図である。比較例に係る駆動回路１０Ｅでは、入力ノードＮ１Ｅ、Ｎ２Ｅに入力される差動入力信号（正相成分Ｖｉｎ、逆相成分ＶｉｎＢ）は、バッファアンプＢｕｆｆ１を介して、出力側エミッタフォロワ回路を構成するトランジスタＴｒ５ＥおよびトランジスタＴｒ６Ｅのベースに入力される。入力ノードＮ１Ｅ、Ｎ２Ｅに入力される差動入力信号は、バッファアンプＢｕｆｆ１およびコンデンサＣｆ１、Ｃｆ２を介して、出力側差動回路を構成するトランジスタＴｒ７ＥおよびトランジスタＴｒ８Ｅのベースにも入力される。このときに、トランジスタＴｒ７ＥおよびトランジスタＴｒ８Ｅのベースには、トランジスタＴｒ５ＥおよびトランジスタＴｒ６Ｅのベースへの入力とは正相成分と逆相成分とを入れ替えて入力する。差動信号の正相成分と逆相成分とを入れ替えることによって、信号の論理が反転する。従って、トランジスタＴｒ５Ｅにハイレベルが入力されるとき、トランジスタＴｒ７Ｅにはローレベルが入力され、反対に、トランジスタＴｒ５Ｅにローレベルが入力されるとき、トランジスタＴｒ７Ｅにはハイレベルが入力される。トランジスタＴｒ６ＥとＴｒ８Ｅについても同様に、一方にハイレベルが入力されるときに他方にローレベルが入力され、反対に、一方にローレベルが入力されるときに他方にハイレベルが入力される。従って、トランジスタＴｒ５ＥとＴｒ７Ｅとはプッシュプル動作を行い、トランジスタＴｒ６ＥとＴｒ８Ｅとはプッシュプル動作を行う。なお、それぞれのプッシュプル動作はそれぞれ出力する信号の論理が互いに反転するように行われる。すなわち、トランジスタＴｒ５ＥとＴｒ７Ｅのプッシュプル動作によってノードＮ３Ｅの電位がハイレベルになるとき、ノードＮ４Ｅの電位はトランジスタＴｒ６ＥとＴｒ８Ｅのプッシュプル動作によってローレベルとなる。また、トランジスタＴｒ５ＥとＴｒ７Ｅのプッシュプル動作によってノードＮ３Ｅの電位がローレベルになるとき、ノードＮ４Ｅの電位はトランジスタＴｒ６ＥとＴｒ８Ｅのプッシュプル動作によってハイレベルとなる。トランジスタＴｒ７ＥおよびトランジスタＴｒ８Ｅのベースには、抵抗素子ＲＥ１および抵抗素子ＲＥ２を介してそれぞれバイアス電圧が印加される。トランジスタＴｒ５ＥのエミッタおよびトランジスタＴｒ７Ｅのコレクタの間に接続された出力ノードＮ３Ｅと、トランジスタＴｒ６のエミッタおよびトランジスタＴｒ８のコレクタの間に接続された出力ノードＮ４Ｅとによって、光変調器３０を駆動するための差動出力信号ＤｏｕｔＥ、ＤｏｕｔＢＥが出力される。なお、図４において、図２に図示した整合回路３１やバイアス回路ＢＣ等は省略している。

ここで、比較例に係る駆動回路１０Ｅでは、エミッタフォロワ回路を構成するトランジスタＴｒ５Ｅ、Ｔｒ６Ｅのベースに入力される信号は、バッファアンプＢｕｆｆ１の出力信号と同相である。一方で、差動回路を構成するトランジスタＴｒ７Ｅ、Ｔｒ８Ｅのコレクタ電流には、トランジスタＴｒ７Ｅ、Ｔｒ８Ｅのベース応答時間に起因する遅延が含まれる。この遅延によって、トランジスタＴｒ７Ｅ、Ｔｒ８Ｅのコレクタ電流が、トランジスタＴｒ５Ｅ，Ｔｒ６Ｅのベース電位よりも遅れる。結果として、駆動回路１０Ｅにおけるプッシュプル動作には、次に説明するような問題が生じる。

比較例に係る駆動回路１０Ｅにおけるプッシュプル動作の一例を、図５を参照して概念的に説明する。図５のグラフにおいて、横軸は時刻ｔを示す。縦軸は、トランジスタＴｒ５Ｅのベース電位、トランジスタＴｒ５のエミッタ電流ＩｅＥ、トランジスタＴｒ７のコレクタ電流ＩｃＥおよび出力ノードＮ３Ｅを流れる出力電流ＩｏｕｔｐＥの大きさを示す。なお、出力電流ＩｏｕｔｐＥは、出力電流Ｉｏｕｔｐ（図２および図３）と同様に、出力ノードＮ３Ｅから光変調器３０に向かう方向を正とした場合の大きさである。

トランジスタＴｒ５Ｅのベース電位の挙動については、先に図３を参照して説明したトランジスタＴｒ５のベース電位と同様である。時刻ｔ２１〜ｔ２２（図３の時刻ｔ１１〜１２に対応）において、トランジスタＴｒ５Ｅのベース電位が、ハイレベルからローレベルに遷移する。時刻ｔ２２〜ｔ２４（図３の時刻ｔ１２〜ｔ１３に対応）において、トランジスタＴｒ５Ｅのベース電位が、ローレベルに維持される。時刻ｔ２４〜ｔ２５（時刻ｔ１３〜ｔ１４に対応）において、トランジスタＴｒ５Ｅのベース電位が、ローレベルからハイレベルに遷移する。時刻ｔ２５〜ｔ２７（図３の時刻ｔ１４〜ｔ１５に対応）において、トランジスタＴｒ５Ｅのベース電位が、ハイレベルに維持される。時刻ｔ２７〜ｔ２８（図３の時刻ｔ１５〜ｔ１６に対応）において、トランジスタＴｒ５Ｅのベース電位が、ハイレベルからローレベルに維持される。

トランジスタＴｒ５Ｅのエミッタ電流ＩｅＥは、ベース電位と同様に変化しようとするが、次に説明するように、トランジスタＴｒ７Ｅのコレクタ電流Ｉｃの遅延によってその挙動が乱れる。

具体的に、上述のように、比較例に係る駆動回路１０Ｅでは、トランジスタＴｒ７Ｅ、Ｔｒ８Ｅのコレクタ電流のタイミングが、トランジスタＴｒ７Ｅ、Ｔｒ８Ｅのベース応答時間に起因する遅延時間だけ、トランジスタＴｒ５Ｅ，Ｔｒ６Ｅのベース電位のタイミングよりも遅れる。トランジスタＴｒ７Ｅにおける遅延時間を、遅延時間Ｔｄと称し図示する。トランジスタＴｒ７Ｅのコレクタ電流ＩｃＥは、時刻ｔ２２よりも遅延時間Ｔｄだけ遅れた時刻ｔ２３において、ハイレベルに到達する。トランジスタＴｒ７Ｅのコレクタ電流ＩｃＥがハイレベルに到達するタイミングが遅れる結果、時刻ｔ２２付近に、トランジスタＴｒ５Ｅのエミッタ電流ＩｅＥが流れなくなる（トランジスタＴｒ５Ｅがオフする）期間が生じる。時刻ｔ２８付近においても同様である。結果として、それらの期間において、出力電流ＩｏｕｔｐＥの振幅が小さくなる。

また、比較例に係る駆動回路１０Ｅでは、バッファアンプＢｕｆｆ１と、トランジスタＴｒ７Ｅ、ＴＲ８Ｅのベースとが、コンデンサＣｆ１、Ｃｆ２を介して容量結合されている。この場合、コンデンサＣｆ１、Ｃｆ２のインピーダンスが高くなるような低周波数帯域の信号（例えば“００００００００”などの同じビットが連続する信号）の入力に対しては、トランジスタＴｒ７Ｅ、Ｔｒ８Ｅのコレクタ電流の変調振幅が長時間維持されないため、トランジスタＴｒ５Ｅ、Ｔｒ６Ｅのエミッタ電流が流れなくなる（トランジスタＴｒ５Ｅ、ＴＲ６Ｅがオフする）可能性もある。具体的に、図６に示される例では、時刻ｔ３２〜ｔ３４（図３の時刻ｔ１２〜ｔ１３に対応）の間において、トランジスタＴｒ７Ｅのコレクタ電流ＩｃＥがきちんとハイレベルに維持されないため、時刻ｔ３３〜ｔ３４において、トランジスタＴｒ５Ｅのエミッタ電流ＩｅＥが流れなくなる。

以上説明した比較例に係る駆動回路１０Ｅに対し、本実施形態に係る駆動回路１０では、エミッタフォロワ回路ＥＦ２のトランジスタＴｒ５、Ｔｒ６のベースに入力される信号に、差動回路Ｄｉｆｆ１のトランジスタＴｒ３、Ｔｒ４のベース応答時間に起因する遅延が含まれる。差動回路Ｄｉｆｆ２のトランジスタＴｒ７、Ｔｒ８のコレクタ電流には、トランジスタＴｒ７、Ｔｒ８のベース応答時間に起因する遅延が含まれる。このように、入力ノードＮ１、Ｎ２（つまりノードｎＶ１ｎ、ｎＶ１ｐ）から差動回路Ｄｉｆｆ１およびエミッタフォロワ回路ＥＦ２を通る経路（第１の経路）と、入力ノードＮ１、Ｎ２から差動回路Ｄｉｆｆ２を通る経路（第２の経路）のいずれにもトランジスタのベース応答時間に起因する遅延を生じさせることによって、第１の経路に生じる遅延量と、第２の経路に２つの経路に生じる遅延量とを近づけることができる。したがって、変調速度が速い場合であっても、図３に示されるように、エミッタフォロワ回路ＥＦ２のトランジスタＴｒ５、Ｔｒ６のベースに入力される信号の論理と差動回路Ｄｉｆｆ２のトランジスタＴｒ７、Ｔｒ８のコレクタ電流の論理とがほぼ同じタイミングで正確に反転されてプッシュプル動作が実現される。したがって、駆動回路１０によれば、駆動速度の向上と消費電力の低減とを両立させることができる。

上記のように第１の経路に生じる遅延量と第２の経路に生じる遅延量とを近づけるための設計手法の例を説明する。

再び図２を参照し、ノードｎＶ１ｎ、ｎＶ１ｐ（第１の差動信号）から、差動回路Ｄｉｆｆ１を経て出力ノードＮ３、Ｎ４（駆動信号）に至るまでの信号の伝搬時間を時間ｔ_ｐｄ１とすると、時間ｔ_ｐｄ１は、以下の式（１）で表される。

ここで、時間ｔ_ｂ１は、トランジスタＴｒ３、Ｔｒ４のベース応答時間である。時間ｔ_ｃ１は、コレクタ応答時間である。時間ｔ_ｅｆ１は、トランジスタＴｒ５、Ｔｒ６のエミッタフォロワ応答時間である。上記の式（１）においては、各応答時間のうち、時間ｔ_ｂ１が支配的である。

時間ｔ_ｂ１は、以下の式（２）のように、ベース抵抗の抵抗値とベース容量の容量値との積を用いて表すことができる。

ここで、抵抗値ｒ_ｂ１は、トランジスタＴｒ３、Ｔｒ４のベース抵抗の抵抗値である。容量値Ｃ_ｊｅ１は、トランジスタＴｒ３、Ｔｒ４のベースエミッタ間接合容量の容量値である。容量値Ｃ_ｄ１は、エミッタ拡散容量の容量値である。容量値Ｃ_ｊｃ１は、ベースコレクタ間接合容量の容量値である。係数ｎ_ｅ１は、トランジスタＴｒ３、Ｔｒ４のエミッタノードのミラー係数である。係数ｎ_ｃ１は、トランジスタＴｒ３、Ｔｒ４のコレクタノードのミラー係数である。

トランジスタＴｒ３、Ｔｒ４に十分なエミッタ電流が流れている状態では、容量値Ｃ_ｄ１＞＞容量値Ｃ_ｊｃ１であるため、上記の式（２）は、以下の式（３）のように近似できる。

上記の式（３）によって表される時間ｔｂ１が、ノードｎＶ１ｎ、ｎＶ１ｐから、差動回路Ｄｉｆｆ１を経て出力ノードＮ３、Ｎ４に至るまでの信号の伝搬時間に相当し得る。この伝搬時間は、先に説明した第１の経路に生じる遅延量に相当し得る。

一方、ノードｎＶ１ｎ、ｎＶ１ｐから、差動回路Ｄｉｆｆ２を経て出力ノードＮ３、Ｎ４に至るまでの信号の伝搬時間を時間ｔ_ｐｄ２とすると、時間ｔ_ｐｄ２は、以下の式（４）で表される。

ここで、時間ｔ_{ｄｉｏｄｅ２}は、ダイオードＤ１、Ｄ２の応答時間である。時間ｔ_ｂ２は、トランジスタＴｒ７、Ｔｒ８のベース応答時間である。時間ｔ_ｃ２は、コレクタ応答時間である。上記の式（１）においては、各応答時間のうち、時間ｔ_ｂ２が支配的である。時間ｔ_ｂ２は、時間ｔ_ｂ１と同様に、以下の式（５）のように近似できる。

ここで、抵抗値ｒ_ｂ２は、トランジスタＴｒ７、Ｔｒ８のベース抵抗の抵抗値である。容量値Ｃ_ｄ２は、エミッタ拡散容量の容量値である。係数ｎ_ｅ２は、トランジスタＴｒ７、Ｔｒ８のエミッタノードのミラー係数である。

上記の式（５）によって表される時間ｔ_ｂ２が、ノードｎＶ１ｎ、ｎＶ１ｐから、差動回路Ｄｉｆｆ２を経て出力ノードＮ３、Ｎ４に至るまでの信号の伝搬時間に相当し得る。この伝搬時間は、先に説明した第２の経路に生じる遅延量に相当し得る。

以上より、第１の経路に生じる遅延量と第２の経路に生じる遅延量とを近づけるには、上記の式（３）によって表されるトランジスタＴｒ３、Ｔｒ４のベース応答時間である時間ｔ_ｂ１と、上記の式（４）によって表されるトランジスタＴｒ７、Ｔｒ８のベース応答時間である時間ｔ_ｂ２とを近づけるとよい。ここで、上記の式（３）および式（５）中のエミッタ拡散容量である容量値Ｃ_ｄ１、Ｃ_ｄ２を容量値Ｃ_ｄとすると、容量値Ｃ_ｄは、以下の式（６）で表される。

ここで、容量値Ｃ_ｄは、容量値Ｃ_ｄ１または容量値Ｃ_ｄ２のいずれか一方である。Ｉｃは、コレクタ電流である。周波数ｆｔは、トランジスタの遮断周波数である。電圧Ｖｂｅは、ベースエミッタ間電圧である。

この場合、上記の式（３）によって表される時間ｔ_ｂ１と、上記の式（５）によって表される時間ｔ_ｂ２とを近づけるための要件として、以下の要件１〜３が考えられる。
要件１：トランジスタＴｒ３、Ｔｒ４のベース抵抗の抵抗値と、トランジスタＴｒ７、Ｔｒ８のベース抵抗の抵抗値とを近づける。
要件２：トランジスタＴｒ３、Ｔｒ４のエミッタ抵抗の抵抗値（エミッタに接続される抵抗素子の抵抗値も含み得る）と、トランジスタＴｒ７、Ｔｒ８のエミッタ抵抗の抵抗値とを近づける。
要件３：トランジスタＴｒ３、Ｔｒ４のコレクタ電流の電流値と、トランジスタＴｒ７、Ｔｒ８コレクタ電流の電流値とを近づける。また、トランジスタＴｒ３、Ｔｒ４の遮断周波数と、トランジスタＴｒ７、Ｔｒ８の遮断周波数とを近づける。

図２に示される駆動回路１０の回路構成に当てはめた場合、以下の条件で回路設計を行うことが考えられる。

例えば、トランジスタＴｒ３およびトランジスタＴｒ４（一対の第１のトランジスタ）のサイズと、トランジスタＴｒ７およびトランジスタＴｒ８（一対の第３のトランジスタ）のサイズとの比率を、０．８〜１．２５の範囲内に設定してよい。このように各トランジスタのサイズを同程度に設定することで、トランジスタのサイズに起因する、差動回路Ｄｉｆｆ１のトランジスタＴｒ３、Ｔｒ４のベース応答時間に起因する遅延量と、差動回路Ｄｉｆｆ２のトランジスタＴｒ７、Ｔｒ８のベース応答時間に起因する遅延量とを近づけることができる。したがって、上記第１の経路および第２の経路の２つの経路に生じる遅延量を近づけることができる。

電流源ＣＳ３を流れる電流の大きさと、電流源ＣＳ４を流れる電流の大きさとの比率を、０．８〜１．２５の範囲内に設定してもよい。このように各電流源を流れる電流の大きさを同程度に設定することで、トランジスタを流れる電流の大きさに起因する、差動回路Ｄｉｆｆ１のトランジスタＴｒ３、Ｔｒ４のベース応答時間に起因する遅延量と、差動回路Ｄｉｆｆ２のトランジスタＴｒ７、Ｔｒ８のベース応答時間に起因する遅延量とを近づけることができる。したがって、上記第１の経路および第２の経路の２つの経路に生じる遅延量を近づけることができる。

抵抗素子Ｒ３の抵抗値と、抵抗素子Ｒ５の抵抗値との比率を、０．８〜１．２５の範囲内に設定してもよい。同様に、抵抗素子Ｒ４の抵抗値と、抵抗素子Ｒ６の抵抗値との比率を、０．８〜１．２５の範囲内に設定してもよい。このように各抵抗素子の抵抗値を同程度に設定することで、トランジスタのエミッタ抵抗の大きさに起因する、差動回路Ｄｉｆｆ１のトランジスタＴｒ３、Ｔｒ４のベース応答時間に起因する遅延量と、差動回路Ｄｉｆｆ２のトランジスタＴｒ７、Ｔｒ８のベース応答時間に起因する遅延量とを近づけることができる。したがって、上記第１の経路および第２の経路の２つの経路に生じる遅延量を近づけることができる。

なお、上記各条件をいずれも満たす場合には、第１の経路に生ずる遅延量と第２の経路に生ずる遅延量との差を、５０％以内に抑制することができる。例えば、上述の各比率がいずれも最小の０．８の場合には、大きい方の遅延量に対する小さい方の遅延量の比率が０．８×０．８×０．８＝約０．５１となり、遅延量の差（すなわち１−０．５１＝０．４９）を大きい方の遅延量（すなわち１）の５０％以内とすることができる。各比率がいずれも最大の１．２５の場合には、１．２５×１．２５×１．２５＝１．９５となり、遅延量の差（すなわち１．９５−１＝０．９５）を大きい方の遅延量（すなわち１．９５）の５０％以内とすることができる。なお、上述したそれぞれの比率の範囲をさらに狭めることによって第１の経路に生ずる遅延量と第２の経路に生ずる遅延量との差をさらに小さくすることができる。

以上、本発明の一実施形態について説明したが、本発明は上記の実施形態に限定されるものではない。

上記実施形態では、レベルシフト回路として、ダイオードＤ１、Ｄ２を含む回路構成である例を説明したが、他の回路構成を採用することもできる。図７に示されるレベルシフト回路ＬＳ‐２は、レベルシフト回路ＬＳ（図２）と比較して、ダイオードＤ１に代えて、互いに並列接続された抵抗素子ＲＬ１およびコンデンサＣＬ１を含み、ダイオードＤ２に代えて、互いに並列接続された抵抗素子ＲＬ２およびコンデンサＣＬ２を含む点において相違する。抵抗素子ＲＬ１および抵抗素子ＲＬ２は、実質的に同じ抵抗値を有するように設計される。コンデンサＣＬ１およびコンデンサＣＬ２は、実質的に同じ容量値を有するように設計される。レベルシフト回路ＬＳ‐２は、抵抗素子ＲＬ１およびコンデンサＣＬ１の並列接続回路に生じる電圧降下を利用して、トランジスタＴｒ１のエミッタ電圧をシフトさせる。抵抗素子ＲＬ２およびコンデンサＣＬ２の並列接続回路に生じる電圧降下を利用して、トランジスタＴｒ２のエミッタ電圧をシフトさせる。とくに、コンデンサＣＬ１およびコンデンサＣＬ２は、高い周波数成分を含む信号の通過を容易にする。ここで、レベルシフト回路ＬＳ‐２が用いられる場合には、電流源ＣＳ１および電流源ＣＳ２（図２）を、可変電流源ＣＳ１ｖａｒおよび可変電流源ＣＳ２ｖａｒとしてもよい。電流源の電流値を可変とすることで、上述の電圧降下の大きさを可変とし、レベルシフト量を調整することもできる。可変電流源ＣＳ１ｖａｒおよび可変電流源ＣＳ２ｖａｒの電流値は、実質的に同じ値に設定されてよい。例えば、可変電流源ＣＳ１ｖａｒおよび可変電流源ＣＳ２ｖａｒは、カレントミラー回路によって構成されてもよい。それにより、それぞれの電流値を同じ値に設定・保持するのに好適となる。

レベルシフト回路は、エミッタフォロワ回路ＥＦ１よりも入力ノードＮ１、Ｎ２側に設けられても良い。図８に示される例では、レベルシフト回路ＬＳ（図２）またはレベルシフト回路ＬＳ‐２（図７）が、入力ノードＮ１、Ｎ２と、エミッタフォロワ回路ＥＦ１との間に設けられる。入力ノードＮ１、Ｎ２からみて、レベルシフト回路ＬＳまたはレベルシフト回路ＬＳ‐２と、エミッタフォロワ回路ＥＦ１とは、並列に接続される。電流源ＣＳ１−３およびＣＳ２−３が、レベルシフト回路ＬＳまたはレベルシフト回路ＬＳ‐２と、グラウンドとの間に接続される。レベルシフト回路ＬＳまたはレベルシフト回路ＬＳ‐２と、差動回路Ｄｉｆｆ２（図２）との間には、追加のエミッタフォロワ回路ＥＦ１‐２が設けられる。エミッタフォロワ回路ＥＦ１‐２は、トランジスタＴｒ１‐２およびトランジスタＴｒ２‐２を含む。トランジスタＴｒ１‐２およびトランジスタＴｒ２‐２は、実質的に同じ特性を有するように設計される。電流源ＣＳ１‐２および電流源ＣＳ２‐２が、エミッタフォロワ回路ＥＦ１‐２と、グラウンドとの間に接続される。電流源ＣＳ１‐２および電流源ＣＳ２‐２の電流値は、実質的に同じ値に設定される。トランジスタＴｒ１‐２のエミッタ電圧が、トランジスタＴｒ７（図２）のベースに入力される。トランジスタＴｒ２―２のエミッタ電圧が、トランジスタＴｒ８（図２）のベースに入力される。図８の回路構成では、入力ノードＮ１からの逆相成分ＶｉｎＢが、レベルシフト回路ＬＳまたはレベルシフト回路ＬＳ‐２によってレベルシフトされ、さらに、トランジスタＴｒ１‐２を通ることによってトランジスタＴｒ１‐２のベースエミッタ間電圧だけ低い電圧とされた後、トランジスタＴｒ７のベースに入力される。結果として、先に説明した図２の回路構成のように逆相成分ＶｉｎＢをトランジスタＴｒ１のベースエミッタ間電圧だけ低い電圧としさらにレベルシフト回路ＬＳによってレベルシフトした電圧レベルと同等の電圧レベルを有する信号が、トランジスタＴｒ７のベースに入力される。入力ノードＮ２からの正相成分Ｖｉｎについても同様である。

光変調器は、単相の光変調素子であってもよい。図９に示される例では、単相の光変調素子である光変調器３０−２が、出力ノードＮ３および出力ノードＮ４に接続される。抵抗素子Ｒｍは、光変調器３０−２に接続される終端抵抗として機能する。なお、光変調素子の電極において、アノードとカソードとの位置関係が、図９に示される関係とは逆であってもよい。

単相の光変調素子は、出力ノードＮ３および出力ノードＮ４にＡＣ結合を介して接続されてもよい。図１０に示される例では、出力ノードＮ３と光変調器３０−３との間にＡＣ結合用のコンデンサＣａｃ１が接続され、出力ノードＮ４と光変調器３０−３との間にＡＣ結合用のコンデンサＣａｃ２が接続される。コンデンサＣａｃ１およびコンデンサＣａｃ２の容量値は、例えば１０ｐＦ〜０．１μＦである。

駆動回路と光変調器とをコンデンサＣａｃ１およびコンデンサＣａｃ２を介してＡＣ結合させつつ変調器にバイアスを印加してもよい。図１１に示される例では、光変調器３０−４に対して、出力ノードＮ３および出力ノードＮ４と反対側（つまり駆動回路１０と反対側）から、バイアス回路ＢＣによるバイアス電圧が供給される。

終端抵抗が、光変調器にＡＣ結合を介して接続されてもよい。図１２に示される例では、コンデンサＣａｃ１およびコンデンサＣａｃ２が、光変調器３０−５と、抵抗素子Ｒｍとの間に、接続される。

光変調器および終端抵抗のいずれかがＡＣ結合を介して接続される場合、図１３に示されるように、出力ノードＮ３と光変調器３０−６との間にコンデンサＣａｃ１を接続し、光変調器３０−６と抵抗素子Ｒｍとの間にコンデンサＣａｃ２を接続し、コンデンサＣａｃ１と光変調器３０−６との間にバイアス回路ＢＣを接続してもよい。

１０…駆動回路、ＥＦ１…エミッタフォロワ回路（入力側エミッタフォロワ回路）、ＥＦ２…エミッタフォロワ回路、Ｄｉｆｆ１…差動回路（第１の差動回路）、Ｄｉｆｆ２…差動回路（第２の差動回路）、Ｎ１、Ｎ２…入力ノード、Ｎ３、Ｎ４…出力ノード、Ｔｒ３、Ｔｒ４…一対の第１のトランジスタ、Ｔｒ５、Ｔｒ６…一対の第２のトランジスタ、Ｔｒ７、Ｔｒ８…一対の第３のトランジスタ、Ｔｒ１、Ｔｒ２…一対の第４のトランジスタ、ＣＳ３…電流源（第１の電流源）、ＣＳ４…電流源（第２の電流源）、Ｒ３…抵抗素子（第１の抵抗素子）、Ｒ４…抵抗素子（第２の抵抗素子）、Ｒ５…抵抗素子（第３の抵抗素子）、Ｒ６…抵抗素子（第４の抵抗素子）。

Claims

互いに反対の位相を有する正相成分および逆相成分を含む差動入力信号を増幅して光変調器を駆動する駆動信号を生成する駆動回路であって、
前記差動入力信号を受ける入力端子と、
前記入力端子を介して前記差動入力信号を受け、前記差動入力信号の電圧を第１のシフト電圧値だけ低下させて、互いに反対の位相を有する正相成分および逆相成分を含む第１の差動信号として出力する第１のエミッタフォロワ回路と、
前記第１の差動信号の電圧を第２のシフト電圧値だけ低下させて、互いに反対の位相を有する正相成分および逆相成分を含む第２の差動信号として出力するレベルシフト回路と、
それぞれ、制御端子と、第１の電流端子と、第２の電流端子と、を有する一対の第１のトランジスタと、前記一対の第１のトランジスタのそれぞれの第１の電流端子と共通に電気的に接続される第１の電流源と、を含み、前記第１の差動信号の逆相成分を前記一対の第１のトランジスタの一方の制御端子で受けるとともに前記第１の差動信号の正相成分を前記一対の第１のトランジスタの他方の制御端子で受け、互いに反対の位相を有する正相成分および逆相成分を含む第３の差動信号の正相成分を前記一対の第１のトランジスタの一方の第２の電流端子から出力するとともに前記第３の差動信号の逆相成分を前記一対の第１のトランジスタの他方の第２の電流端子から出力する第１の差動回路と、
それぞれ、制御端子と、第１の電流端子と、第２の電流端子と、を有する一対の第２のトランジスタを含み、前記第３の差動信号の正相成分を前記一対の第２のトランジスタの一方の制御端子で受けるとともに前記第３の差動信号の逆相成分を前記一対の第２のトランジスタの他方の制御端子で受ける第２のエミッタフォロワ回路と、
それぞれ、制御端子と、第１の電流端子と、第２の電流端子と、を有する一対の第３のトランジスタと、前記一対の第３のトランジスタのそれぞれの第１の電流端子と共通に電気的に接続される第２の電流源と、を含み、前記第２の差動信号の逆相成分を前記一対の第３のトランジスタの一方の制御端子で受けるとともに前記第２の差動信号の正相成分を前記一対の第３のトランジスタの他方の制御端子で受ける第２の差動回路と、
前記一対の第２のトランジスタの前記一方の第１の電流端子および前記一対の第３のトランジスタの前記一方の第２の電流端子と電気的に接続される第１の出力ノードと、前記一対の第２のトランジスタの前記他方の第１の電流端子および前記一対の第３のトランジスタの前記他方の第２の電流端子と電気的に接続される第２の出力ノードと、を含み、前記第１の出力ノードと前記第２の出力ノードの少なくとも一方から前記駆動信号を出力する出力端子と、
を具備し、
前記一対の第２のトランジスタの前記一方には、前記一対の第２のトランジスタの前記一方の前記制御端子が受ける前記第３の差動信号の正相成分がローレベル時に、前記一対の第２のトランジスタの前記一方がオフしないようにオフセット電流が流れ、
前記一対の第２のトランジスタの前記他方には、前記一対の第２のトランジスタの前記他方の前記制御端子が受ける前記第３の差動信号の逆相成分がローレベル時に、前記一対の第２のトランジスタの前記他方がオフしないようにオフセット電流が流れ、
前記一対の第３のトランジスタの前記一方には、前記一対の第３のトランジスタの前記一方の前記制御端子が受ける前記第２の差動信号の正相成分がローレベル時に、前記一対の第３のトランジスタの前記一方がオフしないようにオフセット電流が流れ、
前記一対の第３のトランジスタの前記他方には、前記一対の第３のトランジスタの前記他方の前記制御端子が受ける前記第２の差動信号の逆相成分がローレベル時に、前記一対の第３のトランジスタの前記他方がオフしないようにオフセット電流が流れる、
駆動回路。
前記第１のエミッタフォロワ回路は、それぞれ、制御端子と、第１の電流端子と、第２の電流端子と、を有する一対の第４のトランジスタを含み、前記差動入力信号の逆相成分を前記一対の第４のトランジスタの一方の制御端子で受けるとともに前記差動入力信号の正相成分を前記一対の第４のトランジスタの他方の制御端子で受け、前記第１の差動信号の逆相成分を前記一対の第４のトランジスタの一方の第１の電流端子から出力するとともに前記第１の差動信号の正相成分を前記一対の第４のトランジスタの他方の第１の電流端子から出力する、
請求項１に記載の駆動回路。
前記一対の第１のトランジスタのサイズと、前記一対の第３のトランジスタのサイズとの比率は、０．８〜１．２５である、請求項１または２に記載の駆動回路。
前記第１の電流源を流れる電流の大きさと、前記第２の電流源を流れる電流の大きさとの比率は、０．８〜１．２５である、請求項１〜３のいずれか１項に記載の駆動回路。
前記第１の差動回路は、前記一対の第１のトランジスタの一方の第１の電流端子と前記第１の電流源との間に接続される第１の抵抗素子と、前記一対の第１のトランジスタの他方の第１の電流端子と前記第１の電流源との間に接続される第２の抵抗素子と、をさらに含み、
前記第２の差動回路は、前記一対の第３のトランジスタの一方の第１の電流端子と前記第２の電流源との間に接続される第３の抵抗素子と、前記一対の第３のトランジスタの他方の第１の電流端子と前記第２の電流源との間に接続される第４の抵抗素子と、をさらに含み、
前記第１の抵抗素子の抵抗値と前記第３の抵抗素子の抵抗値との比率、および前記第２の抵抗素子の抵抗値と前記第４の抵抗素子の抵抗値との比率は、０．８〜１．２５である、請求項１〜４のいずれか１項に記載の駆動回路。