KR20230071146A - 셀프 바이어싱을 갖는 래치 기반 레벨 시프터 회로 - Google Patents

Abstract

본 명세서에 설명된 예들은 전반적으로 셀프 바이어싱을 갖는 래치 기반 레벨 시프터 회로를 포함하는 집적 회로들에 관한 것이다. 일 예에서, 집적 회로는 제1 및 제2 래치들 및 출력 스테이지 회로를 포함한다. 제1 및 제2 래치 각각은 개개의 래치 노드에 전기적으로 연결되고, 신호 입력 노드에 전기적으로 결합된 개개의 래치 노드에서 바이어스 전압을 제공하도록 구성된 바이어스 회로를 포함한다. 출력 스테이지 회로는 제1 및 제2 래치들의 제1 및 제2 출력 노드들에 개별적으로 전기적으로 연결된 제1 및 제2 입력 노드들, 및 제3 출력 노드를 갖는다. 출력 스테이지 회로는 제1 및 제2 입력 노드의 개개의 전압에 응답하여 제3 출력 노드의 전압을 반응하여 풀 업 및 풀 다운하도록 구성된다.

Description

셀프 바이어싱을 갖는 래치 기반 레벨 시프터 회로

정부 권리

본 발명은 방위 고등 연구 계획국(Defense Advanced Research Projects Agency)에 의해 수여된 계약 번호 HR0011-19-3-0004에 따른 미국 정부 지원으로 이루어졌다. 미국 정부는 본 발명에 대해 일정한 권리를 갖는다.

기술분야

본 개시의 예들은 전반적으로, 셀프 바이어싱(self-biasing)을 갖는 래치 기반 레벨 시프터 회로(latch-based level shifter circuit)를 포함하는 집적 회로들에 관한 것이다.

집적 회로(IC)는 신호의 레벨 또는 전압 스윙(swing)을 변경하기 위해 레벨 시프터 회로를 구현할 수 있다. 예를 들어, 레벨 시프터 회로는 최대 제1 공급 전압일 수 있는 신호의 레벨 또는 전압 스윙을 최대 제2 상이한 공급 전압일 수 있는 레벨 또는 전압 스윙으로 변경할 수 있다. 레벨 시프터 회로들은 IC에서 상이한 전압 도메인들 사이에 구현될 수 있다. 레벨 시프터 회로들은 광학 드라이버 회로와 같은 드라이버 회로에 통합되거나 드라이버 회로로서 구현될 수 있다. 광학 드라이버 회로는, 예를 들어, IC의 더 낮은 최대 공급 전압(예를 들어, 신호를 생성하는데 사용됨)일 수 있는 신호의 전압 스윙을 광학 디바이스를 구동하기에 충분한 더 높은 최대 공급 전압일 수 있는 전압 스윙으로 변경할 수 있다.

본 명세서에 설명된 예들은 전반적으로 셀프 바이어싱을 갖는 래치 기반 레벨 시프터 회로를 포함하는 집적 회로들에 관한 것이다. 래치 노드에서 바이어싱을 제공함으로써, 래치들의 출력 노드들에서 출력되고 출력 스테이지 회로에 입력되는 신호들의 개개의 공통 모드 전압들은, 심지어 고 주파수들에서 및/또는 감소된 공급 전압들에서 적절한 레벨들로 유지될 수 있다. 추가적으로, 일부 예들에서, 출력 스테이지 회로의 출력 노드 상에서 출력되는 출력 신호는 드룹(droop) 없이 로직 "1"의 롱 시퀀스(long sequence) 및 로직 "0"의 롱 시퀀스를 보유할 수 있다.

본 명세서에 설명된 예는 집적 회로이다. 집적 회로는 제1 래치 회로, 제2 래치 회로, 및 출력 스테이지 회로를 포함한다. 제1 래치 회로는 제1 래치 노드 및 제1 출력 노드를 갖는다. 제1 래치 노드는 신호 입력 노드에 전기적으로 결합된다. 제1 래치 회로는 제1 래치 노드에 전기적으로 연결되고, 제1 래치 노드에서 바이어스 전압을 제공하도록 구성된 제1 바이어스 회로를 포함한다. 제2 래치 회로는 제2 래치 노드 및 제2 출력 노드를 갖는다. 제2 래치 노드는 신호 입력 노드에 전기적으로 결합된다. 제2 래치 회로는 제2 래치 노드에 전기적으로 연결되고, 제2 래치 노드에서 바이어스 전압을 제공하도록 구성된 제2 바이어스 회로를 포함한다. 출력 스테이지 회로는 제1 입력 노드, 제2 입력 노드 및 제3 출력 노드를 갖는다. 제1 입력 노드는 제1 출력 노드에 전기적으로 연결된다. 제2 입력 노드는 제2 출력 노드에 전기적으로 연결된다. 출력 스테이지 회로는 제1 입력 노드 및 제2 입력 노드의 개개의 전압들에 응답하여 제3 출력 노드의 전압을 반응하여(responsively) 풀 업(pull up) 및 풀 다운하도록(pull down) 구성된다.

본 명세서에 설명된 다른 예는 집적 회로이다. 집적 회로는 레벨 시프터 회로를 포함한다. 레벨 시프터 회로는 비-레벨 시프팅 래치 회로(non-level shifting latch circuit) 및 레벨 시프팅 래치 회로를 포함한다. 비-레벨 시프팅 래치 회로는 제1 래치 노드 및 제1 출력 노드를 갖는다. 제1 래치 노드는 레벨 시프터 회로의 신호 입력 노드에 전기적으로 결합된다. 비-레벨 시프팅 래치 회로는 제1 래치 노드에서 제1 DC 바이어스 전압을 제공하도록 구성된 제1 DC 바이어스 회로를 포함한다. 레벨 시프팅 래치 회로는 제2 래치 노드 및 제2 출력 노드를 갖는다. 제2 래치 노드는 레벨 시프터 회로의 신호 입력 노드에 전기적으로 결합된다. 레벨 시프팅 래치 회로는 제2 래치 노드에서 제2 DC 바이어스 전압을 제공하도록 구성된 제2 DC 바이어스 회로를 포함한다.

본 명세서에 설명된 다른 예는 집적 회로를 동작시키는 방법이다. 입력 노드에서 입력 신호가 수신된다. 입력 노드는 제1 래치 노드 및 제2 래치 노드에 전기적으로 결합된다. 비-레벨 시프팅 래치 회로는 제1 래치 노드 및 제1 래치 노드에 전기적으로 연결된 제1 DC 바이어스 회로를 포함한다. 레벨 시프팅 래치 회로는 제2 래치 노드 및 제2 래치 노드에 전기적으로 연결된 제2 DC 바이어스 회로를 포함한다. 비-레벨 시프트된 신호는 제1 래치 노드 상의 신호에 기초하여 비-레벨 시프팅 래치 회로에 의해 생성된다. 레벨 시프트된 신호는 제2 래치 노드 상의 신호에 기초하여 레벨 시프팅 래치 회로에 의해 생성된다. 출력 신호는 출력 스테이지 회로로부터 출력된다. 출력 스테이지 회로는 비-레벨 시프트된 신호 및 레벨 시프트된 신호에 응답하여 출력 신호를 생성한다.

이들 및 다른 양태들은 이하의 상세한 설명을 참조하여 이해될 수 있다.

위에서 언급된 특징들이 상세하게 이해될 수 있는 방식으로, 위에서 간략히 요약된 더 구체적인 설명이 예시적인 구현예들을 참조하여 이루어질 수 있으며, 이들 중 일부는 첨부된 도면들에 예시된다. 그러나, 첨부된 도면들은 단지 전형적인 예시적인 구현예들만을 예시하고 따라서 그 범위를 제한하는 것으로 간주되지 않는다는 것에 유의해야 한다.
도 1은 일부 예들에 따른 예시적인 레벨 시프터 회로를 도시한다.
도 2는 일부 예들에 따른 레벨 시프터 회로를 포함하는 집적 회로를 동작시키기 위한 방법의 흐름도이다.
이해를 용이하게 하기 위해, 가능한 경우, 도면들에 공통인 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 사용되었다. 일의 예의 엘리먼트들이 다른 예들에서 유리하게 통합될 수 있다는 것이 고려된다.

본 명세서에 설명된 예들은 전반적으로 셀프 바이어싱을 갖는 래치 기반 레벨 시프터 회로를 포함하는 집적 회로들에 관한 것이다. 본 명세서에 설명된 예들의 양태들은 전반적으로 레벨 시프터 회로들에 관한 것이지만, 특정 예들은 광학 드라이버 회로의 맥락에서 설명된다. 일반적으로, 본 명세서에 설명된 예들에서, 레벨 시프터 회로는 상이한 공급 전압들에 있도록 구성되는 공급 노드들의 상이한 쌍들 사이에 전기적으로 연결된 래치들을 포함한다. 각각의 래치는 바이어싱되는 래치 노드를 갖는다. 일부 예에서, 래치 노드는 상보형 디바이스(complementary device)(예를 들어, 상보형 금속 산화물 반도체(CMOS)) 인버터와 같은 인버터의 입력 노드 및 출력 노드에 전기적으로 연결됨으로써 바이어싱된다. 각각의 래치들의 출력 노드들은 출력 스테이지 회로의 출력 노드 상의 전압을 반응하여 풀 업 및 풀 다운하도록 구성된 출력 스테이지 회로의 입력 노드에 전기적으로 연결된다. 래치 노드에 바이어싱을 제공함으로써, 래치들의 출력 노드들에서 출력되고, 출력 스테이지 회로에 입력되는 신호들의 개개의 공통 모드 전압들은, 심지어 고 주파수들에서 및/또는 감소된 공급 전압들에서 적절한 레벨들로 유지될 수 있다. 추가적으로, 일부 예들에서, 예를 들어, 바이어싱 인버터의 구동 성능(drivability)을 각각의 래치에 대한 피드백 인버터의 구동 성능과 매칭시킴으로써, 출력 스테이지 회로의 출력 노드 상의 출력 신호 출력은 드룹(droop) 없이 로직 "1"의 롱 시퀀스(long sequence) 및 로직 "0"의 롱 시퀀스를 보유할 수 있다.

다양한 특징들이 도면들을 참조하여 이하에서 설명된다. 도면들은 축척대로 도시되거나 도시되지 않을 수 있고, 유사한 구조들 또는 기능들의 엘리먼트들은 도면들 전체에 걸쳐 유사한 참조 번호들에 의해 표현된다는 점에 유의해야 한다. 도면들은 단지 특징들의 설명을 용이하게 하기 위한 것임에 유의해야 한다. 이들은 청구된 발명의 총망라한 설명으로서 또는 청구된 발명의 범위에 대한 제한으로서 의도되지 않는다. 또한, 예시된 예는 도시된 모든 양태들 또는 이점들을 가질 필요는 없다. 특정 예와 관련하여 설명된 양태 또는 이점은 반드시 해당 예에 제한되지 않으며, 그렇게 예시되지 않거나 그렇게 명시적으로 설명되지 않더라도 임의의 다른 예들에서 실시될 수 있다. 또한, 본 명세서에 설명된 방법들은 동작들의 특정 순서로 설명될 수 있지만, 다른 예들에 따른 다른 방법들은 더 많거나 더 적은 동작들을 갖는 다양한 다른 순서들(예를 들어, 다양한 동작들의 상이한 직렬 또는 병렬 성능을 포함함)로 구현될 수 있다.

이하의 설명에서, 다양한 신호들(예를 들어, 전압들 및/또는 전류들)은 다양한 회로들의 동작의 맥락에서 설명된다. 설명된 신호는 신호가 인가되거나 전파되는 대응하는 노드를 나타내고, 또한 통신 가능하게 결합되고/되거나 전기적으로 연결되는 노드들을 나타낸다. 예를 들어, 제1 회로로부터 출력되고 제2 회로에 입력되는 신호의 설명은 (신호가 제1 회로로부터 출력되는) 제1 회로의 출력 노드가 (신호가 제2 회로에 입력되는) 제2 회로의 입력 노드에 통신 가능하게 결합되고/되거나 전기적으로 연결되는 것을 나타낸다. 이하의 설명에서 이러한 노드에 대한 명시적인 설명은 생략될 수 있지만, 당업자는 노드의 존재를 용이하게 이해할 것이다.

도 1은 일부 예들에 따른 예시적인 레벨 시프터 회로를 도시한다. 도시된 예에서, 레벨 시프터 회로는 또한 광학 드라이버 회로(100)이다. 레벨 시프터 회로, 이 예에서, 이 예에서, 광학 드라이버 회로(100)는 상대적으로 낮은 전압 스윙을 가질 수 있는 입력 신호(Din)를 수신하고, 상대적으로 높은 전압 스윙을 가질 수 있는 출력 신호(Dout)를 생성하도록 구성된다. 본 명세서에서 논의의 목적들을 위해, 입력 신호(Din)는 제1 공급 전압(VDD1)과 접지 전위 사이에서 상대적으로 낮은 전압 스윙을 가질 수 있고, 출력 신호(Dout)는 제2 공급 전압(VDD2)과 접지 전위 사이에서 상대적으로 높은 전압 스윙을 가질 수 있으며, 여기서 제2 공급 전압(VDD2)은 제1 공급 전압(VDD1)보다 크다. 일부 양태에서, 제1 공급 전압(VDD1)은 대략 0.9 볼트와 동일할 수 있고, 제2 공급 전압(VDD2)은 대략 1.8 볼트와 동일할 수 있다. 다른 예들에서, 제1 공급 전압(VDD1) 및 제2 공급 전압(VDD2)은 다른 적절한 전압들일 수 있다.

도 1의 예는 접지 노드, 제1 공급 노드(VDD1), 및 제2 공급 노드(VDD2)(접지 전위, 제1 공급 전압(VDD1), 및 제2 공급 전압(VDD2)이 제공됨)로 예시되고 설명된다. 다른 예들에서, 상이한 공급 전압들 또는 전위들이 구현될 수 있다. 보다 일반적으로, 접지 노드 및 접지 전위는 개별적으로 제1 공급 노드 및 제1 공급 전압으로서 생각될 수 있고; 제1 공급 노드(VDD1) 및 제1 공급 전압(VDD1)은 개별적으로 제2 공급 노드 및 제2 공급 전압으로서 생각될 수 있으며; 제2 공급 노드(VDD2) 및 제2 공급 전압(VDD2)은 개별적으로 제3 공급 노드 및 제3 공급 전압으로서 생각될 수 있다. 이 일반 공식화에서, 제2 공급 전압은 제1 공급 전압보다 크고, 제3 공급 전압은 제2 공급 전압보다 크다.

광학 드라이버 회로(optical driver circuit)(100)는 버퍼 회로(110), 비-레벨 시프팅 래치 회로(120), 레벨 시프팅 래치 회로(130), 풀 다운 회로(140), 풀 업 회로(150), 및 유도성 회로(inductive circuit)(160)를 포함한다. 도시된 예에서, 버퍼 회로(110)는 입력 노드(102) 상에서 입력 신호(Din)를 수신하도록 구성되고, 풀 다운 회로(140), 풀 업 회로(150), 및 유도성 회로(160)는 광학 드라이버 회로(100)의 출력 노드(104) 상에서 출력 신호(Dout)를 송신기(TX) 범프(170)에 제공하는 광학 드라이버 회로(100)의 출력 스테이지 회로(output stage circuit)를 형성한다. TX 범프(bump)(170)는, 예를 들어, 전기-흡수 변조기(EAM), 링 변조기(RM), 또는 임의의 다른 적합한 전기-광 변환기와 같은 전기-광 변환기(electro-optical converter)(180)에 결합될 수 있다.

광학 드라이버 회로(100)로서 설명되지만, 버퍼 회로(110), 비-레벨 시프팅 래치 회로(120), 레벨 시프팅 래치 회로(130), 풀 다운 회로(140), 및 풀 업 회로(150)는 임의의 적절한 애플리케이션을 위한 래치 기반 레벨 시프터 회로로서 구현될 수 있다. 당업자는 이러한 애플리케이션들을 쉽게 이해할 것이다.

버퍼 회로(110)는 입력 노드(102)에 연결되거나 전기적으로 연결되고 입력 신호(Din)를 수신하도록 구성된 입력 노드를 갖는다. 버퍼 회로(110)는 입력 노드(102)와 제1 노드(N1) 사이에 직렬로 전기적으로 연결된 인버터(111) 및 인버터(112)를 포함한다. 인버터(111)의 입력 노드는 버퍼 회로(110)의 입력 노드(102)에 전기적으로 연결된다. 인버터(111)의 출력 노드는 인버터(112)의 입력 노드에 전기적으로 연결된다. 인버터(112)의 출력 노드는 버퍼 회로(110)의 출력 노드로서, 제1 노드(N1)에 전기적으로 연결된다. 인버터(111) 및 인버터(112)는 제1 공급 노드(VDD1) 및 접지 노드에 전기적으로 연결된 전력 노드들을 포함한다. 제1 공급 노드(VDD1)는 동작 시 제1 공급 전압(VDD1)에 있도록 구성되고, 접지 노드는 동작 시 접지 전위에 있도록 구성된다. 인버터(111) 및 인버터(112)는 입력 신호(Din)를 버퍼링하고 구동하여 접지 전위(예를 들어, 0 볼트)와 제1 공급 전압(VDD1) 사이에서 레일-대-레일 전압 스윙(rail-to-rail voltage swing)을 갖도록 하는데 사용될 수 있다. 일부 예에서, 인버터(111) 및 인버터(112)는 각각 상보형 디바이스(예를 들어, CMOS) 인버터일 수 있다.

버퍼 회로(110)의 출력 노드(즉, 제1 노드(N1)에 전기적으로 연결됨)는 비-레벨 시프팅 래치 회로(120)의 입력 노드 및 레벨 시프팅 래치 회로(130)의 입력 노드에 전기적으로 연결된다. 비-레벨 시프팅 래치 회로(120)는 커패시터(121) 및 인버터들(122, 123, 124)을 포함한다. 커패시터(121)의 제1 단자는 비-레벨 시프팅 래치 회로(120)의 입력 노드이고, 버퍼 회로(110)의 출력 노드에 전기적으로 연결된다. 커패시터(121)의 제2 단자(커패시터(121)의 제1 단자와 대향됨), 인버터(122)의 입력 노드, 인버터(123)의 출력 노드, 및 인버터(124)의 입력 및 출력 노드는 함께 전기적으로 연결되어 래치 노드(N1A)를 형성한다. 인버터(122)의 출력 노드와 인버터(123)의 입력 노드는 전기적으로 연결되어 비-레벨 시프팅 래치 회로(120)의 출력 노드(N2)를 형성한다. 비-레벨 시프팅 래치 회로(120)의 출력 노드(N2)는 풀 다운 회로(140)의 입력 노드에 전기적으로 연결된다. 인버터들(122, 123, 124) 각각은 제1 공급 노드(VDD1)에 전기적으로 연결된 전력 노드들 및 접지 노드를 포함한다. 일부 예들에서, 인버터들(122, 123, 124) 각각은 상보형 디바이스(예를 들어, CMOS) 인버터일 수 있다.

커패시터(121)는 입력 신호(Din)의 직류 성분을 차단할 수 있다. 인버터들(122, 123)은 출력 노드(N2)에서 입력 신호(Din)의 논리적으로(logically) 상보적인 값을 저장하도록 구성되는 반전 래치(inverting latch)를 형성한다. 전기적으로 연결된 인버터(124)는 DC 바이어스 회로이고, 비-레벨 시프팅 래치 회로(120)에 셀프 바이어스 전압을 제공한다. 인버터(124)에 의해 제공되는 셀프 바이어싱(예를 들어, DC 바이어스 전압)은, 동작 제1 공급 전압(VDD1)이 공칭 값 미만일 때와 같이, 예컨대, 래치 노드(N1A)에서의 천이 강도(transition strength)가 작을 때, 인버터들(122, 123)에 의해 형성된 래치가 적절한 바이어스를 유지하는 것을 허용한다. 이는 또한 출력 노드(N2)에 저장된 논리적으로 상보적인 값이 적절한 공통 모드 전압을 유지하는 것을 허용한다. 커패시터(121)가 DC 성분들을 차단함으로써, 인버터들(122, 123)에 의해 형성된 래치는 입력 신호(Din)의 에지들에서의 로직 상태들 사이에서 천이할 수 있다.

레벨 시프팅 래치 회로(130)는 커패시터(131) 및 인버터들(132, 133, 134)을 포함한다. 커패시터(131)의 제1 단자는 레벨 시프팅 래치 회로(130)의 입력 노드이고, 버퍼 회로(110)의 출력 노드에 전기적으로 연결된다. 커패시터(131)의 제2 단자(커패시터(131)의 제1 단자로부터 대향됨), 인버터(132)의 입력 노드, 인버터(133)의 출력 노드, 및 인버터(134)의 입력 및 출력 노드는 전기적으로 함께 연결되어 래치 노드(N1B)를 형성한다. 인버터(132)의 출력 노드와 인버터(133)의 입력 노드는 전기적으로 연결되어 레벨 시프팅 래치 회로(130)의 출력 노드(N3)를 형성한다. 레벨 시프팅 래치 회로(130)의 출력 노드(N3)는 풀 업 회로(150)의 입력 노드에 전기적으로 연결된다. 인버터들(132, 133, 134) 각각은 제2 공급 노드(VDD2) 및 제1 공급 노드(VDD1)에 전기적으로 연결된 전력 노드들을 포함한다. 제2 공급 노드(VDD2)는 동작시에 제2 공급 전압(VDD2)에 있도록 구성된다. 일부 예들에서, 인버터들(132, 133, 134) 각각은 상보형 디바이스(예를 들어, CMOS) 인버터일 수 있다.

커패시터(131)는 입력 신호(Din)의 직류 성분을 차단할 수 있다. 인버터들(132, 133)은 출력 노드(N3)에서 입력 신호(Din)의 논리적으로 상보적인 값을 저장하도록 구성되는 반전 래치를 형성한다. 또한, 인버터들(132, 133)의 전력 노드들은 제2 공급 전압(VDD2) 및 제1 공급 전압(VDD1)이 개별적으로 제공되는 제2 공급 노드(VDD2)와 제1 공급 노드(VDD1) 사이에 전기적으로 연결되기 때문에, 레벨 시프팅 래치 회로(130)는 입력 신호(Din)를 레벨 시프팅하여 대략 제2 공급 전압(VDD2)과 제1 공급 전압(VDD1) 사이에서의 전압 스윙을 갖는, 입력 신호(Din)의 논리적으로 상보적인 값인 레벨 시프트된 신호(Dhigh)를 생성할 수 있다. 전기적으로 연결된 인버터(134)는 DC 바이어스 회로이고, 레벨 시프팅 래치 회로(130)에 셀프 바이어스 전압을 제공한다. 인버터(134)에 의해 제공되는 셀프 바이어싱(예를 들어, DC 바이어스 전압)은, 동작 제2 공급 전압(VDD2)이 공칭 값 미만일 때와 같이, 예컨대, 래치 노드(N1B)에서의 천이 강도가 작을 때, 인버터들(132, 133)에 의해 형성된 래치가 적절한 바이어스를 유지하는 것을 허용한다. 이는 또한 출력 노드(N3)에 저장된 논리적으로 상보적인 값이 적절한 공통 모드 전압을 유지하는 것을 허용한다. 커패시터(131)가 DC 성분들을 차단함으로써, 인버터들(132, 133)에 의해 형성된 래치는 입력 신호(Din)의 에지들에서의 로직 상태들 사이에서 천이할 수 있다.

동작 시, 인버터(124)는 래치 노드(N1A)에서 접지 전위가 0 V로 가정되는 경우 도시된 예에서 VDD1/2일 수 있는 바이어스 전압을 제공하고, 인버터(134)는 래치 노드(N1B)에서 도시된 예의 (VDD2+VDD1)/2일 수 있는 바이어스 전압을 제공한다. 입력 신호(Din)가 하이(high) 로직 상태로 구동될 때, 제1 노드(N1) 상의 신호는 버퍼 회로(110)에 의해 하이 로직 상태(예를 들어, 제1 공급 전압(VDD1))로 구동되고, 이는 래치 노드(N1A, N1B) 상의 개개의 신호가 하이 로직 상태(예를 들어, 제1 공급 전압(VDD1))로 구동되게 한다.

래치 노드(N1A) 상의 하이 로직 상태에 응답하여, 인버터(122)는 출력 노드(N2)를 로우(low) 로직 상태(예를 들어, 접지 전위)로 구동하고, 출력 노드(N2) 상의 로우 로직 상태에 응답하여, 인버터(123)는 래치 노드(N1A)를 제1 공급 전압(VDD1)을 향해 하이(high)로 구동하려고 시도한다. 인버터(124)는 래치 노드(N1A)를 바이어스 전압(예를 들어, VDD1/2)을 향해 구동하려고 시도한다. 일부 예들에서, 인버터들(123, 124)의 구동 성능(drivability)은 동일하다. 보다 구체적으로, 인버터(123)의 각각의 n형 트랜지스터는 인버터(124)의 개개의 n형 트랜지스터와 동일한 채널 폭 및 채널 길이를 가질 수 있고(그리고 그 반대도 가능함), 인버터(123)의 각각의 n형 트랜지스터는 인버터(124)의 개개의 p형 트랜지스터와 동일한 채널 폭 및 채널 길이를 가질 수 있다(그리고 그 반대도 가능함). 인버터(123)는 집적 회로 내의 인버터(124)와 동일한 물리적 레이아웃(layout)일 수 있다. 인버터들(123, 124)에 대한 동일한 구동 성능을 가정하면, 래치 노드(N1A)는 인버터(122)가 출력 노드(N2)를 계속 로우 로직 상태로 구동하게 하는 인버터(122)에 대한 스위칭 임계치보다 큰 (3/4)VDD1을 향해 구동된다.

래치 노드(N1B) 상의 하이 로직 상태에 응답하여, 인버터(132)는 출력 노드(N3)를 로우 로직 상태(예를 들어, 제1 공급 전압(VDD1))로 구동하고, 출력 노드(N3) 상의 로우 로직 상태에 응답하여, 인버터(133)는 래치 노드(N1B)를 제2 공급 전압(VDD2)을 향해 하이로 구동하려고 시도한다. 인버터(134)는 래치 노드(N1B)를 바이어스 전압(예를 들어, (VDD2+VDD1)/2)을 향해 구동하려고 시도한다. 일부 예들에서, 인버터들(133, 134)의 구동 성능은 동일하다. 보다 구체적으로, 인버터(133)의 각각의 n형 트랜지스터는 인버터(134)의 개개의 n형 트랜지스터와 동일한 채널 폭 및 채널 길이를 가질 수 있고(그리고 그 반대도 가능함), 인버터(133)의 각각의 n형 트랜지스터는 인버터(134)의 개개의 p형 트랜지스터와 동일한 채널 폭 및 채널 길이를 가질 수 있다(그리고 그 반대도 가능함). 인버터(133)는 집적 회로 내의 인버터(134)와 동일한 물리적 레이아웃일 수 있다. 인버터들(133, 134)에 대한 동일한 구동 성능을 가정하면, 래치 노드(N1B)는 인버터(132)가 출력 노드(N3)를 계속 로우 로직 상태로 구동하게 하는 인버터(132)에 대한 스위칭 임계치보다 큰 [(3/4)VDD2+(1/4)VDD1]을 향해 구동된다.

입력 신호(Din)가 로우 로직 상태로 구동될 때, 제1 노드(N1) 상의 신호는 버퍼 회로(110)에 의해 로우 로직 상태(예를 들어, 접지 전위)로 구동되고, 이는 래치 노드(N1A, N1B) 상의 개개의 신호가 로우 로직 상태(예를 들어, 접지 전위)로 구동되게 한다.

래치 노드(N1A) 상의 로우 로직 상태에 응답하여, 인버터(122)는 출력 노드(N2)를 하이 로직 상태(예를 들어, 제1 공급 전압(VDD1))로 구동하고, 출력 노드(N2) 상의 하이 로직 상태에 응답하여, 인버터(123)는 래치 노드(N1A)를 접지 전위를 향해 로우(low)로 구동하려고 시도한다. 인버터(124)는 래치 노드(N1A)를 바이어스 전압(예를 들어, VDD1/2)을 향해 구동하려고 시도한다. 전술한 바와 같이 인버터들(123, 124)에 대한 동일한 구동 성능을 가정하면, 래치 노드(N1A)는 인버터(122)가 출력 노드(N2)를 계속 하이 로직 상태로 구동하게 하는 인버터(122)에 대한 스위칭 임계치보다 작은 (1/4)VDD1을 향해 구동된다.

래치 노드(N1B) 상의 로우 로직 상태에 응답하여, 인버터(132)는 출력 노드(N3)를 하이 로직 상태(예를 들어, 제2 공급 전압(VDD2))로 구동하고, 출력 노드(N3) 상의 하이 로직 상태에 응답하여, 인버터(133)는 래치 노드(N1B)를 제1 공급 전압(VDD1)을 향해 로우로 구동하려고 시도한다. 인버터(134)는 래치 노드(N1B)를 바이어스 전압(예를 들어, (VDD2+VDD1)/2)을 향해 구동하려고 시도한다. 전술한 바와 같이 인버터들(133, 134)에 대한 동일한 구동 성능을 가정하면, 래치 노드(N1B)는 인버터(132)가 출력 노드(N3)를 계속 하이 로직 상태로 구동하게 하는 인버터(132)에 대한 스위칭 임계치보다 작은 [(1/4)VDD2+(3/4)VDD1]을 향해 구동된다.

인버터들(122, 123, 124)의 전력 노드들이 제1 공급 노드(VDD1) 및 접지 노드에 전기적으로 연결되므로, 입력 신호(Din)는 인버터들(122, 123)에 의해 레벨 시프트되지 않을 수 있다. 비-레벨 시프팅 래치 회로(120)는 출력 노드(N2)를 통해 비-레벨 시프트된 신호(Dlow)를 입력 신호(Din)의 로직 보수(logical complement)인 풀 다운 회로(140)에 제공할 수 있다. 레벨 시프팅 래치 회로(130)는 입력 신호(Din)의 전압 스윙이 상대적으로 낮은 전압 범위(0 볼트와 제1 공급 전압(VDD1) 사이)로부터 상대적으로 높은 전압 범위(제1 공급 전압(VDD1)와 제2 공급 전압(VDD2) 사이)로 레벨 시프팅되게 할 수 있다. 입력 신호(Din)의 로직 보수인 결과적인 레벨 시프트된 신호(Dhigh)는 출력 노드(N3)를 통해 풀 업 회로(150)에 제공될 수 있다.

풀 다운 회로(140)는 제1 n형 트랜지스터(141)(예를 들어, n형 전계 효과 트랜지스터(FET)), 제2 n형 트랜지스터(142), 및 제3 n형 트랜지스터(143)를 포함한다. 제1 n형 트랜지스터(141)의 게이트 노드는 비-레벨 시프팅 래치 회로(120)의 출력 노드(N2)에 전기적으로 연결된 풀 다운 회로(140)의 입력 노드로서 비-레벨 시프트된 신호(Dlow)를 풀 다운 회로(140)에 제공한다.제1 n형 트랜지스터(141)는 제2 n형 트랜지스터(142)의 소스 노드에 전기적으로 연결된 드레인 노드를 갖는다. 제2 n형 트랜지스터(142)는 바이어스 노드(Nbias)에 전기적으로 연결된 게이트 노드를 갖고, 광학 드라이버 회로(100)의 출력 노드(104)에 유도성으로 결합되는 출력 노드(NN)에 전기적으로 연결된 드레인 노드를 갖는다. 예시된 예에서 바이어스 노드(Nbias)는 제1 공급 노드(VDD1)에 전기적으로 연결된다. 제1 n형 트랜지스터(141)는 제3 n형 트랜지스터(143)의 드레인 노드에 전기적으로 연결된 소스 노드를 갖는다. 제3 n형 트랜지스터(143)는 제1 제어 노드(CTR_1)에 전기적으로 연결된 게이트 노드를 갖고, 접지 노드에 전기적으로 연결된 소스 노드를 갖는다.

풀 업 회로(150)는 제1 p형 트랜지스터(151)(예를 들어, p형 FET), 제2 p형 트랜지스터(152), 및 제3 p형 트랜지스터(153)를 포함한다. 제1 p형 트랜지스터(151)의 게이트 노드는 레벨 시프팅 래치 회로(130)의 출력 노드(N3)에 전기적으로 연결된 풀 업 회로(150)의 입력 노드로서, 레벨 시프트된 신호(Dhigh)를 풀 업 회로(150)에 제공한다. 제1 p형 트랜지스터(151)는 제2 p형 트랜지스터(152)의 소스 노드에 전기적으로 연결된 드레인 노드를 갖는다. 제2 p형 트랜지스터(152)는 바이어스 노드(Nbias)에 전기적으로 연결된 게이트 노드를 갖고, 광학 드라이버 회로(100)의 출력 노드(104)에 유도성으로 결합된 출력 노드(NP)에 전기적으로 연결된 드레인 노드를 갖는다. 제1 p형 트랜지스터(151)는 제3 p형 트랜지스터(153)의 드레인 노드에 전기적으로 연결된 소스 노드를 갖는다. 제3 p형 트랜지스터(153)는 제2 제어 노드(CTR_2)에 전기적으로 연결된 게이트 노드를 갖고, 제2 공급 노드(VDD2)에 전기적으로 연결된 소스 노드를 갖는다.

일반적으로, 제1 제어 노드(CTR_1)에 인가되는 제1 제어 신호(CTR_1)는 출력 노드(104)의 출력 신호(Dout)의 하강 에지 천이를 제어하거나 조절하는데 사용될 수 있고, 제2 제어 노드(CTR_2)에 인가되는 제2 제어 신호(CTR_2)는 출력 신호(Dout)의 상승 에지 천이를 제어하거나 조절하는데 사용될 수 있다. 보다 구체적으로, 풀 다운 회로(140)는 제1 제어 신호(CTR_1)에 기초하여 출력 신호(Dout)의 하강 에지 천이를 조절하도록 구성될 수 있고, 풀 업 회로(150)는 제2 제어 신호(CTR_2)에 기초하여 출력 신호(Dout)의 상승 에지 천이를 조절하도록 구성될 수 있다. 일부 양태에서, 풀 업 회로(150) 및 풀 다운 회로(140)는 출력 신호(Dout)의 상승 에지 천이 및 하강 에지 천이를 서로 독립적으로 개별적으로 제어 또는 조절할 수 있다.

유도성 회로(160)는 풀 업 회로(150)와 풀 다운 회로(140) 사이에 전기적으로 연결된 제1 인덕터(161) 및 제2 인덕터(162)를 포함한다. 도 1에 도시된 바와 같이, 제1 인덕터(161)는 제2 p형 트랜지스터(152)의 드레인 노드(예를 들어, 출력 노드(NP))와 출력 노드(104) 사이에 전기적으로 연결되고, 제2 인덕터(162)는 제2 n형 트랜지스터(142)의 드레인 노드(예를 들어, 출력 노드(NN))와 출력 노드(104) 사이에 전기적으로 연결된다. 일부 구현예들에서, 인덕터들(161, 162)은 각각 동일한 크기 및 형상일 수 있고, 광학 드라이버 회로(100)가 배치되는 집적 회로 칩 내에서 서로 상하로 적층될 수 있다. 이러한 방식으로, 인덕터들(161, 162)은 서로 전자기적으로 결합될 수 있고, 그에 의해 유도성 회로(160)의 전체 인덕턴스를 증가시킬 수 있는 인덕터들(161, 162) 사이에 상호 인덕턴스를 초래한다.

전술한 바와 같이, 입력 신호(Din)가 하이 로직 상태로 구동될 때(예를 들어, 제1 공급 전압(VDD1)에서 또는 그 근처에서), 인버터(122)는 출력 노드(N2)를 로우 로직 상태(예를 들어, 접지 전위로)로 구동하고, 인버터(132)는 출력 노드(N3)를 로우 로직 상태(예를 들어, 제1 공급 전압(VDD1)로 구동한다. 따라서, 이러한 상황에서, 비-레벨 시프트된 신호(Dlow)는 로우 로직 상태(예를 들어, 접지 전위)이고, 레벨 시프트된 신호(Dhigh)는 로우 로직 상태(예를 들어, 제1 공급 전압(VDD1))이다.

로우(low)(예를 들어, 접지 전위)인 비-레벨 시프트된 신호(Dlow)는 제1 n형 트랜지스터(141)를 비전도성 또는 개방 상태로 유지함으로써, 출력 노드(104)를 접지 전위로부터 절연시킨다. 로우(예를 들어, 제1 공급 전압(VDD1))인 레벨 시프팅 신호(Dhigh)는 제1 p형 트랜지스터(151)를 전도성 또는 폐쇄 상태로 턴 온할 수 있고, 이는 제2 제어 신호(CTR_2)에 의한 제3 p형 트랜지스터(153)의 상태에 의해 영향을 받을 수 있다. 또한, 제2 p형 트랜지스터(152)의 게이트 노드에 제1 공급 전압(VDD1)이 인가되므로, 제2 p형 트랜지스터(152)도 턴 온될 수 있고, 이는 제3 p형 트랜지스터(153)의 상태에 의해 영향을 받을 수 있다. 그 결과, 제1 p형 트랜지스터(151) 및 제2 p형 트랜지스터(152)는 둘 다 전도성 상태에 있을 수 있고, 제1 인덕터(161)를 통해 출력 노드(104)를 제2 공급 전압(VDD2)을 향해 하이로 풀링할 수 있다.

입력 신호(Din)가 로우 로직 상태(예를 들어, 접지 전위에서 또는 그 근처에서)로 구동될 때, 인버터(122)는 출력 노드(N2)를 하이 로직 상태(예를 들어, 제1 공급 전압(VDD1)으로)로 구동하고, 인버터(132)는 출력 노드(N3)를 하이 로직 상태(예를 들어, 제2 공급 전압(VDD2)으로 구동한다. 따라서, 비-레벨 시프트된 신호(Dlow)는 하이 로직 상태(예를 들어, 제1 공급 전압(VDD1))이고, 레벨 시프트된 신호(Dhigh)는 하이 로직 상태(예를 들어, 제2 공급 전압(VDD2))이다.

하이(예를 들어, 제1 공급 전압(VDD1))인 비-레벨 시프팅 신호(Dlow)는 제1 n형 트랜지스터(141)를 전도성 또는 폐쇄 상태로 턴 온시킬 수 있으며, 이는 제1 제어 신호(CTR_1)에 따른 제3 n형 트랜지스터(143)의 상태에 의해 영향을 받을 수 있다. 또한, 제2 n형 트랜지스터(142)의 게이트 노드에 제1 공급 전압(VDD1)이 인가되므로, 제2 n형 트랜지스터(142)도 턴 온될 수 있고, 이는 제3 n형 트랜지스터(143)의 상태에 의해 영향을 받을 수 있다. 그 결과, 제1 n형 트랜지스터(141) 및 제2 n형 트랜지스터(142)는 둘 다 전도성 상태에 있을 수 있고, 출력 노드(104)를 제2 인덕터(162)를 통해 접지 전위를 향해 로우로 풀링할 수 있다. 하이인 레벨 시프트된 신호(Dhigh)(예를 들어, 제2 공급 전압(VDD2))는 제1 p형 트랜지스터(151)를 비전도성 또는 개방 상태로 유지함으로써, 출력 노드(104)를 제2 공급 전압(VDD2)으로부터 절연시킨다.

광학 드라이버 회로(100)는 전기 신호들의 전압 스윙을, 예를 들어, 광학 신호들에 더 적합한 레벨들로 증가시키도록 구성된다. 보다 구체적으로, 입력 신호(Din)가 접지 전위와 제1 공급 전압(VDD1) 사이에서 스윙하는 전압(예를 들어, 0V 내지 0.9V)을 갖는 동안, 광학 드라이버 회로(100)에 의해 생성된 출력 신호(Dout)는 접지 전위와 제2 공급 전압(VDD2) 사이에서 스윙하는 전압(예를 들어, 0V 내지 1.8V)을 갖는다.

유도성 회로(160)는 풀 다운 회로(140) 및 풀 업 회로(150) 내의 기생 커패시턴스들을 감소시키거나 절연시킬 수 있고, 그에 의해 광학 드라이버 회로(100)의 전체 부하 커패시턴스를 감소시킴으로써 출력 신호(Dout)에서의 더 빠른 에지 천이들을 허용할 수 있다. 보다 구체적으로, 제1 인덕터(161)는 출력 신호(Dout)의 상승 에지 천이들 동안 풀 업 회로(150) 내의 기생 커패시턴스들을 감소 또는 절연시킬 수 있고, 제2 인덕터(162)는 출력 신호(Dout)의 하강 에지 천이들 동안 풀 다운 회로(140) 내의 기생 커패시턴스들을 감소 또는 절연시킬 수 있다. 따라서, 큰 데이터 레이트를 갖는, 도 1의 광학 드라이버 회로(100)는 출력 신호(Dout)를 충분한 속도로 접지 전위와 제2 공급 전압(VDD2) 사이(예컨대, 개별적으로 로직 로우 상태와 로직 하이 상태 사이)에서 천이시킬 수 있다. 유도성 회로(160)는, 예를 들어, TX 범프(170)(일부 구현예들에서, 70-90 fF일 수 있음) 및/또는 전기-광 변환기(180)와 연관된 상대적으로 큰 출력 부하 커패시턴스를 수용할 수 있다.

또한, 전기-광 변환기(180)의 하나 이상의 컴포넌트들로부터 기인하는 비선형 왜곡은 전기-광 변환기(180)가 출력 신호(Dout)의 상승 및 하강 에지들에 대해 비대칭적인 응답들을 갖게 할 수 있으며, 이는 바람직하지 않게 변환된 광학 신호들이 비대칭적인 상승 및 하강 에지들을 갖게 할 수 있다. 광학 드라이버 회로(100)는 또한, 예를 들어, 출력 신호들의 상승 및 하강 에지 천이들을 독립적으로 조절함으로써, 전기-광 변환기(180)에 의해 야기되는 비선형 왜곡을 보상할 수 있다. 이러한 방식으로, 본 명세서에 개시된 광학 드라이버 회로들은 광학 드라이버 회로들에 의해 생성된 출력 신호들의 상승 및 상승 에지 천이들에 대한 전기-광 변환기들의 비대칭 응답들을 보상할 수 있다.

일부 예들에서, 제1 제어 신호(CTR_1) 및 제2 제어 신호(CTR_2)는 출력 신호(Dout)의 상승 및 하강 에지 천이에 대한 전기-광 변환기(180)의 비대칭 응답들을 나타내는 정보에 적어도 부분적으로 기초할 수 있다. 이러한 방식으로, 출력 신호(Dout)의 상승 에지 천이 속도 및/또는 출력 신호(Dout)의 하강 에지 천이 속도는 개별적으로 제1 제어 신호(CTR_1) 및 제2 제어 신호(CTR_2)에 의해 조절되어 전기-광 변환기(180)에 내재된 비선형성을 보상하기 위해 출력 신호(Dout)에 프리엠퍼시스(pre-emphasis)를 제공할 수 있다.

제1 제어 신호(CTR_1)는 제3 n형 트랜지스터(143)의 게이트 노드에 인가되는 전압을 선택적으로 조절함으로써, 풀 다운 회로(140)가 출력 신호(Dout)의 하강 에지 천이들 동안 출력 노드(104)를 접지 전위를 향해 로우로 풀링하는 속도를 독립적으로 제어 또는 조절할 수 있다. 예를 들어, 제1 제어 신호(CTR_1)의 전압은 제3 n형 트랜지스터(143)를 통한 전류 흐름을 증가시키기 위해 (예컨대, 더 양의 전압으로) 증가될 수 있고, 이에 의해 출력 신호(Dout)의 하강 에지 천이의 속도를 증가시킬 수 있고, 제1 제어 신호(CTR_1)의 전압은 제3 n형 트랜지스터(143)를 통한 전류 흐름을 감소시키기 위해 (더 적은 양의 전압으로) 감소될 수 있고, 이에 의해 출력 신호(Dout)의 하강 에지 천이의 속도를 감소시킬 수 있다. 유사하게, 제2 제어 신호(CTR_2)는 제3 p형 트랜지스터(153)의 게이트 노드에 인가되는 전압을 선택적으로 조절함으로써, 풀 업 회로(150)가 출력 신호(Dout)의 상승 에지 천이 동안 출력 노드(104)를 제2 공급 전압(VDD2)을 향해 하이로 풀링하는 속도를 독립적으로 제어 또는 조절할 수 있다. 예를 들어, 제2 제어 신호(CTR_2)의 전압은 제3 p형 트랜지스터(153)를 통한 전류 흐름을 증가시키기 위해 (예를 들어, 더 적은 양의 전압으로) 감소되어 출력 신호(Dout)의 상승 에지 천이의 속도를 증가시킬 수 있고, 제2 제어 신호(CTR_2)의 전압은 제3 p형 트랜지스터(153)를 통한 전류 흐름을 감소시키기 위해 (예를 들어, 더 많은 양의 전압으로) 증가되어 출력 신호(Dout)의 상승 에지 천이의 속도를 감소시킬 수 있다. 이러한 방식으로, 광학 드라이버 회로(100)는 출력 신호(Dout)의 상승 및 하강 에지 천이가 전기-광 변환기(180)의 비대칭 응답을 보상하는 비대칭을 나타내도록 할 수 있다.

제1 제어 신호(CTR_1) 및 제2 제어 신호(CTR_2)는 광학 드라이버 회로(100)에 제공되거나 그에 결합된 임의의 적절한 회로에 의해 생성될 수 있다. 도 1에 도시된 예의 경우, 제1 제어 신호(CTR_1) 및 제2 제어 신호(CTR_2)를 제공하거나 생성하도록 구성된 메모리(190)를 포함하는 광학 드라이버 회로(100)가 도시된다. 메모리(190)는 제1 제어 신호(CTR_1) 및 제2 제어 신호(CTR_2)에 대한 전압 레벨들 또는 전압 레벨들을 나타내는 값들을 저장할 수 있는 임의의 적절한 메모리 회로 또는 저장 디바이스(예컨대, 비휘발성 메모리)일 수 있다. 일부 실시예들에서, 메모리(190)는 제1 제어 신호(CTR_1) 및 제2 제어 신호(CTR_2) 각각에 대한 복수의 전압 또는 값을 저장할 수 있다. 일부 실시예에서, 메모리(190)는 제1 제어 노드(CTR_1) 및 제2 제어 노드(CTR_2)에 전기적으로 결합된 하나 이상의 디지털-아날로그 변환기(DAC)에 결합될 수 있다. 제1 제어 신호(CTR_1) 및 제2 제어 신호(CTR_2)를 위해 메모리(190)에 저장된 전압 또는 값은 전기-광 변환기(180)의 비대칭 응답 거동에 기초할 수 있다. 일부 양태들에서, 전기-광 변환기(180)의 비대칭 응답 거동은 예를 들어 아이 다이어그램(eye diagram)들을 사용하여 결정될 수 있다. 다른 양태에서, 전기-광 변환기(180)는 출력 신호(Dout)의 상승 및 하강 에지 천이에 대한 비대칭적 응답을 나타내는 피드백 신호를 제공할 수 있고, 피드백 신호는 메모리(190)에 저장된 제1 제어 신호(CTR_1) 및 제2 제어 신호(CTR_2) 각각에 대한 전압 또는 값을 선택 및/또는 업데이트하는 데 사용될 수 있다.

메모리(190)는 광학 드라이버 회로(100)의 제조자에 의해, 광학 드라이버 회로(100)의 테스터(tester)에 의해, 광학 드라이버 회로(100)의 사용자에 의해, 또는 이들의 임의의 조합에 의해 프로그래밍될 수 있다. 일부 양태들에서, 메모리(190)는 (예컨대, 수동 프로그래밍에 의해 또는 OTA(over the air) 업데이트에 의해) 필드 내의 제1 제어 신호(CTR_1) 및 제2 제어 신호(CTR_2)에 대한 적절한 값들로 프로그래밍될 수 있다. 또한, 제1 제어 신호(CTR_1) 및 제2 제어 신호(CTR_2)에 대해 메모리(190)에 저장된 값들은, 필드에서 동적으로 업데이트될 수 있다.

다른 일부 실시예들에서, 메모리(190)는, 예를 들어, 선택 신호에 응답하여 선택될 수 있는 제1 제어 신호(CTR_1) 및 제2 제어 신호(CTR_2) 각각에 대한 다수의 전압들 또는 값들을 저장하기 위한 룩업 테이블(LUT)일 수 있다. 선택 신호는 전기-광 변환기(180)의 비대칭 응답을 보상하는 원하는 에지 천이 설정에 기초할 수 있거나 이를 나타낼 수 있다. 이러한 방식으로, 광학 드라이버 회로(100)는 전기-광 변환기(180)의 비선형성을 보상하기 위하여 출력 신호(Dout)에 일정한 레벨의 프리엠퍼시스(pre-emphasis)를 제공할 수 있다.

일부 예들에서, 인덕터들(161, 162) 및/또는 트랜지스터들(143, 153)(및 대응하는 메모리(190))은 생략될 수 있다. 예를 들어, 비선형성들에 대한 사전 왜곡이 관심사가 아닌 레벨 시프터 회로는 트랜지스터들(143, 153) 및 메모리(190)를 생략할 수 있다. 이러한 예에서, 제1 n형 트랜지스터(141)의 소스 노드는 접지 노드에 전기적으로 연결될 수 있고, 제1 p형 트랜지스터(151)의 소스 노드는 제2 공급 노드(VDD2)에 전기적으로 연결될 수 있다 또한, 부하 커패시턴스 및/또는 속도가 관심사가 아닌 레벨 시프터 회로는 인덕터들(161, 162)을 생략할 수 있다. 이러한 예에서, 제2 n형 트랜지스터(142)의 드레인 노드는 출력 노드(104)에 전기적으로 연결될 수 있고, 제2 p형 트랜지스터(152)의 드레인 노드는 출력 노드(104)에 전기적으로 연결될 수 있다. 레벨 시프터 회로는, 예를 들어, 동일한 집적 회로 칩 상의 상이한 전력 도메인들 사이에, 개개의 상이한 집적 회로 칩들 상의 상이한 전력 도메인들 사이에, 또는 다른 애플리케이션들에서 구현될 수 있다.

일반적으로, 광학 드라이버 회로(100)를 참조하여, 비-레벨 시프팅 래치 회로(120) 및 레벨 시프팅 래치 회로(130)에서 개별적으로 셀프 바이어스를 제공하는 인버터들(124, 134)은 (개별적으로 비-레벨 시프팅 래치 회로(120) 및 레벨 시프팅 래치 회로(130)로부터 출력되는) 비-레벨 시프트된 신호(Dlow) 및 레벨 시프트된 신호(Dhigh)가 적절한 공통 모드 전압을 유지하게 할 수 있다. 인버터들(124, 134)이 없으면, 고 주파수들(예를 들어, 26.5 ㎓ 이상)에서, 공급 전압이 감소될 때, 비-레벨 시프트된 신호(Dlow) 및 레벨 시프트된 신호(Dhigh)의 공통 모드 전압이 감소되었고, 이는 이들 신호들이 풀 업 회로(150) 및/또는 풀 다운 회로(140)가 출력 노드(104)의 전압을 개별적으로 풀 업 및/또는 풀 다운하게 하기에 불충분하게 하는 것이 관찰되었다. 따라서, 인버터들(124, 134)이 없는, 감소된 공급 전압을 갖는 고 주파수들에서, 광학 드라이버 회로는 출력 노드에서 출력 신호(Dout)를 적절하게 구동할 수 없는 것으로 관찰되었다. 인버터들(124, 134)에 의해, 비-레벨 시프트된 신호(Dlow) 및 레벨 시프트된 신호(Dhigh)의 공통 모드 전압은 풀 업 회로(150) 및 풀 다운 회로(140)가 출력 노드(104)의 전압을 개별적으로 풀 업 및 풀 다운하게 할 수 있는 적절한 레벨로 유지될 수 있다. 따라서, 인버터들(124, 134)에 의해, 감소된 공급 전압을 갖는 고 주파수들에서, 광학 드라이버 회로(100)는 출력 노드(104)에서 출력 신호(Dout)를 적절하게 구동할 수 있다.

또한, 비-레벨 시프트된 신호(Dlow) 및 레벨 시프트된 신호(Dhigh)의 공통 모드 전압은 주파수들의 넓은 범위에 걸쳐 그리고 상이한 공급 전압들로 유지될 수 있다. 다시, 인버터들(124, 134)이 없으면, 제1 공급 전압(VDD1)이 공칭 전압(예를 들어, VDD1 = 0.9)에 있을 때, 신호들(Dlow, Dhigh)의 공통 모드 전압은 대략 29.4 ㎓ 이상의 주파수들에서 부정확한 레벨로 떨어질 것이라는 것이 관찰되었다. 인버터들(124, 134)이 없으면, 예컨대 프로세스-전압-온도(PVT : process-voltage-temperature) 변동으로 인해 제1 공급 전압(VDD1)이 감소될 때, 신호들(Dlow, Dhigh)의 공통 모드 전압은 더 낮은 주파수들에서, 예컨대 VDD1 = 0.88 V에 대해 대략 29.4 ㎓ 및 그 이상에서 그리고 VDD1 = 0.86 V에 대해 대략 22.8 ㎓ 및 그 이상에서 부정확한 레벨로 떨어질 것이다.인버터들(124, 134)이 있으면, 신호들(Dlow, Dhigh)의 공통 모드 전압은 예컨대, 최대 40 ㎓와 같은 관찰된 주파수들을 통해 적절한 레벨로 유지될 수 있다.

상기에서 언급된 바와 같이, 일부 예들에서, 인버터들(123, 124)은 동일한 구동 성능(drivability)을 갖고, 인버터들(133, 134)은 동일한 구동 성능을 갖는다. 이는 비-레벨 시프팅 래치 회로(120) 및 레벨 시프팅 래치 회로(130)의 래치 노드들(N1A, N1B)이 고 주파수에서 하이 로직 상태와 로우 로직 상태 사이에서 천이하도록 허용할 수 있고, 로우 로직 상태들의 롱 시퀀스(예를 들어, 로직 "0"들의 롱 시퀀스) 및 하이 로직 상태들의 롱 시퀀스(예를 들어, 로직 "1"들의 롱 시퀀스)가 개별적으로 입력 신호(Din)로서 입력될 때, 출력 신호(Dout)가 드룹 없이 로우 및 하이 로직 상태들에 대한 개개의 전압들을 유지하도록 허용할 수 있다. 로우 및 하이 로직 상태들의 롱 시퀀스가 입력될 때 드룹 없이 로우 및 하이 로직 상태들에 대한 개개의 전압들을 유지하는 능력은 광학 드라이버 회로(100)가 저 주파수들에서 동작할 수 있음을 나타내며, 이는 (예를 들어, 더 낮은 주파수들에서의) 대역폭이 악영향을 받지 않음을 예시한다. 다른 예들에서, 인버터들(123, 124)은 상이한 구동 성능들을 가질 수 있고, 인버터들(133, 134)은 상이한 구동 성능들을 가질 수 있다. 개개의 래치 회로가 하이 상태와 로우 상태 사이에서 천이할 수 있도록 충분히 작은 구동 성능을 갖는 것과 목표 공통 모드 전압을 달성하기에 충분히 큰 구동 성능을 갖는 것의 밸런싱에 의해 동일하거나 유사한 효과가 상이한 구동 성능을 갖는 인버터에 의해 달성될 수 있다.

도 2는 일부 예들에 따른 레벨 시프터 회로를 포함하는 집적 회로를 동작시키기 위한 방법(200)의 흐름도이다. 방법(200)은 도 1의 광학 드라이버 회로(100)의 맥락에서 설명된다. 광학 드라이버 회로(100)의 맥락에서 방법(200)의 다음의 설명에서, 제1 제어 신호(CTR_1) 및 제2 제어 신호(CTR_2)는 적절한 값들로 설정된 것으로 가정된다. 당업자는 다른 레벨 시프터 회로들에 대한 방법(200)의 설명의 적용가능성을 쉽게 이해할 것이다.

블록(202)에서, 입력 신호가 레벨 시프터 회로의 입력 노드에서 수신된다. 예를 들어, 입력 신호(Din)는 입력 노드(102)에서 수신된다. 일부 예에서, 입력 신호(Din)는 접지 전위와 제1 공급 전압(VDD1) 사이에서 전압 스윙을 갖는다.

블록(204)에서, 입력 신호는 버퍼 회로를 통해 버퍼링된다. 예를 들어, 입력 신호(Din)가 버퍼 회로(110)에 입력되고, 버퍼링된 신호는 제1 노드(N1)에서 출력된다. 일부 예에서, 버퍼링된 신호는 접지 전위와 제1 공급 전압(VDD1) 사이의 전압 스윙을 갖는다.

블록(206)에서, 버퍼링된 신호는 비-레벨 시프팅 래치 회로 및 레벨 시프팅 래치 회로에 입력된다. 예를 들어, 제1 노드(N1) 상의 신호는 비-레벨 시프팅 래치 회로(120) 및 레벨 시프팅 래치 회로(130)에 입력된다. 비-레벨 시프팅 래치 회로(120)는 래치 노드(N1A)를 포함하고, 레벨 시프팅 래치 회로(130)는 래치 노드(N1B)를 포함한다. 래치 노드들(N1A, N1B)은 각각의 커패시터들(121, 131)을 통해 제1 노드(N1)에, 그리고 추가로, 버퍼 회로(110)를 통해 입력 노드(102)에 전기적으로 결합된다. 비-레벨 시프팅 래치 회로(120)는 래치 노드(N1A)에 전기적으로 연결되고 바이어스 전압을 제공하도록 구성된 DC 바이어스 회로(예를 들어, 인버터(124))를 갖는다. 레벨 시프팅 래치 회로(130)는 래치 노드(N1B)에 전기적으로 연결되고 그에 바이어스 전압을 제공하도록 구성된 DC 바이어스 회로(예를 들어, 인버터(134))를 갖는다. 비-레벨 시프팅 래치 회로(120)는 비-레벨 시프팅 래치 회로(120)에 개별적으로 접지 전위 및 제1 공급 전압(VDD1)을 제공하는, 접지 노드 및 제1 공급 노드(VDD1)에 전기적으로 연결된 전력 노드들을 갖는다. 레벨 시프팅 래치 회로(130)는 레벨 시프팅 래치 회로(130)에 제1 공급 전압(VDD1) 및 제2 공급 전압(VDD2)을 개별적으로 제공하는 제1 공급 노드(VDD1) 및 제2 공급 노드(VDD2)에 전기적으로 연결된 전력 노드들을 갖는다. 제2 공급 전압(VDD2)은 제1 공급 전압(VDD1)보다 크다.

블록(208)에서, 비-레벨 시프팅 래치 회로의 래치 노드 상의 신호에 기초하여 비-레벨 시프팅 래치 회로에 의해 비-레벨 시프트된 신호가 생성된다. 예를 들어, 비-레벨 시프팅 래치 회로(120)는 래치 노드(N1A) 상의 신호에 기초하여 비-레벨 시프트된 신호(Dlow)를 생성한다. 비-레벨 시프트된 신호(Dlow)는 예를 들어 인버터(122)로부터 발생하는 래치 노드(N1A) 상의 신호의 논리적 보수(logical complement)이다. 일부 예에서, 비-레벨 시프트된 신호(Dlow)는 접지 전위와 제1 공급 전압(VDD1) 사이에서 전압 스윙을 갖는다.

블록(210)에서, 레벨 시프팅 래치 회로의 래치 노드 상의 신호에 기초하여 레벨 시프팅 래치 회로에 의해 레벨 시프트된 신호가 생성된다. 예를 들어, 레벨 시프팅 래치 회로(130)는 래치 노드(N1B)의 신호에 기초하여 레벨 시프트된 신호(Dhigh)를 생성한다. 레벨 시프트된 신호(Dhigh)는, 예를 들어, 인버터(132)로부터 발생하는 래치 노드(N1B) 상의 신호의 논리적 보수이다. 일부 예에서, 레벨 시프트된 신호(Dhigh)는 제1 공급 전압(VDD1)과 제2 공급 전압(VDD2) 사이에서 스윙하는 전압을 갖는다.

블록(212)에서, 출력 신호가 출력 스테이지 회로로부터 출력되며, 여기서 출력 신호는 비-레벨 시프트된 신호 및 레벨 시프트된 신호에 응답하여 생성된다. 예를 들어, 출력 스테이지 회로는 풀 다운 회로(140) 및 풀 업 회로(150)를 포함한다. 풀 다운 회로(140)는 접지 노드와 출력 노드(104) 사이에 전기적으로 연결되고, 풀 업 회로(150)는 출력 노드(104)와 제2 공급 노드(VDD2) 사이에 전기적으로 연결된다. 풀 다운 회로(140)는 반응하여 출력 노드(104)의 전압을 풀 다운시키고, 비-레벨 시프트된 신호(Dlow)에 기초하여 출력 노드(104)를 접지 노드로부터 전기적으로 절연시킨다. 비-레벨 시프트된 신호(Dlow)가 논리적으로 하이일 때, 풀 다운 회로(140)는 출력 노드(104)의 전압을 접지 전위를 향해 풀 다운하고, 비-레벨 시프트된 신호(Dlow)가 논리적으로 로우일 때, 풀 다운 회로(140)는 출력 노드(104)를 접지 노드로부터 전기적으로 절연시킨다. 레벨 시프트된 신호(Dhigh)가 논리적으로 로우일 때, 풀 업 회로(150)는 출력 노드(104)의 전압을 제2 공급 전압(VDD2)을 향해 풀 업하고, 비-레벨 시프트된 신호(Dlow)가 논리적으로 하이일 때, 풀 업 회로(150)는 출력 노드(104)를 제2 공급 노드(VDD2)로부터 전기적으로 절연시킨다. 레벨 시프트된 신호(Dhigh)가 논리적으로 로우일 때, 풀 업 회로(150)는 출력 노드(104)의 전압을 제2 공급 전압(VDD2)을 향해 풀 업하고, 비-레벨 시프트된 신호(Dlow)가 논리적으로 하이일 때, 풀 업 회로(150)는 출력 노드(104)를 제2 공급 노드(VDD2)로부터 전기적으로 절연시킨다. 출력 노드(104) 상의 전압은 출력 신호(Dout)를 형성한다. 일부 예에서, 출력 신호(Dout)는 접지 전위와 제2 공급 전압(VDD2) 사이에서 스윙하는 전압을 갖는다.

전술한 것이 특정 예들에 관한 것이지만, 다른 그리고 추가적인 예들이 그 기본 범위를 벗어나지 않고 고안될 수 있고, 이의 범위는 이하의 청구항들에 의해 결정된다.

Claims (15)

1. 집적 회로로서,
   제1 래치 노드 및 제1 출력 노드를 갖는 제1 래치 회로로서, 상기 제1 래치 노드는 신호 입력 노드에 전기적으로 결합되고, 상기 제1 래치 회로는 상기 제1 래치 노드에 전기적으로 연결되고, 상기 제1 래치 노드에 바이어스 전압을 제공하도록 구성된 제1 바이어스 회로를 포함하는, 상기 제1 래치 회로;
   제2 래치 노드 및 제2 출력 노드를 갖는 제2 래치 회로로서, 상기 제2 래치 노드는 상기 신호 입력 노드에 전기적으로 결합되고, 상기 제2 래치 회로는 상기 제2 래치 노드에 전기적으로 연결되고, 상기 제2 래치 노드에 바이어스 전압을 제공하도록 구성된 제2 바이어스 회로를 포함하는, 상기 제2 래치 회로; 및
   제1 입력 노드, 제2 입력 노드 및 제3 출력 노드를 갖는 출력 스테이지 회로(output stage circuit)로서, 상기 제1 입력 노드는 상기 제1 출력 노드에 전기적으로 연결되고, 상기 제2 입력 노드는 상기 제2 출력 노드에 전기적으로 연결되고, 상기 출력 스테이지 회로는 상기 제1 입력 노드 및 상기 제2 입력 노드의 개개의 전압에 응답하여 상기 제3 출력 노드의 전압을 반응하여(responsively) 풀 업(pull up) 및 풀 다운(pull down)하도록 구성된, 상기 출력 스테이지 회로를 포함하는, 집적 회로.
2. 제1항에 있어서,
   상기 제1 래치 회로는 제1 전력 노드 및 제2 전력 노드를 갖고, 상기 제1 전력 노드는 제1 공급 노드에 전기적으로 연결되고, 상기 제2 전력 노드는 제2 공급 노드에 전기적으로 연결되고;
   상기 제2 래치 회로는 제3 전력 노드 및 제4 전력 노드를 갖고, 상기 제3 전력 노드는 상기 제2 공급 노드에 전기적으로 연결되고, 상기 제4 전력 노드는 제3 공급 노드에 전기적으로 연결되고;
   상기 출력 스테이지 회로는 제5 전력 노드 및 제6 전력 노드를 갖고, 상기 제5 전력 노드는 상기 제1 공급 노드에 전기적으로 연결되고, 상기 제6 전력 노드는 상기 제3 공급 노드에 전기적으로 연결되고; 및
   상기 제1 공급 노드는 제1 공급 전압을 갖도록 구성되고, 상기 제2 공급 노드는 제2 공급 전압을 갖도록 구성되고, 상기 제3 공급 노드는 제3 공급 전압을 갖도록 구성되고, 상기 제2 공급 전압은 제1 공급 전압보다 크고, 상기 제3 공급 전압은 제2 공급 전압보다 큰, 집적 회로.
3. 제1항에 있어서,
   상기 제1 바이어스 회로는 상기 제1 래치 노드에 둘 모두가 전기적으로 연결된 입력 노드 및 출력 노드를 갖는 제1 인버터를 포함하고; 및
   상기 제2 바이어스 회로는 상기 제2 래치 노드에 둘 모두가 전기적으로 연결된 입력 노드 및 출력 노드를 갖는 제2 인버터를 포함하는, 집적 회로.
4. 제1항에 있어서,
   상기 제1 래치 회로는,
   상기 제1 래치 노드에 전기적으로 연결된 입력 노드를 갖고, 상기 제1 출력 노드에 전기적으로 연결된 출력 노드를 갖는 제1 인버터;
   상기 제1 출력 노드에 전기적으로 연결된 입력 노드를 갖고, 상기 제1 래치 노드에 전기적으로 연결된 출력 노드를 갖는 제2 인버터; 및
   상기 제1 래치 노드에 둘 모두가 전기적으로 연결된 입력 노드 및 출력 노드를 갖는 제3 인버터를 포함하고, 상기 제1 바이어스 회로는 상기 제3 인버터를 포함하고; 및
   상기 제2 래치 회로는,
   상기 제2 래치 노드에 전기적으로 연결된 입력 노드를 갖고, 상기 제2 출력 노드에 전기적으로 연결된 출력 노드를 갖는 제4 인버터;
   상기 제2 출력 노드에 전기적으로 연결된 입력 노드를 갖고, 상기 제2 래치 노드에 전기적으로 연결된 출력 노드를 갖는 제5 인버터; 및
   상기 제2 래치 노드에 둘 모두가 전기적으로 연결된 입력 노드 및 출력 노드를 갖는 제6 인버터를 포함하고, 상기 제2 바이어스 회로는 상기 제6 인버터를 포함하는, 집적 회로.
5. 제4항에 있어서,
   상기 제1 인버터, 상기 제2 인버터 및 상기 제3 인버터 각각은 제1 공급 노드에 전기적으로 연결된 개개의 제1 전력 노드를 갖고, 제2 공급 노드에 전기적으로 연결된 개개의 제2 전력 노드를 갖고;
   상기 제4 인버터, 상기 제5 인버터 및 상기 제3 인버터는 상기 제2 공급 노드에 전기적으로 연결된 개개의 제1 전력 노드를 갖고, 제3 공급 노드에 전기적으로 연결된 개개의 제2 전력 노드를 갖고;
   상기 출력 스테이지 회로는,
   상기 제3 출력 노드와 상기 제1 공급 노드 사이에 전기적으로 연결되고, 상기 제1 입력 노드를 갖는 풀 다운 회로(pull-down circuit); 및
   상기 제3 출력 노드와 상기 제3 공급 노드 사이에 전기적으로 연결되고, 상기 제2 입력 노드를 갖는 풀 업 회로(pull-up circuit);를 포함하고,
   상기 제1 공급 노드는 제1 공급 전압을 갖도록 구성되고;
   상기 제2 공급 노드는 상기 제1 공급 전압보다 큰 제2 공급 전압을 갖도록 구성되고; 및
   상기 제3 공급 노드는 상기 제2 공급 전압보다 큰 제3 공급 전압을 갖도록 구성된, 집적 회로.
6. 제4항에 있어서,
   상기 제2 인버터 및 상기 제3 인버터는 동일한 구동 성능(drivability)을 갖고; 및
   상기 제5 인버터 및 상기 제6 인버터는 동일한 구동 성능을 갖는, 집적 회로.
7. 제1항에 있어서, 상기 출력 스테이지 회로는,
   상기 제3 출력 노드와 제1 공급 노드 사이에 전기적으로 연결된 풀 다운 회로 - 상기 풀 다운 회로는 상기 제1 입력 노드를 갖고, 상기 제1 공급 노드는 제1 공급 전압을 갖도록 구성됨 -; 및
   상기 제3 출력 노드와 제2 공급 노드 사이에 전기적으로 연결된 풀 업 회로 - 상기 풀 업 회로는 상기 제2 입력 노드를 갖고, 상기 제2 공급 노드는 상기 제1 공급 전압보다 큰 제2 공급 전압을 갖도록 구성됨 - 을 포함하는, 집적 회로.
8. 제7항에 있어서,
   상기 풀 다운 회로는 상기 제3 출력 노드와 상기 제1 공급 노드 사이에 전기적으로 연결된 소스 노드 및 드레인 노드를 갖는 n형 트랜지스터를 포함하고, 상기 n형 트랜지스터의 게이트 노드는 상기 제1 입력 노드에 전기적으로 연결되고; 및
   상기 풀 업 회로는 상기 제3 출력 노드와 상기 제2 공급 노드 사이에 전기적으로 연결된 소스 노드 및 드레인 노드를 갖는 p형 트랜지스터를 포함하고, 상기 p형 트랜지스터의 게이트 노드는 상기 제2 입력 노드에 전기적으로 연결된, 집적 회로.
9. 집적 회로로서,
   레벨 시프터 회로(level shifter circuit)를 포함하고, 상기 레벨 시프터 회로는,
   제1 래치 노드 및 제1 출력 노드를 갖는 비-레벨 시프팅 래치 회로 - 상기 제1 래치 노드는 상기 레벨 시프터 회로의 신호 입력 노드에 전기적으로 결합되고, 상기 비-레벨 시프팅 래치 회로는 상기 제1 래치 노드에서 제1 DC 바이어스 전압을 제공하도록 구성된 제1 DC 바이어스 회로를 포함함 -; 및
   제2 래치 노드 및 제2 출력 노드를 갖는 레벨 시프팅 래치 회로를 포함하고, 상기 제2 래치 노드는 상기 레벨 시프터 회로의 상기 신호 입력 노드에 전기적으로 결합되고, 상기 레벨 시프팅 래치 회로는 상기 제2 래치 노드에 제2 DC 바이어스 전압을 제공하도록 구성된 제2 DC 바이어스 회로를 포함하는, 집적 회로.
10. 제9항에 있어서, 상기 레벨 시프터 회로는,
    상기 레벨 시프터 회로의 출력 노드에 전기적으로 연결되고, 상기 제1 출력 노드의 전압에 응답하여 상기 레벨 시프터 회로의 상기 출력 노드의 전압을 풀 다운시키도록 구성된 풀 다운 회로(pull-down circuit); 및
    상기 레벨 시프터 회로의 상기 출력 노드에 전기적으로 연결되고, 상기 제2 출력 노드의 전압에 응답하여 상기 레벨 시프터 회로의 상기 출력 노드의 전압을 풀 업하도록 구성된 풀 업 회로(pull-up circuit)를 더 포함하는, 집적 회로.
11. 제9항에 있어서,
    상기 제1 DC 바이어스 회로는 상기 제1 래치 노드에 둘 모두가 전기적으로 연결된 입력 노드 및 출력 노드를 갖는 제1 인버터를 포함하고; 및
    상기 제2 DC 바이어스 회로는 상기 제2 래치 노드에 둘 모두가 전기적으로 연결된 입력 노드 및 출력 노드를 갖는 제2 인버터를 포함하는, 집적 회로.
12. 제9항에 있어서,
    상기 비-레벨 시프팅 래치 회로는 제1 공급 노드 및 제2 공급 노드에 전기적으로 연결된 개개의 전력 노드들을 갖고, 상기 제1 공급 노드는 제1 공급 전압을 갖도록 구성되고, 상기 제2 공급 노드는 상기 제1 공급 전압보다 큰 제2 공급 전압을 갖도록 구성되고, 상기 비-레벨 시프팅 래치 회로는 상기 제1 출력 노드 상에, 상기 제1 공급 전압과 상기 제2 공급 전압 사이에서 스윙하는 전압을 갖는 신호를 출력하도록 구성되고; 및
    상기 레벨 시프팅 래치 회로는 상기 제2 공급 노드 및 제3 공급 노드에 전기적으로 연결된 개개의 전력 노드들을 갖고, 상기 제3 공급 노드는 상기 제2 공급 전압보다 큰 제3 공급 전압을 갖도록 구성되고, 상기 레벨 시프팅 래치 회로는 상기 제2 출력 노드 상에, 상기 제2 공급 전압과 상기 제3 공급 전압 사이에서 스윙하는 전압을 갖는 신호를 출력하도록 구성된, 집적 회로.
13. 제12항에 있어서, 상기 레벨 시프터 회로는 출력 스테이지 회로를 더 포함하고, 상기 출력 스테이지 회로는,
    상기 제1 공급 노드와 상기 레벨 시프터 회로의 출력 노드 사이에 전기적으로 연결된 풀 다운 회로; 및
    상기 레벨 시프터 회로의 상기 출력 노드와 상기 제3 공급 노드 사이에 전기적으로 연결된 풀 업 회로를 포함하고, 상기 출력 스테이지 회로는, 상기 레벨 시프터 회로의 상기 출력 노드 상에, 상기 제1 공급 전압과 상기 제3 공급 전압 사이에서 스윙하는 전압을 갖는 출력 신호를 출력하도록 구성된, 집적 회로.
14. 제9항에 있어서, 상기 레벨 시프터 회로는, 상기 신호 입력 노드에 전기적으로 연결된 입력 노드를 갖고 상기 제1 래치 노드 및 상기 제2 래치 노드에 전기적으로 결합된 출력 노드를 갖는 버퍼 회로를 더 포함하는, 집적 회로.
15. 집적 회로를 동작시키는 방법으로서, 상기 방법은,
    입력 노드에서 입력 신호를 수신하는 단계 - 상기 입력 노드는 제1 래치 노드 및 제2 래치 노드에 전기적으로 결합되고, 비-레벨 시프팅 래치 회로는 상기 제1 래치 노드 및 상기 제1 래치 노드에 전기적으로 연결된 제1 DC 바이어스 회로를 포함하고, 레벨 시프팅 래치 회로는 상기 제2 래치 노드 및 상기 제2 래치 노드에 전기적으로 연결된 제2 DC 바이어스 회로를 포함함 -;
    상기 제1 래치 노드 상의 신호에 기초하여 상기 비-레벨 시프팅 래치 회로에 의해 비-레벨 시프트된 신호를 생성하는 단계;
    상기 제2 래치 노드 상의 신호에 기초하여 상기 레벨 시프팅 래치 회로에 의해 레벨 시프트된 신호를 생성하는 단계; 및
    출력 스테이지 회로로부터 출력 신호를 출력하는 단계를 포함하고, 상기 출력 스테이지 회로는 상기 비-레벨 시프트된 신호 및 상기 레벨 시프트된 신호에 응답하여 상기 출력 신호를 생성하는, 방법.

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