JP3442541B2 - 駆動回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、例えばレーザダイ
オード等の大電流信号を要する低インピーダンスの負荷
を高速で駆動するのに好適な駆動回路に関する。
オード等の大電流信号を要する低インピーダンスの負荷
を高速で駆動するのに好適な駆動回路に関する。
【０００２】
【従来の技術】レーザダイオードのような大電流信号を
要する低インピーダンスの負荷を例えばギガビット／秒
クラスの高速で駆動する駆動回路においては、負荷の特
性、例えばレーザダイオードの電流密度によって、出力
段にサイズの大きなトランジスタを用いたスイッチ回路
が必要となる。しかし、スイッチ回路を構成するトラン
ジスタを大面積にすると、そのベース・エミッタ間容量
が大きくなり、これが高速動作を妨げる要因の一つとな
る。
要する低インピーダンスの負荷を例えばギガビット／秒
クラスの高速で駆動する駆動回路においては、負荷の特
性、例えばレーザダイオードの電流密度によって、出力
段にサイズの大きなトランジスタを用いたスイッチ回路
が必要となる。しかし、スイッチ回路を構成するトラン
ジスタを大面積にすると、そのベース・エミッタ間容量
が大きくなり、これが高速動作を妨げる要因の一つとな
る。
【０００３】この対策として従来、出力段のスイッチ回
路の前段に比較的サイズの大きなトランジスタと電流値
の大きい定電流源とからなる低出力インピーダンスのエ
ミッタフォロワ回路を設け、このエミッタフォロワ回路
によってスイッチ回路のトランジスタを高速で駆動する
方法がとられている。
路の前段に比較的サイズの大きなトランジスタと電流値
の大きい定電流源とからなる低出力インピーダンスのエ
ミッタフォロワ回路を設け、このエミッタフォロワ回路
によってスイッチ回路のトランジスタを高速で駆動する
方法がとられている。
【０００４】図１１は従来のこの種の駆動回路の一例を
示す図であり、トランジスタＱ１００，Ｑ１１０からな
る差動トランジスタ対１と定電流源Ｉ１００は出力段の
スイッチ回路を構成し、トランジスタＱ２００，Ｑ２１
０と定電流源Ｉ２００，Ｉ２１０からなるエミッタフォ
ロワ回路によって駆動される。差動入力端子ＩＮ０，Ｉ
Ｎ１に入力される差動信号は、トランジスタＱ３００，
Ｑ３１０および定電流源Ｉ３００，Ｉ３１０からなる入
力段回路を介してトランジスタＱ２００，Ｑ２１０のベ
ースに入力される。
示す図であり、トランジスタＱ１００，Ｑ１１０からな
る差動トランジスタ対１と定電流源Ｉ１００は出力段の
スイッチ回路を構成し、トランジスタＱ２００，Ｑ２１
０と定電流源Ｉ２００，Ｉ２１０からなるエミッタフォ
ロワ回路によって駆動される。差動入力端子ＩＮ０，Ｉ
Ｎ１に入力される差動信号は、トランジスタＱ３００，
Ｑ３１０および定電流源Ｉ３００，Ｉ３１０からなる入
力段回路を介してトランジスタＱ２００，Ｑ２１０のベ
ースに入力される。
【０００５】この駆動回路では、出力段の大面積のトラ
ンジスタＱ１００，Ｑ１１０を高速で駆動するために、
エミッタフォロワ回路のトランジスタＱ２００，Ｑ２１
０のサイズを大きくし、かつ定電流源Ｉ２００，Ｉ２１
０の電流値を大きくする必要がある。また、これに伴っ
て入力段回路の定電流源Ｉ３００，Ｉ３１０も電流値の
大きなものが必要となる。このため、駆動回路全体の消
費電力が増大する。
ンジスタＱ１００，Ｑ１１０を高速で駆動するために、
エミッタフォロワ回路のトランジスタＱ２００，Ｑ２１
０のサイズを大きくし、かつ定電流源Ｉ２００，Ｉ２１
０の電流値を大きくする必要がある。また、これに伴っ
て入力段回路の定電流源Ｉ３００，Ｉ３１０も電流値の
大きなものが必要となる。このため、駆動回路全体の消
費電力が増大する。
【０００６】
【発明が解決しようとする課題】上述したように、出力
段に大面積のトランジスタを用いたスイッチ回路を設け
て大電流信号を要する低インピーダンスの負荷を高速に
駆動する従来の駆動回路では、出力段のトランジスタを
エミッタフォロワ回路で駆動しているため、エミッタフ
ォロワ回路さらにはその前段の入力段回路に電流値の大
きな定電流源を必要とし、消費電力が大きくなる問題が
あった。本発明の目的は、高速動作が可能でかつ消費電
力の低い駆動回路を提供することにある。
段に大面積のトランジスタを用いたスイッチ回路を設け
て大電流信号を要する低インピーダンスの負荷を高速に
駆動する従来の駆動回路では、出力段のトランジスタを
エミッタフォロワ回路で駆動しているため、エミッタフ
ォロワ回路さらにはその前段の入力段回路に電流値の大
きな定電流源を必要とし、消費電力が大きくなる問題が
あった。本発明の目的は、高速動作が可能でかつ消費電
力の低い駆動回路を提供することにある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る駆動回路は、出力段のスイッチ回路を
駆動する前段の回路をスイッチ回路で構成し、この前段
のスイッチ回路を出力段のスイッチ回路とは相補的にオ
ン・オフ動作させるようにしたことを骨子としている。
に、本発明に係る駆動回路は、出力段のスイッチ回路を
駆動する前段の回路をスイッチ回路で構成し、この前段
のスイッチ回路を出力段のスイッチ回路とは相補的にオ
ン・オフ動作させるようにしたことを骨子としている。
【０００８】すなわち、本発明は制御電極と第１および
第２の主電極を有するトランジスタを用いて構成され、
入力端子からの入力信号に基づいて出力端子に接続され
る負荷を駆動する駆動回路において、少なくとも一つの
第１主電極が前記出力端子に接続され、第２主電極が共
通接続された第１の差動トランジスタ対と、第１主電極
が前記第１の差動トランジスタ対の制御電極にそれぞれ
接続され、第２の主電極が共通接続された第２の差動ト
ランジスタ対と、前記第１の差動トランジスタ対の共通
接続された第２主電極と前記第２の差動トランジスタ対
の共通接続された第２主電極に個別にまたは共通に接続
された定電流源と、第１主電極が電源に接続され、第２
主電極が前記第１の差動トランジスタ対の制御電極にそ
れぞれ接続された第３の差動トランジスタ対と、前記第
３の差動トランジスタ対の制御電極に前記入力信号に応
じた第１の差動信号を入力すると共に、前記第２の差動
トランジスタ対の制御電極に上記第１の差動信号に対し
て逆相の第２の差動信号を入力する入力段回路とを備え
たことを基本的な特徴としている。
第２の主電極を有するトランジスタを用いて構成され、
入力端子からの入力信号に基づいて出力端子に接続され
る負荷を駆動する駆動回路において、少なくとも一つの
第１主電極が前記出力端子に接続され、第２主電極が共
通接続された第１の差動トランジスタ対と、第１主電極
が前記第１の差動トランジスタ対の制御電極にそれぞれ
接続され、第２の主電極が共通接続された第２の差動ト
ランジスタ対と、前記第１の差動トランジスタ対の共通
接続された第２主電極と前記第２の差動トランジスタ対
の共通接続された第２主電極に個別にまたは共通に接続
された定電流源と、第１主電極が電源に接続され、第２
主電極が前記第１の差動トランジスタ対の制御電極にそ
れぞれ接続された第３の差動トランジスタ対と、前記第
３の差動トランジスタ対の制御電極に前記入力信号に応
じた第１の差動信号を入力すると共に、前記第２の差動
トランジスタ対の制御電極に上記第１の差動信号に対し
て逆相の第２の差動信号を入力する入力段回路とを備え
たことを基本的な特徴としている。
【０００９】ここで、トランジスタはバイポーラトラン
ジスタおよび電界効果トランジスタ（ＦＥＴ）のいずれ
であってもよく、バイポーラトランジスタの場合はベー
スが制御電極、コレクタが第１制御電極、エミッタが第
２の制御電極にそれぞれ相当し、ＦＥＴの場合はゲート
が制御電極、ドレインが第１制御電極、ソースが第２の
制御電極にそれぞれ相当する。
ジスタおよび電界効果トランジスタ（ＦＥＴ）のいずれ
であってもよく、バイポーラトランジスタの場合はベー
スが制御電極、コレクタが第１制御電極、エミッタが第
２の制御電極にそれぞれ相当し、ＦＥＴの場合はゲート
が制御電極、ドレインが第１制御電極、ソースが第２の
制御電極にそれぞれ相当する。
【００１０】このように構成された駆動回路において
は、第１の差動トランジスタ対を構成する２つのトラン
ジスタの制御電極に、入力段回路から第３の差動トラン
ジスタ対を介して第１の差動信号が入力される。一方、
第２の差動トランジスタ対を構成する２つのトランジス
タの制御電極には、入力段回路から第１の差動信号に対
して逆相の第２の差動信号が入力される。
は、第１の差動トランジスタ対を構成する２つのトラン
ジスタの制御電極に、入力段回路から第３の差動トラン
ジスタ対を介して第１の差動信号が入力される。一方、
第２の差動トランジスタ対を構成する２つのトランジス
タの制御電極には、入力段回路から第１の差動信号に対
して逆相の第２の差動信号が入力される。
【００１１】このため、第３の差動トランジスタ対のオ
ン状態となったトランジスタに接続されている第１の差
動トランジスタ対のトランジスタがオン状態となるとき
は、第１の差動トランジスタ対のオン状態のトランジス
タに接続されている第２の差動トランジスタ対のトラン
ジスタはオフ状態となる。従って、第３の差動トランジ
スタ対のオン状態となったトランジスタから流れ出る電
流は、第２の差動トランジスタ対のオフ状態となってい
るトランジスタで阻止されて定電流源には流れ込まず、
第１の差動トランジスタ対のオン状態となるべきトラン
ジスタに全て流れ込むので、第１の差動トランジスタ対
のオン状態となるべきトランジスタの制御電極に対して
急速に充電が行われる。
ン状態となったトランジスタに接続されている第１の差
動トランジスタ対のトランジスタがオン状態となるとき
は、第１の差動トランジスタ対のオン状態のトランジス
タに接続されている第２の差動トランジスタ対のトラン
ジスタはオフ状態となる。従って、第３の差動トランジ
スタ対のオン状態となったトランジスタから流れ出る電
流は、第２の差動トランジスタ対のオフ状態となってい
るトランジスタで阻止されて定電流源には流れ込まず、
第１の差動トランジスタ対のオン状態となるべきトラン
ジスタに全て流れ込むので、第１の差動トランジスタ対
のオン状態となるべきトランジスタの制御電極に対して
急速に充電が行われる。
【００１２】一方、第３の差動トランジスタ対のオフ状
態となったトランジスタに接続されている第１の差動ト
ランジスタ対の一方のトランジスタがオフ状態となると
きには、第１の差動トランジスタ対のオフ状態のトラン
ジスタに接続されている第２の差動トランジスタ対のト
ランジスタはオン状態となる。従って、第１の差動トラ
ンジスタ対のオフ状態となるべきトランジスタの制御電
極に蓄積されていた電荷は、第２の差動トランジスタ対
のオン状態となっているトランジスタを介して急速に放
電される。
態となったトランジスタに接続されている第１の差動ト
ランジスタ対の一方のトランジスタがオフ状態となると
きには、第１の差動トランジスタ対のオフ状態のトラン
ジスタに接続されている第２の差動トランジスタ対のト
ランジスタはオン状態となる。従って、第１の差動トラ
ンジスタ対のオフ状態となるべきトランジスタの制御電
極に蓄積されていた電荷は、第２の差動トランジスタ対
のオン状態となっているトランジスタを介して急速に放
電される。
【００１３】このように本発明の駆動回路においては、
出力段のスイッチ回路を構成する第１の差動トランジス
タ対を、スイッチ回路として動作する第２および第３の
差動トランジスタ対によって駆動するため、第１の差動
トランジスタ対の制御電極の充放電が急速に行われ、も
って高速動作が達成される。
出力段のスイッチ回路を構成する第１の差動トランジス
タ対を、スイッチ回路として動作する第２および第３の
差動トランジスタ対によって駆動するため、第１の差動
トランジスタ対の制御電極の充放電が急速に行われ、も
って高速動作が達成される。
【００１４】ここで、第２の差動トランジスタ対がスイ
ッチ動作を行うため、これに接続される定電流源の電流
値は、エミッタフォロワ回路の負荷として用いられる定
電流源のそれの約半分で済み、消費電力が低減される。
また、これに伴って第２の差動トランジスタ対および第
３の差動トランジスタ対を駆動する入力段回路を例えば
エミッタフォロワ回路やソースフォロワ回路で構成する
場合、入力段回路に用いられる定電流源も電流値の小さ
なものでよく、ここでも消費電力の低減が図られること
になる。また、第１および第２の差動トランジスタ対に
接続される電流源を共通にすれば、消費電力はさらに低
くなる。
ッチ動作を行うため、これに接続される定電流源の電流
値は、エミッタフォロワ回路の負荷として用いられる定
電流源のそれの約半分で済み、消費電力が低減される。
また、これに伴って第２の差動トランジスタ対および第
３の差動トランジスタ対を駆動する入力段回路を例えば
エミッタフォロワ回路やソースフォロワ回路で構成する
場合、入力段回路に用いられる定電流源も電流値の小さ
なものでよく、ここでも消費電力の低減が図られること
になる。また、第１および第２の差動トランジスタ対に
接続される電流源を共通にすれば、消費電力はさらに低
くなる。
【００１５】本発明においては、第１の差動トランジス
タ対の共通接続された第２主電極と定電流源との間にレ
ベルシフト素子を挿入してもよい。これにより、第２の
差動トランジスタ対の動作点を容易に活性領域に確保で
きるので、高速動作により有利となる。
タ対の共通接続された第２主電極と定電流源との間にレ
ベルシフト素子を挿入してもよい。これにより、第２の
差動トランジスタ対の動作点を容易に活性領域に確保で
きるので、高速動作により有利となる。
【００１６】また、本発明においては第１の差動トラン
ジスタ対の制御電極に、微小な電流値の定電流源を接続
するようにしてもよい。このようにすると、第３の差動
トランジスタ対のトランジスタはオフ状態のとき飽和領
域に入ることがなく、常に活性領域で動作することがで
きるので、高速動作により有利となる。
ジスタ対の制御電極に、微小な電流値の定電流源を接続
するようにしてもよい。このようにすると、第３の差動
トランジスタ対のトランジスタはオフ状態のとき飽和領
域に入ることがなく、常に活性領域で動作することがで
きるので、高速動作により有利となる。
【００１７】さらに、入力段回路は第１の差動信号を第
２の差動信号に対して所定時間、具体的には、例えばト
ランジスタがバイポーラトランジスタの場合はベース走
行時間分、またトランジスタがＦＥＴの場合はゲート遅
延時間分程度の時間だけ遅延させる遅延手段を有する構
成にしても良い。これにより第２の差動トランジスタ対
での遅延時間を補償して、第１の差動トランジスタ対と
第２差動トランジスタ対を常に同期した状態で相補的に
動作させることができる。
２の差動信号に対して所定時間、具体的には、例えばト
ランジスタがバイポーラトランジスタの場合はベース走
行時間分、またトランジスタがＦＥＴの場合はゲート遅
延時間分程度の時間だけ遅延させる遅延手段を有する構
成にしても良い。これにより第２の差動トランジスタ対
での遅延時間を補償して、第１の差動トランジスタ対と
第２差動トランジスタ対を常に同期した状態で相補的に
動作させることができる。
【００１８】
（第１の実施形態）図１は本発明の第１の実施形態に係
る駆動回路の回路構成を示す図である。同図に示すよう
に、第１の差動トランジスタ対１を構成するトランジス
タＱ１０，Ｑ１１のエミッタは共通接続され、定電流源
Ｉ１を介して接地されている。トランジスタＱ１０のコ
レクタは電源Ｖｃｃに接続され、トランジスタＱ１１の
コレクタは出力端子ＯＵＴに接続されている。
る駆動回路の回路構成を示す図である。同図に示すよう
に、第１の差動トランジスタ対１を構成するトランジス
タＱ１０，Ｑ１１のエミッタは共通接続され、定電流源
Ｉ１を介して接地されている。トランジスタＱ１０のコ
レクタは電源Ｖｃｃに接続され、トランジスタＱ１１の
コレクタは出力端子ＯＵＴに接続されている。
【００１９】第２の差動トランジスタ対２を構成するト
ランジスタＱ２０，Ｑ２１のコレクタは第１の差動トラ
ンジスタ対１のベースにそれぞれ接続され、エミッタは
共通接続され定電流源Ｉ２を介して接地されている。第
３の差動トランジスタ対３を構成するトランジスタＱ３
０，Ｑ３１のコレクタは電源Ｖｃｃに接続され、エミッ
タは第１の差動トランジスタ対１のトランジスタＱ１
０，Ｑ１１のベースにそれぞれ接続されている。
ランジスタＱ２０，Ｑ２１のコレクタは第１の差動トラ
ンジスタ対１のベースにそれぞれ接続され、エミッタは
共通接続され定電流源Ｉ２を介して接地されている。第
３の差動トランジスタ対３を構成するトランジスタＱ３
０，Ｑ３１のコレクタは電源Ｖｃｃに接続され、エミッ
タは第１の差動トランジスタ対１のトランジスタＱ１
０，Ｑ１１のベースにそれぞれ接続されている。
【００２０】入力段回路４は、エミッタフォロワ回路に
より構成されている。すなわち、トランジスタＱ４０，
Ｑ４１のベースは信号入力端子ＩＮ０，ＩＮ１にそれぞ
れ接続され、コレクタは電源Ｖｃｃに接続されている。
また、トランジスタＱ４０，Ｑ４１のエミッタは第１の
差動トランジスタ対１のトランジスタＱ１０，Ｑ１１の
ベースにそれぞれ接続されると共に、レベルシフト用ト
ランジスタＱ５０，Ｑ５１のベースおよびコレクタにそ
れぞれ接続されている。レベルシフト用トランジスタＱ
５０，Ｑ５１のエミッタは、エミッタフォロワ回路の負
荷である定電流源Ｉ３０，Ｉ３１を介して接地されると
共に、第２の差動トランジスタ対２のベースにそれぞれ
接続されている。
より構成されている。すなわち、トランジスタＱ４０，
Ｑ４１のベースは信号入力端子ＩＮ０，ＩＮ１にそれぞ
れ接続され、コレクタは電源Ｖｃｃに接続されている。
また、トランジスタＱ４０，Ｑ４１のエミッタは第１の
差動トランジスタ対１のトランジスタＱ１０，Ｑ１１の
ベースにそれぞれ接続されると共に、レベルシフト用ト
ランジスタＱ５０，Ｑ５１のベースおよびコレクタにそ
れぞれ接続されている。レベルシフト用トランジスタＱ
５０，Ｑ５１のエミッタは、エミッタフォロワ回路の負
荷である定電流源Ｉ３０，Ｉ３１を介して接地されると
共に、第２の差動トランジスタ対２のベースにそれぞれ
接続されている。
【００２１】次に、本実施形態の駆動回路の動作を説明
する。入力端子ＩＮ０，ＩＮ１には差動信号、すなわち
一方がハイレベル、他方がローレベルの２値論理の信号
が入力される。この差動信号はトランジスタＱ４０，Ｑ
４１からなるエミッタフォロワ回路を介して第３の差動
トランジスタ対３のトランジスタＱ３０，Ｑ３１のベー
スに第１の差動信号として入力され、さらにトランジス
タＱ３０，Ｑ３１のエミッタから第１の差動トランジス
タ対１のトランジスタＱ１０、１１のベースに入力され
る。また、エミッタフォロワ回路から出力される差動信
号は、レベルシフト用トランジスタＱ５０，Ｑ５１にて
レベルシフトされた後、第２の差動トランジスタ対２の
トランジスタＱ２０，Ｑ２１のベースに第２の差動信号
として入力される。
する。入力端子ＩＮ０，ＩＮ１には差動信号、すなわち
一方がハイレベル、他方がローレベルの２値論理の信号
が入力される。この差動信号はトランジスタＱ４０，Ｑ
４１からなるエミッタフォロワ回路を介して第３の差動
トランジスタ対３のトランジスタＱ３０，Ｑ３１のベー
スに第１の差動信号として入力され、さらにトランジス
タＱ３０，Ｑ３１のエミッタから第１の差動トランジス
タ対１のトランジスタＱ１０、１１のベースに入力され
る。また、エミッタフォロワ回路から出力される差動信
号は、レベルシフト用トランジスタＱ５０，Ｑ５１にて
レベルシフトされた後、第２の差動トランジスタ対２の
トランジスタＱ２０，Ｑ２１のベースに第２の差動信号
として入力される。
【００２２】今、信号入力端子ＩＮ０，ＩＮ１から入力
段回路４に入力された差動信号に基づいて、トランジス
タＱ４０，Ｑ４１のエミッタから第１の差動信号として
第３のトランジスタ対３のトランジスタＱ３０のベース
にハイレベルの信号、トランジスタＱ３１のベースにロ
ーレベルの信号がそれぞれ入力された場合を考える。第
１の差動トランジスタ対１のトランジスタＱ１０，Ｑ１
１のベースにも、それぞれハイレベルの信号、ローレベ
ルの信号が入力されることになる。
段回路４に入力された差動信号に基づいて、トランジス
タＱ４０，Ｑ４１のエミッタから第１の差動信号として
第３のトランジスタ対３のトランジスタＱ３０のベース
にハイレベルの信号、トランジスタＱ３１のベースにロ
ーレベルの信号がそれぞれ入力された場合を考える。第
１の差動トランジスタ対１のトランジスタＱ１０，Ｑ１
１のベースにも、それぞれハイレベルの信号、ローレベ
ルの信号が入力されることになる。
【００２３】また、第２の差動トランジスタ対２のトラ
ンジスタＱ２０，Ｑ２１のベースには、トランジスタＱ
４１，Ｑ４０のエミッタから出力される信号をトランジ
スタＱ５１，Ｑ５０でそれぞれレベルシフトした第１の
差動信号とは逆相の第２の差動信号、つまりローレベル
およびハイレベルの信号がそれぞれ入力される。
ンジスタＱ２０，Ｑ２１のベースには、トランジスタＱ
４１，Ｑ４０のエミッタから出力される信号をトランジ
スタＱ５１，Ｑ５０でそれぞれレベルシフトした第１の
差動信号とは逆相の第２の差動信号、つまりローレベル
およびハイレベルの信号がそれぞれ入力される。
【００２４】この場合、第１の差動トランジスタ対１に
おいてはトランジスタＱ１０がオン状態となるが、第２
の差動トランジスタ対２において、トランジスタＱ１０
のベースにコレクタが接続されているトランジスタＱ２
０は、ベースにローレベルの信号が入力されるためオフ
状態となる。このため、トランジスタＱ３０のエミッタ
から流れ出る電流は、トランジスタＱ２０を介して定電
流源Ｉ２に流れ込むことはなく、全電流がトランジスタ
Ｑ１０のベースに流れ込むので、トランジスタＱ１０の
ベースは急速に充電される。
おいてはトランジスタＱ１０がオン状態となるが、第２
の差動トランジスタ対２において、トランジスタＱ１０
のベースにコレクタが接続されているトランジスタＱ２
０は、ベースにローレベルの信号が入力されるためオフ
状態となる。このため、トランジスタＱ３０のエミッタ
から流れ出る電流は、トランジスタＱ２０を介して定電
流源Ｉ２に流れ込むことはなく、全電流がトランジスタ
Ｑ１０のベースに流れ込むので、トランジスタＱ１０の
ベースは急速に充電される。
【００２５】一方、トランジスタＱ４０，Ｑ４１のエミ
ッタから第１の差動信号として第３のトランジスタ対３
のトランジスタＱ３０のベースにローレベルの信号、ト
ランジスタＱ３１のベースにハイレベルの信号がそれぞ
れ入力された場合は、第１の差動トランジスタ対１のト
ランジスタＱ１０，Ｑ１１のベースにも、それぞれロー
レベルの信号、ハイレベルの信号が入力されることにな
る。
ッタから第１の差動信号として第３のトランジスタ対３
のトランジスタＱ３０のベースにローレベルの信号、ト
ランジスタＱ３１のベースにハイレベルの信号がそれぞ
れ入力された場合は、第１の差動トランジスタ対１のト
ランジスタＱ１０，Ｑ１１のベースにも、それぞれロー
レベルの信号、ハイレベルの信号が入力されることにな
る。
【００２６】また、第２の差動トランジスタ対２のトラ
ンジスタＱ２０，Ｑ２１のベースには、トランジスタＱ
４１，Ｑ４０のエミッタから出力される信号をトランジ
スタＱ５１，Ｑ５０でそれぞれレベルシフトした第１の
差動信号とは逆相の第２の差動信号、つまりハイレベル
およびローレベルの信号がそれぞれ入力される。
ンジスタＱ２０，Ｑ２１のベースには、トランジスタＱ
４１，Ｑ４０のエミッタから出力される信号をトランジ
スタＱ５１，Ｑ５０でそれぞれレベルシフトした第１の
差動信号とは逆相の第２の差動信号、つまりハイレベル
およびローレベルの信号がそれぞれ入力される。
【００２７】この場合、第１の差動トランジスタ対１に
おいてはトランジスタＱ１０はオフン状態となるが、第
２の差動トランジスタ対２において、トランジスタＱ１
０のベースにコレクタが接続されているトランジスタＱ
２０は、ベースにハイレベルの信号が入力されるためオ
ン状態となる。このため、トランジスタＱ１０のベース
に蓄積されていた電荷は、トランジスタＱ２０を介して
定電流源Ｉ２に急速に放電される。
おいてはトランジスタＱ１０はオフン状態となるが、第
２の差動トランジスタ対２において、トランジスタＱ１
０のベースにコレクタが接続されているトランジスタＱ
２０は、ベースにハイレベルの信号が入力されるためオ
ン状態となる。このため、トランジスタＱ１０のベース
に蓄積されていた電荷は、トランジスタＱ２０を介して
定電流源Ｉ２に急速に放電される。
【００２８】このように、本実施形態の駆動回路は、第
１の差動トランジスタ対１を構成するトランジスタＱ１
０，Ｑ１１が第２の差動信号に応じて高速に充放電を行
うため、高速動作が可能となる。
１の差動トランジスタ対１を構成するトランジスタＱ１
０，Ｑ１１が第２の差動信号に応じて高速に充放電を行
うため、高速動作が可能となる。
【００２９】また、第２の差動トランジスタ対２は第２
の差動信号によってスイッチ動作を行うため、これに接
続される第２の定電流源Ｉ２の電流値は従来のエミッタ
フォロワ回路に使用する定電流源の約半分で済み、した
がって低消費電力化を実現できる。これに伴い、第２の
差動トランジスタ対２を駆動するための入力段回路４に
使用する定電流源Ｉ２，Ｉ３も低電流値のものでよく、
ここでも低電力消費化が可能となる。
の差動信号によってスイッチ動作を行うため、これに接
続される第２の定電流源Ｉ２の電流値は従来のエミッタ
フォロワ回路に使用する定電流源の約半分で済み、した
がって低消費電力化を実現できる。これに伴い、第２の
差動トランジスタ対２を駆動するための入力段回路４に
使用する定電流源Ｉ２，Ｉ３も低電流値のものでよく、
ここでも低電力消費化が可能となる。
【００３０】次に、図２〜図７を参照して本発明の他の
実施形態を説明する。なお、以降の実施形態においては
図１と相対応する部分に同一符号を付して、第１の実施
形態との相違点を中心に述べる。
実施形態を説明する。なお、以降の実施形態においては
図１と相対応する部分に同一符号を付して、第１の実施
形態との相違点を中心に述べる。
【００３１】（第２の実施形態）図２は本発明の第２の
実施形態に係る駆動回路の回路構成を示す図である。本
実施形態は、第１の実施形態における第１の差動トラン
ジスタ対１の共通接続されたトランジスタＱ１０，Ｑ１
１のエミッタと第２の差動トランジスタ対２の共通接続
されたトランジスタＱ２０，Ｑ２１エミッタに対して同
一の定電流源Ｉ１２を接続したものである。本実施形態
によれば、図１における定電流源Ｉ１，Ｉ２を共通の定
電流源Ｉ１２に置き換えたことにより、消費電力をさら
に小さくすることができる。
実施形態に係る駆動回路の回路構成を示す図である。本
実施形態は、第１の実施形態における第１の差動トラン
ジスタ対１の共通接続されたトランジスタＱ１０，Ｑ１
１のエミッタと第２の差動トランジスタ対２の共通接続
されたトランジスタＱ２０，Ｑ２１エミッタに対して同
一の定電流源Ｉ１２を接続したものである。本実施形態
によれば、図１における定電流源Ｉ１，Ｉ２を共通の定
電流源Ｉ１２に置き換えたことにより、消費電力をさら
に小さくすることができる。
【００３２】（第３の実施形態）図３は本発明の第３の
実施形態に係る駆動回路の回路構成を示す図である。本
実施形態は、第２の実施形態における第１の差動トラン
ジスタ対１の共通接続されたトランジスタＱ１０，Ｑ１
１のエミッタをレベルシフト用トランジスタＱ５のコレ
クタおよびベースに接続し、このレベルシフト用トラン
ジスタＱ５のエミッタを第２の差動トランジスタ対２の
共通接続されたトランジスタＱ２０，Ｑ２１のエミッタ
に接続すると共に、レベルシフト用トランジスタＱ５の
エミッタおよび第２の差動トランジスタ対２の共通接続
されたトランジスタＱ２０，Ｑ２１のエミッタを定電流
源Ｉ１２に共通接続している。
実施形態に係る駆動回路の回路構成を示す図である。本
実施形態は、第２の実施形態における第１の差動トラン
ジスタ対１の共通接続されたトランジスタＱ１０，Ｑ１
１のエミッタをレベルシフト用トランジスタＱ５のコレ
クタおよびベースに接続し、このレベルシフト用トラン
ジスタＱ５のエミッタを第２の差動トランジスタ対２の
共通接続されたトランジスタＱ２０，Ｑ２１のエミッタ
に接続すると共に、レベルシフト用トランジスタＱ５の
エミッタおよび第２の差動トランジスタ対２の共通接続
されたトランジスタＱ２０，Ｑ２１のエミッタを定電流
源Ｉ１２に共通接続している。
【００３３】さらに、このレベルシフト用トランジスタ
Ｑ５が追加されたことに伴い、入力段回路４においてレ
ベルシフトトランジスタＱ５０，Ｑ５１にさらにもう一
つのレベルシフト用トランジスタＱ５２，Ｑ５３を接続
して、第２の差動トランジスタ対２のトランジスタＱ２
０，Ｑ２１のベースに入力される差動信号をレベルシフ
ト用トランジスタＱ５によるレベルシフト量に対応させ
てレベルシフトしている。
Ｑ５が追加されたことに伴い、入力段回路４においてレ
ベルシフトトランジスタＱ５０，Ｑ５１にさらにもう一
つのレベルシフト用トランジスタＱ５２，Ｑ５３を接続
して、第２の差動トランジスタ対２のトランジスタＱ２
０，Ｑ２１のベースに入力される差動信号をレベルシフ
ト用トランジスタＱ５によるレベルシフト量に対応させ
てレベルシフトしている。
【００３４】本実施形態においては、レベルシフト用ト
ランジスタＱ５によって第２の差動トランジスタ対２の
トランジスタＱ２０，２１のエミッタの電位を第１の差
動トランジスタ対１のトランジスタＱ１０，Ｑ１１のそ
れより下げることにより、トランジスタＱ２０，Ｑ２１
のオン時の動作点を活性領域に保持できる。これによ
り、第１の差動トランジスタ対１のトランジスタＱ１
０，Ｑ１１のオフ状態からオン状態への遷移を速くする
ことができ、高速動作により有利となる。
ランジスタＱ５によって第２の差動トランジスタ対２の
トランジスタＱ２０，２１のエミッタの電位を第１の差
動トランジスタ対１のトランジスタＱ１０，Ｑ１１のそ
れより下げることにより、トランジスタＱ２０，Ｑ２１
のオン時の動作点を活性領域に保持できる。これによ
り、第１の差動トランジスタ対１のトランジスタＱ１
０，Ｑ１１のオフ状態からオン状態への遷移を速くする
ことができ、高速動作により有利となる。
【００３５】（第４の実施形態）図４は本発明の第４の
実施形態に係る駆動回路の回路構成を示す図である。本
実施形態は、第３のトランジスタＱ３０，Ｑ３１のエミ
ッタ、つまり第１の差動トランジスタ対１のトランジス
タＱ１０，Ｑ１１のベースをそれぞれ定電流源Ｉ４０，
Ｉ４１を介して接地した構成となっている。なお、定電
流源Ｉ４０，Ｉ４１の電流値は電流源Ｉ１２の電流値、
つまり第１の差動トランジスタ対１のトランジスタＱ１
０，１１の共通接続されたエミッタおよび第２の差動ト
ランジスタ対２のトランジスタＱ２０，Ｑ２１の共通接
続されたエミッタを流れる電流の値より微小な値に設定
されている。
実施形態に係る駆動回路の回路構成を示す図である。本
実施形態は、第３のトランジスタＱ３０，Ｑ３１のエミ
ッタ、つまり第１の差動トランジスタ対１のトランジス
タＱ１０，Ｑ１１のベースをそれぞれ定電流源Ｉ４０，
Ｉ４１を介して接地した構成となっている。なお、定電
流源Ｉ４０，Ｉ４１の電流値は電流源Ｉ１２の電流値、
つまり第１の差動トランジスタ対１のトランジスタＱ１
０，１１の共通接続されたエミッタおよび第２の差動ト
ランジスタ対２のトランジスタＱ２０，Ｑ２１の共通接
続されたエミッタを流れる電流の値より微小な値に設定
されている。
【００３６】本実施形態においては、第３の差動トラン
ジスタ対１のトランジスタＱ３０，Ｑ３１はオフ状態の
とき定電流源Ｉ４０，Ｉ４１を介してエミッタ電流が流
れることにより飽和領域に入ることがなく、常に活性領
域に保持される。従って、トランジスタＱ３０，Ｑ３１
のオフ状態からオン状態への遷移を速くすることがで
き、より高速動作に有利となる。
ジスタ対１のトランジスタＱ３０，Ｑ３１はオフ状態の
とき定電流源Ｉ４０，Ｉ４１を介してエミッタ電流が流
れることにより飽和領域に入ることがなく、常に活性領
域に保持される。従って、トランジスタＱ３０，Ｑ３１
のオフ状態からオン状態への遷移を速くすることがで
き、より高速動作に有利となる。
【００３７】（第５の実施形態）図５は本発明の第５の
実施形態に係る駆動回路の回路構成を示す図である。本
実施形態は、第１の差動トランジスタ対１のトランジス
タＱ１０，Ｑ１１のコレクタを共に電源Ｖｃｃに接続
し、エミッタを出力端子ＯＵＴ０，ＯＵＴ１にそれぞれ
接続したオープンエミッタ構成となっている以外、第１
の実施形態と同様である。このように、本発明はオープ
ンエミッタ構成の駆動回路にも同様に適用することがで
きる。
実施形態に係る駆動回路の回路構成を示す図である。本
実施形態は、第１の差動トランジスタ対１のトランジス
タＱ１０，Ｑ１１のコレクタを共に電源Ｖｃｃに接続
し、エミッタを出力端子ＯＵＴ０，ＯＵＴ１にそれぞれ
接続したオープンエミッタ構成となっている以外、第１
の実施形態と同様である。このように、本発明はオープ
ンエミッタ構成の駆動回路にも同様に適用することがで
きる。
【００３８】（第６の実施形態）図６は本発明の第６の
実施形態に係る駆動回路の回路構成を示す図である。本
実施形態は、入力段回路４におけるエミッタフォロワ回
路のトランジスタＱ４０，Ｑ４１のエミッタと第３の差
動トランジスタ対３のトランジスタＱ３０，Ｑ３１のベ
ースとの間に、トランジスタＱ６０，Ｑ６１と定電流源
Ｉ５０，Ｉ５１からなるエミッタフォロワ回路を追加
し、この追加したエミッタフォロワ回路によって第１の
差動信号を第２の差動信号に対して遅延させるようにし
たものである。この場合、追加したエミッタフォロワ回
路による遅延時間は、第２の差動トランジスタ対２のト
ランジスタＱ２０，Ｑ２１のベース走行時間分に相当す
る時間に設定される。
実施形態に係る駆動回路の回路構成を示す図である。本
実施形態は、入力段回路４におけるエミッタフォロワ回
路のトランジスタＱ４０，Ｑ４１のエミッタと第３の差
動トランジスタ対３のトランジスタＱ３０，Ｑ３１のベ
ースとの間に、トランジスタＱ６０，Ｑ６１と定電流源
Ｉ５０，Ｉ５１からなるエミッタフォロワ回路を追加
し、この追加したエミッタフォロワ回路によって第１の
差動信号を第２の差動信号に対して遅延させるようにし
たものである。この場合、追加したエミッタフォロワ回
路による遅延時間は、第２の差動トランジスタ対２のト
ランジスタＱ２０，Ｑ２１のベース走行時間分に相当す
る時間に設定される。
【００３９】本実施形態によれば、第２の差動トランジ
スタ対２のトランジスタＱ２０，Ｑ２１のベース走行時
間による遅延を補償して、トランジスタＱ２０，Ｑ２１
を第１の差動トランジスタ対１のトランジスタＱ１０，
Ｑ１１に同期して相補的に動作させることができる。す
なわち、トランジスタＱ１０，Ｑ１１がオン状態および
オフ状態のとき、確実にトランジスタＱ２０，Ｑ２１を
オフ状態およびオン状態とすることができ、もって以上
説明した本発明による駆動回路の動作をより確実に行う
ことが可能となる。
スタ対２のトランジスタＱ２０，Ｑ２１のベース走行時
間による遅延を補償して、トランジスタＱ２０，Ｑ２１
を第１の差動トランジスタ対１のトランジスタＱ１０，
Ｑ１１に同期して相補的に動作させることができる。す
なわち、トランジスタＱ１０，Ｑ１１がオン状態および
オフ状態のとき、確実にトランジスタＱ２０，Ｑ２１を
オフ状態およびオン状態とすることができ、もって以上
説明した本発明による駆動回路の動作をより確実に行う
ことが可能となる。
【００４０】（第７の実施形態）図７は本発明の第７の
実施形態に係る駆動回路の回路構成を示す図である。本
実施形態は図６に示した実施形態におけるトランジスタ
をＦＥＴ（電界効果トランジスタ）に置き換えた例であ
り、Ｐ１０，Ｐ１１、Ｐ２０，Ｐ２１、Ｐ３０，Ｐ３
１、Ｐ４０，Ｐ４１、Ｐ５０，Ｐ５１、Ｐ５２，Ｐ５
３、Ｐ６０，Ｐ６１はそれぞれ図６におけるトランジス
タＱ１０，Ｑ１１、Ｑ２０，Ｑ２１、Ｑ３０，Ｑ３１、
Ｑ４０，Ｑ４１、Ｑ５０，Ｑ５１、Ｑ５２，Ｑ５３、Ｑ
６０，Ｑ６１に対応している。この場合、ＦＥＴＰ６
０，Ｐ６１と定電流源Ｉ５０，Ｉ５１によるソースフォ
ロワ回路の遅延時間は、第２の差動トランジスタ対２の
ＦＥＴＰ２０，Ｐ２１のゲート遅延時間による遅延を補
償するためにゲート遅延時間分の遅延を第１の差動信号
に与えるように設定されている。
実施形態に係る駆動回路の回路構成を示す図である。本
実施形態は図６に示した実施形態におけるトランジスタ
をＦＥＴ（電界効果トランジスタ）に置き換えた例であ
り、Ｐ１０，Ｐ１１、Ｐ２０，Ｐ２１、Ｐ３０，Ｐ３
１、Ｐ４０，Ｐ４１、Ｐ５０，Ｐ５１、Ｐ５２，Ｐ５
３、Ｐ６０，Ｐ６１はそれぞれ図６におけるトランジス
タＱ１０，Ｑ１１、Ｑ２０，Ｑ２１、Ｑ３０，Ｑ３１、
Ｑ４０，Ｑ４１、Ｑ５０，Ｑ５１、Ｑ５２，Ｑ５３、Ｑ
６０，Ｑ６１に対応している。この場合、ＦＥＴＰ６
０，Ｐ６１と定電流源Ｉ５０，Ｉ５１によるソースフォ
ロワ回路の遅延時間は、第２の差動トランジスタ対２の
ＦＥＴＰ２０，Ｐ２１のゲート遅延時間による遅延を補
償するためにゲート遅延時間分の遅延を第１の差動信号
に与えるように設定されている。
【００４１】なお、第１〜第５の実施形態に示した駆動
回路についても、同様にＦＥＴを用いて構成できること
はいうまでもない。また、以上の実施形態に示した駆動
回路では、図１〜図７で示される正の電源Ｖｃｃを用い
たが、電源ＶｃｃをＧＮＤに置き換え、ＧＮＤを負の電
源に置き換えても良いことは勿論である。
回路についても、同様にＦＥＴを用いて構成できること
はいうまでもない。また、以上の実施形態に示した駆動
回路では、図１〜図７で示される正の電源Ｖｃｃを用い
たが、電源ＶｃｃをＧＮＤに置き換え、ＧＮＤを負の電
源に置き換えても良いことは勿論である。
【００４２】次に、実験例を挙げて本発明の効果につい
て述べる。図８は、本発明の実施形態に係る駆動回路お
よび従来の駆動回路について消費電力を同一にした条件
での出力電流波形の実測例であり、Ａは本実施形態、Ｂ
は出力段のスイッチ回路をエミッタフォロワ回路で駆動
するようにした従来例である。これは出力電流としてＯ
Ｎ／ＯＦＦ時の電流値４０ｍＡ／０ｍＡ、速度１Ｇｂ／
ｓの矩形波が要求されている例である。
て述べる。図８は、本発明の実施形態に係る駆動回路お
よび従来の駆動回路について消費電力を同一にした条件
での出力電流波形の実測例であり、Ａは本実施形態、Ｂ
は出力段のスイッチ回路をエミッタフォロワ回路で駆動
するようにした従来例である。これは出力電流としてＯ
Ｎ／ＯＦＦ時の電流値４０ｍＡ／０ｍＡ、速度１Ｇｂ／
ｓの矩形波が要求されている例である。
【００４３】同図に示されるように、従来例では波形が
鈍り、出力電流はＯＦＦ時に０ｍＡまで下がり切れてい
ない。これは出力段のスイッチ回路を前段のエミッタフ
ォロワ回路が駆動しきれず、特に出力段のトランジスタ
のオフ時にベースの電荷を十分に放電できないことによ
る。これに対し、本実施形態では立上がり時、立下がり
時ともに波形が矩形波により近くなり、最大電流値は所
望の出力電流値である４０ｍＡｐｐに達していることが
分かる。従来例で本実施形態と同様な出力電流波形を得
るためには、エミッタフォロワ回路の電流値を２倍にす
る必要がある。すなわち、本発明の駆動回路では第２の
差動トランジスタ対に接続される定電流源の電流値を従
来のエミッタフォロワ回路に接続される定電流源の半分
にでき、ほぼ半分の消費電力で同一の特性を得ることが
できる。
鈍り、出力電流はＯＦＦ時に０ｍＡまで下がり切れてい
ない。これは出力段のスイッチ回路を前段のエミッタフ
ォロワ回路が駆動しきれず、特に出力段のトランジスタ
のオフ時にベースの電荷を十分に放電できないことによ
る。これに対し、本実施形態では立上がり時、立下がり
時ともに波形が矩形波により近くなり、最大電流値は所
望の出力電流値である４０ｍＡｐｐに達していることが
分かる。従来例で本実施形態と同様な出力電流波形を得
るためには、エミッタフォロワ回路の電流値を２倍にす
る必要がある。すなわち、本発明の駆動回路では第２の
差動トランジスタ対に接続される定電流源の電流値を従
来のエミッタフォロワ回路に接続される定電流源の半分
にでき、ほぼ半分の消費電力で同一の特性を得ることが
できる。
【００４４】図９は、本発明の実施形態に係る駆動回路
および従来の駆動回路について消費電力を同一にした条
件での小信号周波数特性の実測例であり、Ａは本実施形
態、Ｂは従来例を示す。同図に示されるように、従来例
の周波数特性の高域側におけるの３ｄＢダウンの周波数
は４５０ＭＨｚであるのに対し、本実施形態の駆動回路
の３ｄＢダウンの周波数は５５０ＭＨｚであり、２２％
の周波数特性の向上が見られる。また、利得についても
従来例では負となるが、本実施形態では正の利得が得ら
れ、従来比６．４ｄＢの利得向上があることが分かる。
および従来の駆動回路について消費電力を同一にした条
件での小信号周波数特性の実測例であり、Ａは本実施形
態、Ｂは従来例を示す。同図に示されるように、従来例
の周波数特性の高域側におけるの３ｄＢダウンの周波数
は４５０ＭＨｚであるのに対し、本実施形態の駆動回路
の３ｄＢダウンの周波数は５５０ＭＨｚであり、２２％
の周波数特性の向上が見られる。また、利得についても
従来例では負となるが、本実施形態では正の利得が得ら
れ、従来比６．４ｄＢの利得向上があることが分かる。
【００４５】図１０は、本発明の実施形態に係る駆動回
路および従来の駆動回路について図８と同一条件での出
力電流振幅の動作速度依存性の実測結果であり、Ａは本
実施形態、Ｂは従来例である。同図に示すように、従来
例で０．６Ｇｂ／ｓ以上で急激に出力電流振幅が４０ｍ
Ａｐｐから劣化していくのに対して、本実施形態では１
Ｇｂ／ｓ以上まで出力電流がほぼ４０ｍＡｐｐに維持さ
れており、最高動作周波数は従来例より１．７倍向上し
ていることが分かる。また、１Ｇｂ／ｓより速い動作速
度では、従来例と同一の勾配で出力振幅は劣化してお
り、このことから本発明の駆動回路は動作速度にして従
来例より４００Ｍｂ／ｓの向上が得られていることが分
かる。
路および従来の駆動回路について図８と同一条件での出
力電流振幅の動作速度依存性の実測結果であり、Ａは本
実施形態、Ｂは従来例である。同図に示すように、従来
例で０．６Ｇｂ／ｓ以上で急激に出力電流振幅が４０ｍ
Ａｐｐから劣化していくのに対して、本実施形態では１
Ｇｂ／ｓ以上まで出力電流がほぼ４０ｍＡｐｐに維持さ
れており、最高動作周波数は従来例より１．７倍向上し
ていることが分かる。また、１Ｇｂ／ｓより速い動作速
度では、従来例と同一の勾配で出力振幅は劣化してお
り、このことから本発明の駆動回路は動作速度にして従
来例より４００Ｍｂ／ｓの向上が得られていることが分
かる。
【図１】本発明の第１の実施形態に係る駆動回路の回路
構成を示す図
構成を示す図
【図２】本発明の第２の実施形態に係る駆動回路の回路
構成を示す図
構成を示す図
【図３】本発明の第３の実施形態に係る駆動回路の回路
構成を示す図
構成を示す図
【図４】本発明の第４の実施形態に係る駆動回路の回路
構成を示す図
構成を示す図
【図５】本発明の第５の実施形態に係る駆動回路の回路
構成を示す図
構成を示す図
【図６】本発明の第６の実施形態に係る駆動回路の回路
構成を示す図
構成を示す図
【図７】本発明の第７の実施形態に係る駆動回路の回路
構成を示す図
構成を示す図
【図８】本発明の実施形態に係る駆動回路および従来の
駆動回路について消費電力を同一にした条件での出力電
圧波形の実測例を示す図
駆動回路について消費電力を同一にした条件での出力電
圧波形の実測例を示す図
【図９】本発明の実施形態に係る駆動回路および従来の
駆動回路について消費電力を同一にした条件での小信号
周波数特性の実測例を示す図
駆動回路について消費電力を同一にした条件での小信号
周波数特性の実測例を示す図
【図１０】本発明の実施形態に係る駆動回路および従来
の駆動回路について消費電力を同一にした条件での出力
信号振幅の動作速度依存性の実測例を示す図
の駆動回路について消費電力を同一にした条件での出力
信号振幅の動作速度依存性の実測例を示す図
【図１１】従来の駆動回路の回路構成を示す図
１（Ｑ１０，Ｑ１１）…第１の差動トランジスタ対
２（Ｑ２０，Ｑ２１）…第２の差動トランジスタ対
３（Ｑ３０，Ｑ３１）…第３の差動トランジスタ対
Ｑ４０，Ｑ４１…エミッタフォロワ用トランジスタ
Ｑ５…レベルシフト用トランジスタ
Ｑ５０〜Ｑ５３…レベルシフト用トランジスタ
Ｑ６０，Ｑ６１…エミッタフォロワ用トランジスタ
１（Ｐ１０，Ｐ１１）…第１の差動トランジスタ対
２（Ｐ２０，Ｐ２１）…第２の差動トランジスタ対
３（Ｐ３０，Ｐ３１）…第３の差動トランジスタ対
Ｐ４０，Ｐ４１…ソースフォロワ用電界効果トランジス
タ Ｐ５…レベルシフト用電界効果トランジスタ Ｐ５０〜Ｐ５３…レベルシフト用電界効果トランジスタ Ｐ６０，Ｐ６１…ソースフォロワ用電界効果トランジス
タ Ｖｃｃ…電源 Ｉ１０〜Ｉ５１…定電流源 ＩＮ０，ＩＮ１…入力端子 ＯＵＴ…出力端子 ＯＵＴ０，ＯＵＴ１…出力端子 Ｑ１００，Ｑ１１０…差動トランジスタ対 Ｑ２００〜Ｑ３１０…エミッタフォロワ用トランジスタ Ｉ１００〜Ｉ３１０…定電流源
タ Ｐ５…レベルシフト用電界効果トランジスタ Ｐ５０〜Ｐ５３…レベルシフト用電界効果トランジスタ Ｐ６０，Ｐ６１…ソースフォロワ用電界効果トランジス
タ Ｖｃｃ…電源 Ｉ１０〜Ｉ５１…定電流源 ＩＮ０，ＩＮ１…入力端子 ＯＵＴ…出力端子 ＯＵＴ０，ＯＵＴ１…出力端子 Ｑ１００，Ｑ１１０…差動トランジスタ対 Ｑ２００〜Ｑ３１０…エミッタフォロワ用トランジスタ Ｉ１００〜Ｉ３１０…定電流源
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 17/60
H01S 3/096
H03F 3/45
Claims (5)
- 【請求項１】制御電極と第１および第２の主電極を有す
るトランジスタを用いて構成され、入力端子からの入力
信号に基づいて出力端子に接続される負荷を駆動する駆
動回路において、 少なくとも一つの第１主電極が前記出力端子に接続さ
れ、第２主電極が共通接続された第１の差動トランジス
タ対と、 第１主電極が前記第１の差動トランジスタ対の制御電極
にそれぞれ接続され、第２の主電極が共通接続された第
２の差動トランジスタ対と、 前記第１の差動トランジスタ対の共通接続された第２主
電極に一端が接続されたレベルシフト素子と、 前記第２の差動トランジスタ対の共通接続された第２主
電極と前記レベルシフト素子の他端に共通に接続された
定電流源と、 第１主電極が電源に接続され、第２主電極が前記第１の
差動トランジスタ対の制御電極にそれぞれ接続された第
３の差動トランジスタ対と、 前記第３の差動トランジスタ対の制御電極に前記入力信
号に応じた第１の差動信号を入力すると共に、前記第２
の差動トランジスタ対の制御電極に上記第１の差動信号
に対して逆相の第２の差動信号を入力する入力段回路と
を備えたことを特徴とする駆動回路。 - 【請求項２】制御電極と第１および第２の主電極を有す
るトランジスタを用いて構成され、入力端子からの入力
信号に基づいて一対の出力端子に接続される負荷を駆動
する駆動回路において、 第１主電極が電源に接続され、第２主電極が前記一対の
出力端子にそれぞれ接続された第１の差動トランジスタ
対と、 第１主電極が前記第１の差動トランジスタ対の制御電極
にそれぞれ接続され、第２の主電極が共通接続された第
２の差動トランジスタ対と、 前記第２の差動トランジスタ対の共通接続された第２主
電極に接続された定電流源と、 第１主電極が電源に接続され、第２主電極が前記第１の
差動トランジスタ対の制御電極にそれぞれ接続された第
３の差動トランジスタ対と、 前記第３の差動トランジスタ対の制御電極に前記入力信
号に応じた第１の差動信号を入力すると共に、前記第２
の差動トランジスタ対の制御電極に上記第１の差動信号
に対して逆相の第２の差動信号を入力する入力段回路と
を備えたことを特徴とする駆動回路。 - 【請求項３】前記第１の差動トランジスタ対の制御電極
に、前記第１の差動トランジスタ対の第２主電極および
第２の差動トランジスタ対の第２主電極を流れる電流の
値より微小な電流値の定電流源を接続したことを特徴と
する請求項１から２のいずれか１項に記載の駆動回路。 - 【請求項４】前記入力段回路は、前記第１の差動信号に
対して前記第２の差動信号を所定量レベルシフトする手
段を有することを特徴とする請求項１から２のいずれか
１項に記載の駆動回路。 - 【請求項５】前記入力段回路は、前記第１の差動信号を
前記第２の差動信号に対して所定時間遅延させる遅延手
段を有することを特徴とする請求項１から２のいずれか
１項に記載の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19530495A JP3442541B2 (ja) | 1995-07-31 | 1995-07-31 | 駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19530495A JP3442541B2 (ja) | 1995-07-31 | 1995-07-31 | 駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0946202A JPH0946202A (ja) | 1997-02-14 |
| JP3442541B2 true JP3442541B2 (ja) | 2003-09-02 |
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ID=16338933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19530495A Expired - Fee Related JP3442541B2 (ja) | 1995-07-31 | 1995-07-31 | 駆動回路 |
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| JP (1) | JP3442541B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198350B1 (en) * | 1999-04-13 | 2001-03-06 | Delphi Technologies, Inc. | Signal amplifier with fast recovery time response, efficient output driver and DC offset cancellation capability |
| JP3833530B2 (ja) * | 2001-12-13 | 2006-10-11 | 株式会社東芝 | 差動増幅器 |
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-
1995
- 1995-07-31 JP JP19530495A patent/JP3442541B2/ja not_active Expired - Fee Related
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|---|---|
| JPH0946202A (ja) | 1997-02-14 |
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