JP2023542963A - 自己バイアスを有するラッチベースのレベルシフタ回路 - Google Patents

Abstract

本明細書に記載される例は、概して、自己バイアスを有するラッチベースのレベルシフタ回路を含む集積回路に関する。一例では、集積回路は、第１及び第２のラッチと、出力段回路と、を含む。第１及び第２のラッチのそれぞれは、それぞれのラッチノードに電気的に接続され、信号入力ノードに電気的に結合されたそれぞれのラッチノードにおいてバイアス電圧を提供するように構成されたバイアス回路を含む。出力段回路は、第１及び第２のラッチの第１及び第２の出力ノードにそれぞれ電気的に接続された第１及び第２の入力ノードと、第３の出力ノードと、を有する。出力段回路は、第１及び第２の入力ノードのそれぞれの電圧に応答して、第３の出力ノードの電圧を応答的にプルアップ及びプルダウンするように構成される。

Description

（政府の権利）
本発明は、国防高等研究計画局（Defense Advanced Research Projects Agency）によって授与された契約番号ＨＲ００１１－１９－３－０００４の下で米国政府の支援を受けてなされた。米国政府は、本発明において一定の権利を有する。

（発明の分野）
本開示の例は、概して、自己バイアスを有するラッチベースのレベルシフタ回路を含む集積回路に関する。

集積回路（integrated circuit、ＩＣ）は、信号のレベル又は電圧振幅を変更するためにレベルシフタ回路を実装することができる。例えば、レベルシフタ回路は、第１の供給電圧までであり得る信号のレベル又は電圧振幅を、第２の異なる供給電圧までであり得るレベル又は電圧振幅に変更することができる。レベルシフタ回路は、ＩＣ内の異なる電圧ドメイン間に実装され得る。レベルシフタ回路は、光駆動回路などの駆動回路に組み込まれ得るか、又は駆動回路として実装され得る。光駆動回路は、例えば、ＩＣ（例えば、信号を生成するために使用される）のより低い供給電圧までであり得る信号の電圧振幅を、光デバイスを駆動するのに十分であるより高い供給電圧までであり得る電圧振幅に変更することができる。

本明細書に記載される例は、概して、自己バイアスを有するラッチベースのレベルシフタ回路を含む集積回路に関する。ラッチノードにおいてバイアスを提供することによって、ラッチの出力ノード上に出力され、出力段回路に入力される信号のそれぞれの同相電圧は、高周波数及び／又は低減された供給電圧においてさえ、適切なレベルに留まり得る。加えて、いくつかの例では、出力段回路の出力ノード上に出力される出力信号は、論理「１」の長いシーケンス及び論理「０」の長いシーケンスをドループなしに保持することができる。

本明細書に記載される一例は、集積回路である。この集積回路は、第１のラッチ回路、第２のラッチ回路、及び出力段回路を含む。第１のラッチ回路は、第１のラッチノード及び第１の出力ノードを有する。第１のラッチノードは、信号入力ノードに電気的に結合される。第１のラッチ回路は、第１のラッチノードに電気的に接続され、第１のラッチノードにおいてバイアス電圧を提供するように構成された第１のバイアス回路を含む。第２のラッチ回路は、第２のラッチノード及び第２の出力ノードを有する。第２のラッチノードは、信号入力ノードに電気的に結合される。第２のラッチ回路は、第２のラッチノードに電気的に接続され、第２のラッチノードにおいてバイアス電圧を提供するように構成された第２のバイアス回路を含む。出力段回路は、第１の入力ノード、第２の入力ノード、及び第３の出力ノードを有する。第１の入力ノードは、第１の出力ノードに電気的に接続される。第２の入力ノードは、第２の出力ノードに電気的に接続される。出力段回路は、第１の入力ノード及び第２の入力ノードのそれぞれの電圧に応答して、第３の出力ノードの電圧を応答的にプルアップ及びプルダウンするように構成される。

本明細書に記載される別の例は、集積回路である。この集積回路は、レベルシフタ回路を含む。レベルシフタ回路は、非レベルシフトラッチ回路及びレベルシフトラッチ回路を含む。非レベルシフトラッチ回路は、第１のラッチノード及び第１の出力ノードを有する。第１のラッチノードは、レベルシフタ回路の信号入力ノードに電気的に結合される。非レベルシフトラッチ回路は、第１のラッチノードにおいて第１のＤＣバイアス電圧を提供するように構成された第１のＤＣバイアス回路を含む。レベルシフトラッチ回路は、第２のラッチノード及び第２の出力ノードを有する。第２のラッチノードは、レベルシフタ回路の信号入力ノードに電気的に結合される。レベルシフトラッチ回路は、第２のラッチノードにおいて第２のＤＣバイアス電圧を提供するように構成された第２のＤＣバイアス回路を含む。

本明細書に記載される別の例は、集積回路を動作させる方法である。入力信号が入力ノードで受信される。入力ノードは、第１のラッチノード及び第２のラッチノードに電気的に結合される。非レベルシフトラッチ回路は、第１のラッチノードと、第１のラッチノードに電気的に接続された第１のＤＣバイアス回路と、を含む。レベルシフトラッチ回路は、第２のラッチノードと、第２のラッチノードに電気的に接続された第２のＤＣバイアス回路と、を含む。非レベルシフト信号は、第１のラッチノード上の信号に基づいて非レベルシフトラッチ回路によって生成される。レベルシフト信号は、第２のラッチノード上の信号に基づいてレベルシフトラッチ回路によって生成される。出力信号が出力段回路から出力される。出力段回路は、非レベルシフト信号及びレベルシフト信号に応答して出力信号を生成する。

これら及び他の態様は、以下の「発明を実施するための形態」を参照して理解され得る。

上記の特徴が詳細に理解され得るように、上記で簡潔に要約されたより具体的な説明が、例示的な実装形態を参照することによって行われ得、それらの実装形態のうちのいくつかが添付の図面に示される。しかしながら、添付の図面は、典型的な例示の実装形態のみを示しており、したがって、その範囲を限定するものと見なされるべきではないことに留意されたい。

いくつかの例による、例示的なレベルシフタ回路を示す。 いくつかの例による、レベルシフタ回路を含む集積回路を動作させるための方法のフロー図である。

理解を容易にするために、可能な場合には、図面に共通する同一の要素を示すために同一の参照番号が使用されている。一例の要素は、他の例に有益に組み込まれ得ることが企図される。

本明細書に記載される例は、概して、自己バイアスを有するラッチベースのレベルシフタ回路を含む集積回路に関する。本明細書に記載される例の態様は、概して、レベルシフタ回路に関するが、特定の例は光駆動回路との関連で記載されている。概して、本明細書に記載される例では、レベルシフタ回路は、異なる供給電圧にあるように構成された供給ノードの異なる対の間に電気的に接続されたラッチを含む。それぞれのラッチは、バイアスされるラッチノードを有する。いくつかの例では、ラッチノードは、相補型デバイス（例えば、相補型金属酸化膜半導体（complementary metal-oxide-semiconductor、ＣＭＯＳ）インバータなどのインバータの入力ノード及び出力ノードに電気的に接続されることによってバイアスされる。ラッチのそれぞれの出力ノードは、出力段回路の入力ノードに電気的に接続され、出力段回路は、それに応答して、出力段回路の出力ノード上の電圧をプルアップ及びプルダウンするように構成される。ラッチノードにおいてバイアスを提供することによって、ラッチの出力ノード上に出力され、出力段回路に入力される信号のそれぞれの同相電圧は、高周波数及び／又は低減された供給電圧においてさえ、適切なレベルに留まり得る。加えて、いくつかの例では、例えば、バイアスインバータの駆動能力をそれぞれのラッチのフィードバックインバータの駆動能力と整合させることによって、出力段回路の出力ノード上に出力される出力信号は、論理「１」の長いシーケンス及び論理「０」の長いシーケンスをドループなしに保持することができる。

様々な特徴が、図面を参照して以下に記載される。図面は縮尺どおりに描かれている場合もあるし、描かれていない場合もあり、同様の構造又は機能の要素は図面全体を通して同様の参照番号によって表されていることに留意されたい。図面は、特徴の説明を容易にすることのみを意図していることに留意されたい。それらは、「特許請求の範囲」に記載された発明の網羅的な説明として又は「特許請求の範囲」に記載された発明の範囲を限定するものとして意図されていない。加えて、図示された例は、示されたすべての態様又は利点を有する必要はない。特定の例に関連して記載される態様又は利点は、必ずしもその例に限定されず、そのように図示されていなくても、又はそのように明示的に記載されていなくても、任意の他の例において実施され得る。更に、本明細書に記載される方法は、特定の動作順序で記載される場合があるが、他の例による他の方法は、より多くの動作又はより少ない動作によって様々な他の順序（例えば、様々な動作の異なる直列又は並列実行を含む）で実施され得る。

以下の説明では、様々な信号（例えば、電圧及び／又は電流）が、様々な回路の動作との関連で記載されている。記載された信号は、信号が印加又は伝搬される対応するノードを示し、更に、通信可能に結合及び／又は電気的に接続されるノードを示す。例えば、第１の回路から出力され、第２の回路に入力される信号の説明は、（第１の回路から信号が出力される）第１の回路の出力ノードが、（第２の回路に信号が入力される）第２の回路の入力ノードに通信可能に結合及び／又は電気的に接続されることを示す。そのようなノードの明示的な説明は、以下の説明において省略される場合があるが、当業者であれば、ノードの存在を容易に理解するであろう。

図１は、いくつかの例による、例示的なレベルシフタ回路を示す。図示の例では、レベルシフタ回路は光駆動回路１００でもある。レベルシフタ回路、この例では光駆動回路１００は、比較的低い電圧振幅を有し得る入力信号Ｄ_ｉｎを受信し、比較的高い電圧振幅を有し得る出力信号Ｄ_ｏｕｔを生成するように構成されている。本明細書での説明のために、入力信号Ｄ_ｉｎは、第１の供給電圧ＶＤＤ_１と接地電位との間で比較的低い電圧振幅を有し得、出力信号Ｄ_ｏｕｔは、第２の供給電圧ＶＤＤ_２と接地電位との間で比較的高い電圧振幅を有し得、第２の供給電圧ＶＤＤ_２は、第１の供給電圧ＶＤＤ_１よりも大きい。いくつかの態様では、第１の供給電圧ＶＤＤ_１は約０．９ボルトに等しくてもよく、第２の供給電圧ＶＤＤ_２は約１．８ボルトに等しくてもよい。他の例では、第１の供給電圧ＶＤＤ_１及び第２の供給電圧ＶＤＤ_２は、他の好適な電圧であってもよい。

図１の例は、接地ノード、第１の供給ノードＶＤＤ_１、及び第２の供給ノードＶＤＤ_２を用いて図示及び記載されている（これらには、接地電位、第１の供給電圧ＶＤＤ_１、及び第２の供給電圧ＶＤＤ_２が供給される）。他の例では、異なる供給電圧又は電位が実装され得る。より一般的には、接地ノード及び接地電位は、それぞれ第１の供給ノード及び第１の供給電圧と考えることができ、第１の供給ノードＶＤＤ_１及び第１の供給電圧ＶＤＤ_１は、それぞれ第２の供給ノード及び第２の供給電圧と考えることができ、第２の供給ノードＶＤＤ_２及び第２の供給電圧ＶＤＤ_２は、それぞれ第３の供給ノード及び第３の供給電圧と考えることができる。この包括的な説明では、第２の供給電圧は第１の供給電圧よりも大きく、第３の供給電圧は第２の供給電圧よりも大きい。

光駆動回路１００は、バッファ回路１１０と、非レベルシフトラッチ回路１２０と、レベルシフトラッチ回路１３０と、プルダウン回路１４０と、プルアップ回路１５０と、誘導性回路１６０と、を含む。図示の例では、バッファ回路１１０は、入力ノード１０２上で入力信号Ｄ_ｉｎを受信するように構成され、プルダウン回路１４０、プルアップ回路１５０、及び誘導性回路１６０は、光駆動回路１００の出力ノード１０４上で出力信号Ｄ_ｏｕｔを送信機（ＴＸ）バンプ１７０に提供する光駆動回路１００の出力段回路を形成する。ＴＸバンプ１７０は、例えば、電界吸収型変調器（electro-absorption modulator、ＥＡＭ）、リング変調器（ring modulator、ＲＭ）、又は任意の他の好適な電気光学変換器などの電気光学変換器１８０に結合され得る。

光駆動回路１００として記載されているが、バッファ回路１１０、非レベルシフトラッチ回路１２０、レベルシフトラッチ回路１３０、プルダウン回路１４０、及びプルアップ回路１５０は、任意の適切な用途のためのラッチベースのレベルシフタ回路として実装され得る。当業者は、そのような用途を容易に理解するであろう。

バッファ回路１１０は、入力ノード１０２であるか又は入力ノード１０２に電気的に接続され、入力信号Ｄ_ｉｎを受信するように構成された入力ノードを有する。バッファ回路１１０は、入力ノード１０２と第１のノードＮ１との間に電気的に直列に接続されたインバータ１１１及びインバータ１１２を含む。インバータ１１１の入力ノードは、バッファ回路１１０の入力ノード１０２に電気的に接続される。インバータ１１１の出力ノードは、インバータ１１２の入力ノードに電気的に接続される。インバータ１１２の出力ノードは、バッファ回路１１０の出力ノードであり、第１のノードＮ１に電気的に接続される。インバータ１１１及びインバータ１１２は、第１の供給ノードＶＤＤ_１及び接地ノードに電気的に接続された電力ノードを含む。第１の供給ノードＶＤＤ_１は、動作時に第１の供給電圧ＶＤＤ_１となるように構成され、接地ノードは、動作時に接地電位となるように構成される。インバータ１１１及びインバータ１１２は、接地電位（例えば、０ボルト）と第１の供給電圧ＶＤＤ_１との間のレールツーレール電圧振幅を有するように入力信号Ｄ_ｉｎをバッファリング及び駆動するために使用され得る。いくつかの例では、インバータ１１１及びインバータ１１２はそれぞれ、相補型デバイス（例えば、ＣＭＯＳ）インバータであり得る。

バッファ回路１１０の出力ノード（例えば、第１のノードＮ１に電気的に接続される）は、非レベルシフトラッチ回路１２０の入力ノード及びレベルシフトラッチ回路１３０の入力ノードに電気的に接続される。非レベルシフトラッチ回路１２０は、コンデンサ１２１及びインバータ１２２、１２３、１２４を含む。コンデンサ１２１の第１の端子は、非レベルシフトラッチ回路１２０の入力ノードであり、バッファ回路１１０の出力ノードに電気的に接続される。コンデンサ１２１の第２の端子（コンデンサ１２１の第１の端子の反対側）、インバータ１２２の入力ノード、インバータ１２３の出力ノード、並びにインバータ１２４の入力ノード及び出力ノードは、互いに電気的に接続され、ラッチノードＮ１Ａを形成する。インバータ１２２の出力ノード及びインバータ１２３の入力ノードは互いに電気的に接続され、非レベルシフトラッチ回路１２０の出力ノードＮ２を形成する。非レベルシフトラッチ回路１２０の出力ノードＮ２は、プルダウン回路１４０の入力ノードに電気的に接続される。インバータ１２２、１２３、１２４はそれぞれ、第１の供給ノードＶＤＤ_１及び接地ノードに電気的に接続された電力ノードを含む。いくつかの例では、インバータ１２２、１２３、１２４はそれぞれ、相補型デバイス（例えば、ＣＭＯＳ）インバータであり得る。

コンデンサ１２１は、入力信号Ｄ_ｉｎのＤＣ成分を遮断し得る。インバータ１２２、１２３は、入力信号Ｄ_ｉｎの論理補数値を出力ノードＮ２において記憶するように構成された反転ラッチを形成する。電気的に接続されたインバータ１２４は、ＤＣバイアス回路であり、非レベルシフトラッチ回路１２０に自己バイアス電圧を提供する。インバータ１２４によって提供される自己バイアス（例えば、ＤＣバイアス電圧）は、動作時の第１の供給電圧ＶＤＤ_１が公称値を下回るときのように、ラッチノードＮ１Ａにおける遷移強度が小さいときなどであっても、インバータ１２２、１２３によって形成されるラッチが適切なバイアスを維持することを可能にする。これは更に、出力ノードＮ２に記憶された論理補数値が適切な同相電圧を維持することを可能にする。コンデンサ１２１がＤＣ成分を遮断することにより、インバータ１２２、１２３によって形成されるラッチは、入力信号Ｄ_ｉｎのエッジにおいて論理状態間を遷移し得る。

レベルシフトラッチ回路１３０は、コンデンサ１３１及びインバータ１３２、１３３、１３４を含む。コンデンサ１３１の第１の端子は、レベルシフトラッチ回路１３０の入力ノードであり、バッファ回路１１０の出力ノードに電気的に接続される。コンデンサ１３１の第２の端子（コンデンサ１３１の第１の端子の反対側）、インバータ１３２の入力ノード、インバータ１３３の出力ノード、並びにインバータ１３４の入力ノード及び出力ノードは、互いに電気的に接続され、ラッチノードＮ１Ｂを形成する。インバータ１３２の出力ノードとインバータ１３３の入力ノードとは互いに電気的に接続され、レベルシフトラッチ回路１３０の出力ノードＮ３を形成する。レベルシフトラッチ回路１３０の出力ノードＮ３は、プルアップ回路１５０の入力ノードに電気的に接続される。インバータ１３２、１３３、１３４はそれぞれ、第２の供給ノードＶＤＤ_２及び第１の供給ノードＶＤＤ_１に電気的に接続された電力ノードを含む。第２の供給ノードＶＤＤ_２は、動作時に第２の供給電圧ＶＤＤ_２であるように構成されている。いくつかの例では、インバータ１３２、１３３、１３４はそれぞれ、相補型デバイス（例えば、ＣＭＯＳ）インバータであり得る。

コンデンサ１３１は、入力信号Ｄ_ｉｎのＤＣ成分を遮断し得る。インバータ１３２、１３３は、入力信号Ｄ_ｉｎの論理補数値を出力ノードＮ３において記憶するように構成された反転ラッチを形成する。更に、インバータ１３２、１３３の電力ノードは、それぞれ第２の供給電圧ＶＤＤ_２及び第１の供給電圧ＶＤＤ_１が提供される第２の供給ノードＶＤＤ_２と第１の供給ノードＶＤＤ_１との間に電気的に接続されるため、レベルシフトラッチ回路１３０はまた、入力信号Ｄ_ｉｎをレベルシフトして、入力信号Ｄ_ｉｎの論理補数値であり、ほぼ第２の供給電圧ＶＤＤ_２と第１の供給電圧ＶＤＤ_１との間の電圧振幅を有するレベルシフト信号Ｄ_ｈｉｇｈを生成し得る。電気的に接続されたインバータ１３４は、ＤＣバイアス回路であり、レベルシフトラッチ回路１３０に自己バイアス電圧を提供する。インバータ１３４によって提供される自己バイアス（例えば、ＤＣバイアス電圧）は、動作時の第２の供給電圧ＶＤＤ_２が公称値を下回るときのように、ラッチノードＮ１Ｂにおける遷移強度が小さいときなどであっても、インバータ１３２、１３３によって形成されるラッチが適切なバイアスを維持することを可能にする。これは更に、出力ノードＮ３に記憶された論理補数値が適切な同相電圧を維持することを可能にする。コンデンサ１３１がＤＣ成分を遮断することにより、インバータ１３２、１３３によって形成されるラッチは、入力信号Ｄ_ｉｎのエッジにおいて論理状態間を遷移し得る。

動作中、インバータ１２４は、ラッチノードＮ１Ａにおいて、接地電位が０Ｖであると仮定した場合、図示される例においてＶＤＤ_１／２であり得るバイアス電圧を提供し、インバータ１３４は、ラッチノードＮ１Ｂにおいて、図示される例において（ＶＤＤ_２＋ＶＤＤ_１）／２であり得るバイアス電圧を提供する。入力信号Ｄ_ｉｎがハイ論理状態に駆動されるとき、第１のノードＮ１上の信号は、バッファ回路１１０によってハイ論理状態（例えば、第１の供給電圧ＶＤＤ_１）に駆動され、それにより、ラッチノードＮ１Ａ、Ｎ１Ｂ上のそれぞれの信号がハイ論理状態（例えば、第１の供給電圧ＶＤＤ_１）に駆動される。

ラッチノードＮ１Ａ上のハイ論理状態に応答して、インバータ１２２は、出力ノードＮ２をロー論理状態（例えば、接地電位）に駆動し、出力ノードＮ２上のロー論理状態に応答して、インバータ１２３は、ラッチノードＮ１Ａを第１の供給電圧ＶＤＤ_１に向けてハイに駆動しようとする。インバータ１２４は、ラッチノードＮ１Ａをバイアス電圧（例えば、ＶＤＤ_１／２）に向けて駆動しようとする。いくつかの例では、インバータ１２３、１２４の駆動能力は等しい。より具体的には、インバータ１２３のそれぞれのｎ型トランジスタは、インバータ１２４のそれぞれのｎ型トランジスタと同じチャネル幅及びチャネル長を有することができ（逆もまた同様）、インバータ１２３のそれぞれのｎ型トランジスタは、インバータ１２４のそれぞれのｐ型トランジスタと同じチャネル幅及びチャネル長を有することができる（逆もまた同様）。インバータ１２３は、集積回路内のインバータ１２４と同じ物理的レイアウトであり得る。インバータ１２３、１２４の駆動能力が同じであると仮定すると、ラッチノードＮ１Ａは、インバータ１２２が出力ノードＮ２をロー論理状態に駆動し続けるようにするインバータ１２２のスイッチングしきい値よりも大きい、（３／４）ＶＤＤ_１に向けて駆動される。

ラッチノードＮ１Ｂ上のハイ論理状態に応答して、インバータ１３２は、出力ノードＮ３をロー論理状態（例えば、第１の供給電圧ＶＤＤ_１）に駆動し、出力ノードＮ３上のロー論理状態に応答して、インバータ１３３は、ラッチノードＮ１Ｂを第２の供給電圧ＶＤＤ_２に向けてハイに駆動しようとする。インバータ１３４は、ラッチノードＮ１Ｂをバイアス電圧（例えば、（ＶＤＤ_２＋ＶＤＤ_１）／２）に向けて駆動しようとする。いくつかの例では、インバータ１３３、１３４の駆動能力は等しい。より具体的には、インバータ１３３のそれぞれのｎ型トランジスタは、インバータ１３４のそれぞれのｎ型トランジスタと同じチャネル幅及びチャネル長を有することができ（逆もまた同様）、インバータ１３３のそれぞれのｎ型トランジスタは、インバータ１３４のそれぞれのｐ型トランジスタと同じチャネル幅及びチャネル長を有することができる（逆もまた同様）。インバータ１３３は、集積回路内のインバータ１３４と同じ物理的レイアウトであり得る。インバータ１３３、１３４の駆動能力が同じであると仮定すると、ラッチノードＮ１Ｂは、インバータ１３２が出力ノードＮ３をロー論理状態に駆動し続けるようにするインバータ１３２のスイッチングしきい値よりも大きい、［（３／４）ＶＤＤ_２＋（１／４）ＶＤＤ_１］に向けて駆動される。

入力信号Ｄ_ｉｎがロー論理状態に駆動されるとき、第１のノードＮ１上の信号は、バッファ回路１１０によってロー論理状態（例えば、接地電位）に駆動され、それにより、ラッチノードＮ１Ａ、Ｎ１Ｂ上のそれぞれの信号がロー論理状態（例えば、接地電位）に駆動される。

ラッチノードＮ１Ａ上のロー論理状態に応答して、インバータ１２２は、出力ノードＮ２をハイ論理状態（例えば、第１の供給電圧ＶＤＤ_１）に駆動し、出力ノードＮ２上のロー論理状態に応答して、インバータ１２３は、ラッチノードＮ１Ａを接地電位に向けてローに駆動しようとする。インバータ１２４は、ラッチノードＮ１Ａをバイアス電圧（例えば、ＶＤＤ_１／２）に向けて駆動しようとする。上述したように、インバータ１２３、１２４の駆動能力が同じであると仮定すると、ラッチノードＮ１Ａは、インバータ１２２が出力ノードＮ２をハイ論理状態に駆動し続けるようにするインバータ１２２のスイッチングしきい値よりも小さい、（１／４）ＶＤＤ_１に向けて駆動される。

ラッチノードＮ１Ｂ上のロー論理状態に応答して、インバータ１３２は、出力ノードＮ３をハイ論理状態（例えば、第２の供給電圧ＶＤＤ_２）に駆動し、出力ノードＮ３上のハイ論理状態に応答して、インバータ１３３は、ラッチノードＮ１Ｂを第１の供給電圧ＶＤＤ_１に向けてローに駆動しようとする。インバータ１３４は、ラッチノードＮ１Ｂをバイアス電圧（例えば、（ＶＤＤ_２＋ＶＤＤ_１）／２）に向けて駆動しようとする。上述したように、インバータ１３３、１３４の駆動能力が同じであると仮定すると、ラッチノードＮ１Ｂは、インバータ１３２が出力ノードＮ３をハイ論理状態に駆動し続けるようにするインバータ１３２のスイッチングしきい値よりも小さい、［（１／４）ＶＤＤ_２＋（３／４）ＶＤＤ_１］に向けて駆動される。

インバータ１２２、１２３、１２４の電力ノードは、第１の供給ノードＶＤＤ_１及び接地ノードに電気的に接続されるので、入力信号Ｄ_ｉｎは、インバータ１２２、１２３によってレベルシフトされなくてもよい。非レベルシフトラッチ回路１２０は、出力ノードＮ２を介して、入力信号Ｄ_ｉｎの論理補数である非レベルシフト信号Ｄ_ｌｏｗをプルダウン回路１４０に提供し得る。レベルシフトラッチ回路１３０は、入力信号Ｄ_ｉｎの電圧振幅を、比較的低い電圧範囲（０ボルトと第１の供給電圧ＶＤＤ_１との間）から比較的高い電圧範囲（第１の供給電圧ＶＤＤ_１と第２の供給電圧ＶＤＤ_２との間）にレベルシフトさせ得る。入力信号Ｄ_ｉｎの論理補数である、結果として生じるレベルシフト信号Ｄ_ｈｉｇｈは、出力ノードＮ３を介してプルアップ回路１５０に提供され得る。

プルダウン回路１４０は、第１のｎ型トランジスタ１４１（例えば、ｎ型電界効果トランジスタ（field effect transistor、ＦＥＴ））と、第２のｎ型トランジスタ１４２と、第３のｎ型トランジスタ１４３と、を含む。第１のｎ型トランジスタ１４１のゲートノードは、非レベルシフトラッチ回路１２０の出力ノードＮ２に電気的に接続されて、プルダウン回路１４０に非レベルシフト信号Ｄ_ｌｏｗを提供するプルダウン回路１４０の入力ノードである。第１のｎ型トランジスタ１４１は、第２のｎ型トランジスタ１４２のソースノードに電気的に接続されたドレインノードを有する。第２のｎ型トランジスタ１４２は、バイアスノードＮ_ｂｉａｓに電気的に接続されたゲートノードを有し、光駆動回路１００の出力ノード１０４に誘導結合された出力ノードＮ_Ｎに電気的に接続されたドレインノードを有する。バイアスノードＮ_ｂｉａｓは、図示の例では、第１の供給ノードＶＤＤ_１に電気的に接続される。第１のｎ型トランジスタ１４１は、第３のｎ型トランジスタ１４３のドレインノードに電気的に接続されたソースノードを有する。第３のｎ型トランジスタ１４３は、第１の制御ノードＣＴＲ＿１に電気的に接続されたゲートノードを有し、接地ノードに電気的に接続されたソースノードを有する。

プルアップ回路１５０は、第１のｐ型トランジスタ１５１（例えば、ｐ型ＦＥＴ）と、第２のｐ型トランジスタ１５２と、第３のｐ型トランジスタ１５３と、を含む。第１のｐ型トランジスタ１５１のゲートノードは、レベルシフトラッチ回路１３０の出力ノードＮ３に電気的に接続されて、レベルシフト信号Ｄ_ｈｉｇｈをプルアップ回路１５０に提供するプルアップ回路１５０の入力ノードである。第１のｐ型トランジスタ１５１は、第２のｐ型トランジスタ１５２のソースノードに電気的に接続されたドレインノードを有する。第２のｐ型トランジスタ１５２は、バイアスノードＮ_ｂｉａｓに電気的に接続されたゲートノードを有し、光駆動回路１００の出力ノード１０４に誘導結合された出力ノードＮ_ｐに電気的に接続されたドレインノードを有する。第１のｐ型トランジスタ１５１は、第３のｐ型トランジスタ１５３のドレインノードに電気的に接続されたソースノードを有する。第３のｐ型トランジスタ１５３は、第２の制御ノードＣＴＲ＿２に電気的に接続されたゲートノードを有し、第２の供給ノードＶＤＤ_２に電気的に接続されたソースノードを有する。

概して、第１の制御ノードＣＴＲ＿１上に印加される第１の制御信号ＣＴＲ＿１は、出力ノード１０４上の出力信号Ｄ_ｏｕｔの立ち下がりエッジ遷移を制御又は調整するために使用され得、第２の制御ノードＣＴＲ＿２上に印加される第２の制御信号ＣＴＲ＿２は、出力信号Ｄ_ｏｕｔの立ち上がりエッジ遷移を制御又は調整するために使用され得る。より具体的に、プルダウン回路１４０は、第１の制御信号ＣＴＲ＿１に基づいて出力信号Ｄ_ｏｕｔの立ち下がりエッジ遷移を調整するように構成され得、プルアップ回路１５０は、第２の制御信号ＣＴＲ＿２に基づいて出力信号Ｄ_ｏｕｔの立ち上がりエッジ遷移を調整するように構成され得る。いくつかの態様では、プルアップ回路１５０及びプルダウン回路１４０は、互いに独立して、出力信号Ｄ_ｏｕｔの立ち上りエッジ遷移及び立ち下りエッジ遷移をそれぞれ制御又は調整し得る。

誘導性回路１６０は、プルアップ回路１５０とプルダウン回路１４０との間に電気的に接続された第１のインダクタ１６１及び第２のインダクタ１６２を含む。図１に示すように、第１のインダクタ１６１は、第２のｐ型トランジスタ１５２のドレインノード（例えば、出力ノードＮ_Ｐ）と出力ノード１０４との間に電気的に接続され、第２のインダクタ１６２は、第２のｎ型トランジスタ１４２のドレインノード（例えば、出力ノードＮ_Ｎ）と出力ノード１０４との間に電気的に接続される。いくつかの実装形態では、インダクタ１６１、１６２はそれぞれ、同じサイズ及び形状であってもよく、光駆動回路１００が配設される集積回路チップ内で互いの上に積み重ねられてもよい。このようにして、インダクタ１６１、１６２は、互いに電磁的に結合されてもよく、それによって、誘導性回路１６０の全体的なインダクタンスを増加させ得るインダクタ１６１、１６２間の相互インダクタンスをもたらす。

上述したように、入力信号Ｄ_ｉｎがハイ論理状態（例えば、第１の供給電圧ＶＤＤ_１又はその付近）に駆動されると、インバータ１２２は、出力ノードＮ２をロー論理状態（例えば、接地電位）に駆動し、インバータ１３２は、出力ノードＮ３をロー論理状態（例えば、第１の供給電圧ＶＤＤ_１）に駆動する。したがって、そのような状況では、非レベルシフト信号Ｄ_ｌｏｗはロー論理状態（例えば、接地電位）であり、レベルシフト信号Ｄ_ｈｉｇｈはロー論理状態（例えば、第１の供給電圧ＶＤＤ_１）である。

非レベルシフト信号Ｄ_ｌｏｗがロー（例えば、接地電位）であることによって、第１のｎ型トランジスタ１４１が非導電状態又は開状態に維持され、それによって出力ノード１０４が接地電位から分離される。レベルシフト信号Ｄ_ｈｉｇｈがロー（例えば、第１の供給電圧ＶＤＤ_１）であることによって、第１のｐ型トランジスタ１５１がオンにされて導電状態又は閉状態にされ得、第２の制御信号ＣＴＲ＿２から生じる第３のｐ型トランジスタ１５３の状態による影響を受け得る。加えて、第１の供給電圧ＶＤＤ_１は、第２のｐ型トランジスタ１５２のゲートノードに印加され、したがって、第２のｐ型トランジスタ１５２もオンにされ得、第３のｐ型トランジスタ１５３の状態による影響を受け得る。結果として、第１のｐ型トランジスタ１５１及び第２のｐ型トランジスタ１５２は、両方とも導電状態にあり得、第１のインダクタ１６１を通して出力ノード１０４を第２の供給電圧ＶＤＤ_２に向かって引き上げ得る。

入力信号Ｄ_ｉｎがロー論理状態（例えば、接地電位又はその付近）に駆動されると、インバータ１２２は、出力ノードＮ２をハイ論理状態（例えば、第１の供給電圧ＶＤＤ_１）に駆動し、インバータ１３２は、出力ノードＮ３をハイ論理状態（例えば、第２の供給電圧ＶＤＤ_２）に駆動する。したがって、非レベルシフト信号Ｄ_ｌｏｗは、ハイ論理状態（例えば、第１の供給電圧ＶＤＤ_１）であり、レベルシフト信号Ｄ_ｈｉｇｈは、ハイ論理状態（例えば、第２の供給電圧ＶＤＤ_２）である。

非レベルシフト信号Ｄ_ｌｏｗがハイ（例えば、第１の供給電圧ＶＤＤ_１）であることによって、第１のｎ型トランジスタ１４１がオンにされて導電状態又は閉状態にされ得、第１の制御信号ＣＴＲ＿１から生じる第３のｎ型トランジスタ１４３の状態による影響を受け得る。加えて、第１の供給電圧ＶＤＤ_１は、第２のｎ型トランジスタ１４２のゲートノードに印加され、したがって、第２のｎ型トランジスタ１４２もオンにされ得、第３のｎ型トランジスタ１４３の状態による影響を受け得る。結果として、第１のｎ型トランジスタ１４１及び第２のｎ型トランジスタ１４２は、両方とも導電状態にあり得、第２のインダクタ１６２を介して出力ノード１０４を接地電位に向かって引き下げ得る。レベルシフト信号Ｄ_ｈｉｇｈがハイ（例えば、第２の供給電圧ＶＤＤ_２）であることによって、第１のｐ型トランジスタ１５１が非導電状態又は開状態に維持され、それによって、出力ノード１０４が第２の供給電圧ＶＤＤ_２から分離される。

光駆動回路１００は、電気信号の電圧振幅を、例えば、光信号により適したレベルまで増加させるように構成されている。より具体的には、入力信号Ｄ_ｉｎは、接地電位と第１の供給電圧ＶＤＤ_１との間（例えば、０Ｖ～０．９Ｖ）の電圧振幅を有するが、光駆動回路１００によって生成される出力信号Ｄ_ｏｕｔは、接地電位と第２の供給電圧ＶＤＤ_２との間（例えば、０Ｖ～１．８Ｖ）の電圧振幅を有する。

誘導性回路１６０は、プルダウン回路１４０及びプルアップ回路１５０内の寄生容量を低減又は分離し得、それによって、光駆動回路１００の全体的な負荷容量を低減することによって、出力信号Ｄ_ｏｕｔにおけるより速いエッジ遷移を可能にする。より具体的には、第１のインダクタ１６１は、出力信号Ｄ_ｏｕｔの立ち上がりエッジ遷移中にプルアップ回路１５０内の寄生容量を低減又は分離し得、第２のインダクタ１６２は、出力信号Ｄ_ｏｕｔの立ち下がりエッジ遷移中にプルダウン回路１４０内の寄生容量を低減又は分離し得る。したがって、大きなデータレートでは、図１の光駆動回路１００は、出力信号Ｄ_ｏｕｔを接地電位と第２の供給電圧ＶＤＤ_２との間（例えば、それぞれ論理ロー状態と論理ハイ状態との間）を十分な速度で遷移させることが可能であり得る。誘導性回路１６０は、例えば、ＴＸバンプ１７０（いくつかの実装形態では７０～９０ｆＦであり得る）及び／又は電気光学変換器１８０に関連付けられた比較的大きい出力負荷容量に適応し得る。

加えて、電気光学変換器１８０の１つ以上の構成要素に起因する非線形歪みは、電気光学変換器１８０が、出力信号Ｄ_ｏｕｔの立ち上がりエッジ及び立ち下がりエッジに対して非対称応答を有する原因となり得、変換された光信号が非対称の立ち上がりエッジ及び立ち下がりエッジを有する望ましくない原因となり得る。光駆動回路１００はまた、例えば、出力信号の立ち上がりエッジ遷移及び立ち下がりエッジ遷移を独立して調整することによって、電気光学変換器１８０によって引き起こされる非線形歪みを補償し得る。このようにして、本明細書で開示される光駆動回路は、光駆動回路によって生成される出力信号の立ち上がり及び立ち上がりエッジ遷移に対する電気光学変換器の非対称応答を補償し得る。

いくつかの例では、第１の制御信号ＣＴＲ＿１及び第２の制御信号ＣＴＲ＿２は、出力信号Ｄ_ｏｕｔの立ち上がりエッジ遷移及び立ち下がりエッジ遷移に対する電気光学変換器１８０の非対称応答を示す情報に少なくとも部分的に基づき得る。このようにして、出力信号Ｄ_ｏｕｔの立ち上がりエッジ遷移の速度及び／又は出力信号Ｄ_ｏｕｔの立ち下がりエッジ遷移の速度は、それぞれ第１の制御信号ＣＴＲ＿１及び第２の制御信号ＣＴＲ＿２によって調整されて、出力信号Ｄ_ｏｕｔにプリエンファシスを提供し、電気光学変換器１８０固有の非線形性を補償し得る。

第１の制御信号ＣＴＲ＿１は、第３のｎ型トランジスタ１４３のゲートノードに印加される電圧を選択的に調整することによって、プルダウン回路１４０が出力信号Ｄ_ｏｕｔの立ち下がりエッジ遷移中に出力ノード１０４を接地電位に向かって引き下げる速度を独立して制御又は調整し得る。例えば、第１の制御信号ＣＴＲ＿１の電圧は、第３のｎ型トランジスタ１４３を通る電流フローを増加させ、それによって出力信号Ｄ_ｏｕｔの立ち下りエッジ遷移の速度を増加させるために、（より高い正の電圧などに）増加され得、第１の制御信号ＣＴＲ＿１の電圧は、第３のｎ型トランジスタ１４３を通る電流フローを減少させ、それによって出力信号Ｄ_ｏｕｔの立ち下りエッジ遷移の速度を減少させるために、（より低い正の電圧などに）減少され得る。同様に、第２の制御信号ＣＴＲ＿２は、第３のｐ型トランジスタ１５３のゲートノードに印加される電圧を選択的に調整することによって、プルアップ回路１５０が出力信号Ｄ_ｏｕｔの立ち上がりエッジ遷移中に出力ノード１０４を第２の供給電圧ＶＤＤ_２に向かって引き上げる速度を独立して制御又は調整し得る。例えば、第２の制御信号ＣＴＲ＿２の電圧は、第３のｐ型トランジスタ１５３を通る電流フローを増加させ、それによって出力信号Ｄ_ｏｕｔの立ち上がりエッジ遷移の速度を増加させるために（より正でない電圧などに）減少され得、第２の制御信号ＣＴＲ＿２の電圧は、第３のｐ型トランジスタ１５３を通る電流フローを減少させ、それによって出力信号Ｄ_ｏｕｔの立ち上がりエッジ遷移の速度を減少させるために（より正の電圧などに）増加され得る。このようにして、光駆動回路１００は、出力信号Ｄ_ｏｕｔの立ち上がりエッジ遷移及び立ち下がりエッジ遷移が、電気光学変換器１８０の非対称応答を補償する非対称性を呈するようにさせ得る。

第１の制御信号ＣＴＲ＿１及び第２の制御信号ＣＴＲ＿２は、光駆動回路１００内に設けられた、又は光駆動回路１００に結合された任意の好適な回路によって生成され得る。図１に示される例では、光駆動回路１００は、第１の制御信号ＣＴＲ＿１及び第２の制御信号ＣＴＲ＿２を提供又は生成するように構成されたメモリ１９０を含むように示されている。メモリ１９０は、第１の制御信号ＣＴＲ＿１及び第２の制御信号ＣＴＲ＿２の電圧レベル又は電圧レベルを示す値を記憶し得る任意の好適なメモリ回路又は記憶デバイス（不揮発性メモリなど）であり得る。いくつかの例では、メモリ１９０は、第１の制御信号ＣＴＲ＿１及び第２の制御信号ＣＴＲ＿２のそれぞれについての複数の電圧又は値を記憶し得る。いくつかの例では、メモリ１９０は、第１の制御ノードＣＴＲ＿１及び第２の制御ノードＣＴＲ＿２に電気的に結合された１つ以上のデジタルアナログ変換器（digital-to-analog converter、ＤＡＣ）に結合され得る。第１の制御信号ＣＴＲ＿１及び第２の制御信号ＣＴＲ＿２のためにメモリ１９０に記憶される電圧又は値は、電気光学変換器１８０の非対称応答挙動に基づき得る。いくつかの態様では、電気光学変換器１８０の非対称応答挙動は、例えば、アイダイアグラムを使用して決定され得る。他の態様では、電気光学変換器１８０は、出力信号Ｄ_ｏｕｔの立ち上がりエッジ遷移及び立ち下がりエッジ遷移に対するその非対称応答を示すフィードバック信号を提供することができ、フィードバック信号は、メモリ１９０に記憶された第１の制御信号ＣＴＲ＿１及び第２の制御信号ＣＴＲ＿２のそれぞれの電圧又は値を選択及び／又は更新するために使用され得る。

メモリ１９０は、光駆動回路１００の製造業者によって、光駆動回路１００のテスターによって、光駆動回路１００のユーザによって、又はそれらの任意の組合せによってプログラムされ得る。いくつかの態様では、メモリ１９０は、現場で（手動プログラミング又は無線（over the air、ＯＴＡ）更新などによって）第１の制御信号ＣＴＲ＿１及び第２の制御信号ＣＴＲ＿２に好適な値でプログラムされてもよい。加えて、又は代替として、メモリ１９０に記憶された、第１の制御信号ＣＴＲ＿１及び第２の制御信号ＣＴＲ＿２に対する値は、現場で動的に更新されてもよい。

他の実施形態において、メモリ１９０は、例えば、選択信号に応答して、選択され得る第１の制御信号ＣＴＲ＿１及び第２の制御信号ＣＴＲ＿２のそれぞれに対する複数の電圧又は値を記憶するためのルックアップテーブル（look-up table、ＬＵＴ）であってもよく又はそれを含んでもよい。選択信号は、電気光学変換器１８０の非対称応答を補償する所望のエッジ遷移設定に基づいてもよく、又はそれを示してもよい。このようにして、光駆動回路１００は、出力信号Ｄ_ｏｕｔにあるレベルのプリエンファシスを提供して、電気光学変換器１８０における非線形性を補償し得る。

いくつかの例では、インダクタ１６１、１６２及び／又はトランジスタ１４３、１５３（及び対応するメモリ１９０）は省略され得る。例えば、レベルシフタ回路は、非線形性のための予歪が懸念されない場合、トランジスタ１４３、１５３及びメモリ１９０を省略することができる。そのような例では、第１のｎ型トランジスタ１４１のソースノードは、接地ノードに電気的に接続され得、第１のｐ型トランジスタ１５１のソースノードは、第２の供給ノードＶＤＤ_２に電気的に接続され得る。更に、レベルシフタ回路は、負荷容量及び／又は速度が懸念されない場合、インダクタ１６１、１６２を省略することができる。そのような例では、第２のｎ型トランジスタ１４２のドレインノードは、出力ノード１０４に電気的に接続され得、第２のｐ型トランジスタ１５２のドレインノードは、出力ノード１０４に電気的に接続され得る。レベルシフタ回路は、例えば、同じ集積回路チップ上の異なるパワードメイン間、それぞれの異なる集積回路チップ上の異なるパワードメイン間、又は他の用途において実装され得る。

光駆動回路１００を一般的に参照すると、非レベルシフトラッチ回路１２０及びレベルシフトラッチ回路１３０においてそれぞれ自己バイアスを提供するインバータ１２４、１３４は、非レベルシフト信号Ｄ_ｌｏｗ及びレベルシフト信号Ｄ_ｈｉｇｈ（それぞれ非レベルシフトラッチ回路１２０及びレベルシフトラッチ回路１３０から出力される）に適切な同相電圧を維持させることができる。インバータ１２４、１３４なしでは、高周波数（例えば、２６．５ＧＨｚ以上）において、供給電圧が低減されたとき、非レベルシフト信号Ｄ_ｌｏｗ及びレベルシフト信号Ｄ_ｈｉｇｈの同相電圧が減少し、これにより、これらの信号は、プルアップ回路１５０及び／又はプルダウン回路１４０に出力ノード１０４の電圧をそれぞれプルアップ及び／又はプルダウンさせるのに不十分になることが観察された。したがって、低減された供給電圧を有する高周波数において、インバータ１２４、１３４なしでは、光駆動回路は、出力ノードにおいて出力信号Ｄ_ｏｕｔを適切に駆動することができないことが観察された。インバータ１２４、１３４を用いると、非レベルシフト信号Ｄ_ｌｏｗ及びレベルシフト信号Ｄ_ｈｉｇｈの同相電圧は、プルアップ回路１５０及びプルダウン回路１４０に出力ノード１０４の電圧をそれぞれプルアップ及びプルダウンさせることができる適切なレベルに維持され得る。したがって、低減された供給電圧を有する高周波数において、インバータ１２４、１３４を用いると、光駆動回路１００は、出力ノード１０４における出力信号Ｄ_ｏｕｔを適切に駆動することができる。

なお更に、非レベルシフト信号Ｄ_ｌｏｗ及びレベルシフト信号Ｄ_ｈｉｇｈの同相電圧は、広い周波数範囲にわたって異なる供給電圧で維持され得る。この場合も、インバータ１２４、１３４なしでは、第１の供給電圧ＶＤＤ_１が公称電圧（例えば、ＶＤＤ_１＝０．９）にあるとき、信号Ｄ_ｌｏｗ、Ｄ_ｈｉｇｈの同相電圧は、約２９．４ＧＨｚ以上の周波数において不適当なレベルに低下することが観察された。インバータ１２４、１３４なしでは、第１の供給電圧ＶＤＤ_１がプロセス電圧温度（process-voltage-temperature、ＰＶＴ）変動などに起因して低減されると、信号Ｄ_ｌｏｗ、Ｄ_ｈｉｇｈの同相電圧は、ＶＤＤ_１＝０．８８Ｖに対して約２９．４ＧＨｚ以上、ＶＤＤ_１＝０．８６Ｖに対して約２２．８ＧＨｚ以上など、より低い周波数において不適当なレベルに低下することになる。インバータ１２４、１３４を用いると、信号Ｄ_ｌｏｗ、Ｄ_ｈｉｇｈの同相電圧は、最大４０ＧＨｚなど、観察された周波数を通して適切なレベルに維持され得る。

上述したように、いくつかの例では、インバータ１２３、１２４は同じ駆動能力を有し、インバータ１３３、１３４は同じ駆動能力を有する。これにより、非レベルシフトラッチ回路１２０及びレベルシフトラッチ回路１３０のラッチノードＮ１Ａ、Ｎ１Ｂが、高周波数においてハイ論理状態とロー論理状態との間で遷移することが可能になり得、出力信号Ｄ_ｏｕｔが、ロー論理状態の長いシーケンス（例えば、論理「０」の長いシーケンス）及びハイ論理状態の長いシーケンス（例えば、論理「１」の長いシーケンス）が、それぞれ入力信号Ｄ_ｉｎとして入力されるとき、ドループなしにロー論理状態及びハイ論理状態のそれぞれの電圧を維持することが可能になり得る。ロー論理状態及びハイ論理状態の長いシーケンスが入力されたときに、ドループなしにロー論理状態及びハイ論理状態のそれぞれの電圧を維持する能力は、光駆動回路１００が低周波数で動作し得ることを示し、これは、帯域幅（例えば、より低い周波数における）が悪影響を受けないことを示す。他の例では、インバータ１２３、１２４は異なる駆動能力を有し得、インバータ１３３、１３４は異なる駆動能力を有し得ることに留意されたい。目標同相電圧を達成するのに十分に大きい駆動能力を有することと、それぞれのラッチ回路がハイ状態とロー状態との間で遷移することを可能にするのに十分に小さい駆動能力を有することとのバランスを取ることによって、異なる駆動能力を有するインバータによる同じ又は類似の効果が達成され得る。

図２は、いくつかの例による、レベルシフタ回路を含む集積回路を動作させるための方法２００のフロー図である。方法２００は、図１の光駆動回路１００との関連で記載されている。光駆動回路１００との関連による方法２００の以下の説明では、第１の制御信号ＣＴＲ＿１及び第２の制御信号ＣＴＲ＿２が適切な値に設定されると仮定する。当業者は、方法２００の説明の他のレベルシフタ回路への適用可能性を容易に理解するであろう。

ブロック２０２において、入力信号がレベルシフタ回路の入力ノードで受信される。例えば、入力信号Ｄ_ｉｎは入力ノード１０２で受信される。いくつかの例では、入力信号Ｄ_ｉｎは、接地電位と第１の供給電圧ＶＤＤ_１との間の電圧振幅を有する。

ブロック２０４において、入力信号がバッファ回路を介してバッファリングされる。例えば、入力信号Ｄ_ｉｎはバッファ回路１１０に入力され、バッファリングされた信号は第１のノードＮ１で出力される。いくつかの例では、バッファリングされた信号は、接地電位と第１の供給電圧ＶＤＤ_１との間の電圧振幅を有する。

ブロック２０６において、バッファリングされた信号は、非レベルシフトラッチ回路及びレベルシフトラッチ回路に入力される。例えば、第１のノードＮ１上の信号は、非レベルシフトラッチ回路１２０及びレベルシフトラッチ回路１３０に入力される。非レベルシフト用ラッチ回路１２０はラッチノードＮ１Ａを含み、レベルシフトラッチ回路１３０はラッチノードＮ１Ｂを含む。ラッチノードＮ１Ａ、Ｎ１Ｂは、それぞれのコンデンサ１２１、１３１を介して第１のノードＮ１に電気的に結合され、更に、バッファ回路１１０を介して入力ノード１０２に電気的に結合される。非レベルシフトラッチ回路１２０は、ラッチノードＮ１Ａに電気的に接続され、ラッチノードＮ１Ａにバイアス電圧を提供するように構成されたＤＣバイアス回路（例えば、インバータ１２４）を有する。レベルシフトラッチ回路１３０は、ラッチノードＮ１Ｂに電気的に接続され、ラッチノードＮ１Ｂにバイアス電圧を提供するように構成されたＤＣバイアス回路（例えば、インバータ１３４）を有する。非レベルシフトラッチ回路１２０は、接地電位及び第１の供給電圧ＶＤＤ_１を非レベルシフトラッチ回路１２０にそれぞれ提供する接地ノード及び第１の供給ノードＶＤＤ_１に電気的に接続された電力ノードを有する。レベルシフトラッチ回路１３０は、第１の供給電圧ＶＤＤ_１及び第２の供給電圧ＶＤＤ_２をそれぞれレベルシフトラッチ回路１３０に提供する第１の供給ノードＶＤＤ_１及び第２の供給ノードＶＤＤ_２に電気的に接続された電力ノードを有する。第２の供給電圧ＶＤＤ_２は、第１の供給電圧ＶＤＤ_１よりも大きい。

ブロック２０８において、非レベルシフト信号が、非レベルシフトラッチ回路のラッチノード上の信号に基づいて非レベルシフトラッチ回路によって生成される。例えば、非レベルシフトラッチ回路１２０は、ラッチノードＮ１Ａ上の信号に基づいて、非レベルシフト信号Ｄ_ｌｏｗを生成する。非レベルシフト信号Ｄ_ｌｏｗは、例えば、インバータ１２２から生じるラッチノードＮ１Ａ上の信号の論理補数である。いくつかの例では、非レベルシフト信号Ｄ_ｌｏｗは、接地電位と第１の供給電圧ＶＤＤ_１との間の電圧振幅を有する。

ブロック２１０において、レベルシフト信号が、レベルシフトラッチ回路のラッチノード上の信号に基づいてレベルシフトラッチ回路によって生成される。例えば、レベルシフトラッチ回路１３０は、ラッチノードＮ１Ｂ上の信号に基づいて、レベルシフト信号Ｄ_ｈｉｇｈを生成する。レベルシフト信号Ｄ_ｈｉｇｈは、例えば、インバータ１３２から生じるラッチノードＮ１Ｂ上の信号の論理補数である。いくつかの例では、レベルシフト信号Ｄ_ｈｉｇｈは、第１の供給電圧ＶＤＤ_１と第２の供給電圧ＶＤＤ_２との間の電圧振幅を有する。

ブロック２１２において、出力信号が出力段回路から出力され、出力信号は、非レベルシフト信号及びレベルシフト信号に応答して生成される。例えば、出力段回路は、プルダウン回路１４０及びプルアップ回路１５０を含む。プルダウン回路１４０は、接地ノードと出力ノード１０４との間に電気的に接続され、プルアップ回路１５０は、出力ノード１０４と第２の供給ノードＶＤＤ_２との間に電気的に接続される。プルダウン回路１４０は、非レベルシフト信号Ｄ_ｌｏｗに基づいて、出力ノード１０４の電圧を応答的にプルダウンし、出力ノード１０４を接地ノードから電気的に分離する。非レベルシフト信号Ｄ_ｌｏｗが論理的にハイであるとき、プルダウン回路１４０は、出力ノード１０４の電圧を接地電位に向かってプルダウンし、非レベルシフト信号Ｄ_ｌｏｗが論理的にローであるとき、プルダウン回路１４０は、出力ノード１０４を接地ノードから電気的に分離する。プルアップ回路１５０は、レベルシフト信号Ｄ_ｈｉｇｈに基づいて、出力ノード１０４の電圧を応答的にプルアップし、出力ノード１０４を第２の供給ノードＶＤＤ_２から電気的に分離する。レベルシフト信号Ｄ_ｈｉｇｈが論理的にローであるとき、プルアップ回路１５０は、出力ノード１０４の電圧を第２の供給電圧ＶＤＤ_２に向かってプルアップし、非レベルシフト信号Ｄ_ｌｏｗが論理的にハイであるとき、プルアップ回路１５０は、出力ノード１０４を第２の供給ノードＶＤＤ_２から電気的に分離する。出力ノード１０４上の電圧は、出力信号Ｄ_ｏｕｔを形成する。いくつかの例では、出力信号Ｄ_ｏｕｔは、接地電位と第２の供給電圧ＶＤＤ_２との間の電圧振幅を有する。

上記は特定の例を対象とするが、他の例及び更なる例が、その基本的な範囲から逸脱することなく考案され得、その範囲は、以下の「特許請求の範囲」によって決定される。

Claims (15)

1. 集積回路であって、
   第１のラッチノード及び第１の出力ノードを有する第１のラッチ回路であって、前記第１のラッチノードは信号入力ノードに電気的に結合され、前記第１のラッチ回路は、前記第１のラッチノードに電気的に接続され、前記第１のラッチノードにおいてバイアス電圧を提供するように構成された第１のバイアス回路を含む、第１のラッチ回路と、
   第２のラッチノード及び第２の出力ノードを有する第２のラッチ回路であって、前記第２のラッチノードは前記信号入力ノードに電気的に結合され、前記第２のラッチ回路は、前記第２のラッチノードに電気的に接続され、前記第２のラッチノードにおいてバイアス電圧を提供するように構成された第２のバイアス回路を含む、第２のラッチ回路と、
   第１の入力ノード、第２の入力ノード、及び第３の出力ノードを有する出力段回路であて、前記第１の入力ノードは前記第１の出力ノードに電気的に接続され、前記第２の入力ノードは前記第２の出力ノードに電気的に接続され、前記出力段回路は、前記第１の入力ノード及び前記第２の入力ノードのそれぞれの電圧に応答して前記第３の出力ノードの電圧を応答的にプルアップ及びプルダウンするように構成されている、出力段回路と、を備える、集積回路。
2. 前記第１のラッチ回路は、第１の電力ノード及び第２の電力ノードを有し、前記第１の電力ノードは、第１の供給ノードに電気的に接続され、前記第２の電力ノードは、第２の供給ノードに電気的に接続され、
   前記第２のラッチ回路は、第３の電力ノード及び第４の電力ノードを有し、前記第３の電力ノードは、前記第２の供給ノードに電気的に接続され、前記第４の電力ノードは、第３の供給ノードに電気的に接続され、
   前記出力段回路は、第５の電力ノード及び第６の電力ノードを有し、前記第５の電力ノードは、前記第１の供給ノードに電気的に接続され、前記第６の電力ノードは、前記第３の供給ノードに電気的に接続され、
   前記第１の供給ノードは、第１の供給電圧を有するように構成され、前記第２の供給ノードは、第２の供給電圧を有するように構成され、前記第３の供給ノードは、第３の供給電圧を有するように構成され、前記第２の供給電圧は、前記第１の供給電圧よりも大きく、前記第３の供給電圧は、前記第２の供給電圧よりも大きい、請求項１に記載の集積回路。
3. 前記第１のバイアス回路は、いずれも前記第１のラッチノードに電気的に接続された入力ノード及び出力ノードを有する第１のインバータを含み、
   前記第２のバイアス回路は、いずれも前記第２のラッチノードに電気的に接続された入力ノード及び出力ノードを有する第２のインバータを含む、請求項１に記載の集積回路。
4. 前記第１のラッチ回路は、
   前記第１のラッチノードに電気的に接続された入力ノードを有し、前記第１の出力ノードに電気的に接続された出力ノードを有する第１のインバータと、
   前記第１の出力ノードに電気的に接続された入力ノードを有し、前記第１のラッチノードに電気的に接続された出力ノードを有する第２のインバータと、
   いずれも前記第1のラッチノードに電気的に接続された入力ノード及び出力ノードを有する第３のインバータと、を含み、前記第１のバイアス回路は前記第３のインバータを含み、
   前記第２のラッチ回路は、
   前記第２のラッチノードに電気的に接続された入力ノードを有し、前記第２の出力ノードに電気的に接続された出力ノードを有する第４のインバータと、
   前記第２の出力ノードに電気的に接続された入力ノードを有し、前記第２のラッチノードに電気的に接続された出力ノードを有する第５のインバータと、
   いずれも前記第２のラッチノードに電気的に接続された入力ノード及び出力ノードを有する第６のインバータと、を含み、前記第２のバイアス回路は前記第６のインバータを含む、請求項１に記載の集積回路。
5. 前記第１のインバータ、前記第２のインバータ、及び前記第３のインバータのそれぞれは、第１の供給ノードに電気的に接続されたそれぞれの第１の電力ノードを有し、第２の供給ノードに電気的に接続されたそれぞれの第２の電力ノードを有し、
   前記第４のインバータ、前記第５のインバータ、及び前記第３のインバータは、前記第２の供給ノードに電気的に接続されたそれぞれの第１の電力ノードを有し、第３の供給ノードに電気的に接続されたそれぞれの第２の電力ノードを有し、
   前記出力段回路は、
   前記第３の出力ノードと前記第１の供給ノードとの間に電気的に接続されたプルダウン回路であって、前記プルダウン回路は前記第１の入力ノードを有する、プルダウン回路と、
   前記第３の出力ノードと前記第３の供給ノードとの間に電気的に接続されたプルアップ回路であって、前記プルアップ回路は前記第２の入力ノードを有する、プルアップ回路と、を含み、
   前記第１の供給ノードは、第１の供給電圧を有するように構成され、
   前記第２の供給ノードは、前記第１の供給電圧よりも大きい第２の供給電圧を有するように構成され、
   前記第３の供給ノードは、前記第２の供給電圧よりも大きい第３の供給電圧を有するように構成されている、請求項４に記載の集積回路。
6. 前記第２のインバータ及び前記第３のインバータは、同じ駆動能力を有し、
   前記第５のインバータ及び前記第６のインバータは、同じ駆動能力を有する、請求項４に記載の集積回路。
7. 前記出力段回路は、
   前記第３の出力ノードと第１の供給ノードとの間に電気的に接続されたプルダウン回路であって、前記プルダウン回路は前記第１の入力ノードを有し、前記第１の供給ノードは、第１の供給電圧を有するように構成されている、プルダウン回路と、
   前記第３の出力ノードと第２の供給ノードとの間に電気的に接続されたプルアップ回路であって、前記プルアップ回路は前記第２の入力ノードを有し、前記第２の供給ノードは、前記第１の供給電圧よりも大きい第２の供給電圧を有するように構成されている、プルアップ回路と、を含む、請求項１に記載の集積回路。
8. 前記プルダウン回路は、前記第３の出力ノードと前記第１の供給ノードとの間に電気的に接続されたソースノード及びドレインノードを有するｎ型トランジスタを含み、前記ｎ型トランジスタのゲートノードは、前記第１の入力ノードに電気的に接続され、
   前記プルアップ回路は、前記第３の出力ノードと前記第２の供給ノードとの間に電気的に接続されたソースノード及びドレインノードを有するｐ型トランジスタを含み、前記ｐ型トランジスタのゲートノードは、前記第２の入力ノードに電気的に接続される、請求項７に記載の集積回路。
9. レベルシフタ回路を備える集積回路であって、前記レベルシフタ回路は、
   第１のラッチノード及び第１の出力ノードを有する非レベルシフトラッチ回路であって、前記第１のラッチノードは、前記レベルシフタ回路の信号入力ノードに電気的に結合され、前記非レベルシフトラッチ回路は、前記第１のラッチノードにおいて第１のＤＣバイアス電圧を提供するように構成された第１のＤＣバイアス回路を含む、非レベルシフトラッチ回路と、
   第２のラッチノード及び第２の出力ノードを有するレベルシフトラッチ回路であって、前記第２のラッチノードは、前記レベルシフタ回路の前記信号入力ノードに電気的に結合され、前記レベルシフトラッチ回路は、前記第２のラッチノードにおいて第２のＤＣバイアス電圧を提供するように構成された第２のＤＣバイアス回路を含む、レベルシフトラッチ回路と、を含む、集積回路。
10. 前記レベルシフタ回路は、
    前記レベルシフタ回路の出力ノードに電気的に接続されたプルダウン回路であって、前記プルダウン回路は、前記第１の出力ノードの電圧に応答して前記レベルシフタ回路の前記出力ノードの電圧をプルダウンするように構成されている、プルダウン回路と、
    前記レベルシフタ回路の前記出力ノードに電気的に接続されたプルアップ回路であって、前記プルアップ回路は、前記第２の出力ノードの電圧に応答して前記レベルシフタ回路の前記出力ノードの電圧をプルアップするように構成されている、プルアップ回路と、を更に含む、請求項９に記載の集積回路。
11. 前記第１のＤＣバイアス回路は、いずれも前記第１のラッチノードに電気的に接続された入力ノード及び出力ノードを有する第１のインバータを含み、
    前記第２のＤＣバイアス回路は、いずれも前記第２のラッチノードに電気的に接続された入力ノード及び出力ノードを有する第２のインバータを含む、請求項９に記載の集積回路。
12. 前記非レベルシフトラッチ回路は、第１の供給ノード及び第２の供給ノードに電気的に接続されたそれぞれの電力ノードを有し、前記第１の供給ノードは、第１の供給電圧を有するように構成され、前記第２の供給ノードは、前記第１の供給電圧よりも大きい第２の供給電圧を有するように構成され、前記非レベルシフトラッチ回路は、前記第１の出力ノード上で、前記第１の供給電圧と前記第２の供給電圧との間の電圧振幅を有する信号を出力するように構成され、
    前記レベルシフトラッチ回路は、前記第２の供給ノード及び第３の供給ノードに電気的に接続されたそれぞれの電力ノードを有し、前記第３の供給ノードは、前記第２の供給電圧よりも大きい第３の供給電圧を有するように構成され、前記レベルシフトラッチ回路は、前記第２の出力ノード上で、前記第２の供給電圧と前記第３の供給電圧との間の電圧振幅を有する信号を出力するように構成されている、請求項９に記載の集積回路。
13. 前記レベルシフタ回路は、出力段回路を更に含み、前記出力段回路は、
    前記第１の供給ノードと前記レベルシフタ回路の出力ノードとの間に電気的に接続されたプルダウン回路と、
    前記レベルシフタ回路の前記出力ノードと前記第３の供給ノードとの間に電気的に接続されたプルアップ回路と、を含み、前記出力段回路は、前記レベルシフタ回路の前記出力ノード上で、前記第１の供給電圧と前記第３の供給電圧との間の電圧振幅を有する出力信号を出力するように構成されている、請求項１２に記載の集積回路。
14. 前記レベルシフタ回路は、前記信号入力ノードに電気的に接続された入力ノードを有し、前記第１のラッチノード及び前記第２のラッチノードに電気的に結合された出力ノードを有するバッファ回路を更に含む、請求項９に記載の集積回路。
15. 集積回路を動作させる方法であって、前記方法は、
    入力ノードにおいて入力信号を受信することであって、前記入力ノードは、第１のラッチノード及び第２のラッチノードに電気的に結合され、非レベルシフトラッチ回路は、前記第１のラッチノードと、前記第１のラッチノードに電気的に接続された第１のＤＣバイアス回路と、を含み、レベルシフトラッチ回路は、前記第２のラッチノードと、前記第２のラッチノードに電気的に接続された第２のＤＣバイアス回路と、を含む、ことと、
    前記第１のラッチノード上の信号に基づいて、前記非レベルシフトラッチ回路によって非レベルシフト信号を生成することと、
    前記第２のラッチノード上の信号に基づいて、前記レベルシフトラッチ回路によってレベルシフト信号を生成することと、
    出力段回路から出力信号を出力することであって、前記出力段回路は、前記非レベルシフト信号及び前記レベルシフト信号に応答して前記出力信号を生成する、ことと、を含む、方法。