TWI799243B - 具有過電壓保護的發射器 - Google Patents

Abstract

發射器包含位準轉換電路、邊緣調整電路以及驅動器。位準轉換電路基於一輸入訊號產生複數個第一訊號與複數個第二訊號，其中該輸入訊號的電壓範圍、該些第一訊號的電壓範圍與該些第二訊號的電壓範圍彼此不同。邊緣調整電路根據該些第一訊號與該些第二訊號調整一第一節點的位準以及一第二節點的位準，並在調整該第一節點的位準與該第二節點的位準的過程中提供一過電壓保護。驅動器根據該第一節點的位準與該第二節點的位準產生一輸出訊號。

Description

具有過電壓保護的發射器

本案是關於發射器，尤其是關於具有過電壓保護的發射器，其可由具有相對較低耐壓的電晶體來實現。

由於製程進步，電晶體的尺寸越來越小，使得電晶體的耐壓也越來越低。然而，在現有的應用中，發射器仍需要傳輸具有較高位準的訊號。若直接使用具有低耐壓的電晶體來實現現有的發射器，該些電晶體需承受過大的電壓而出現損壞，造成發射器的可靠度降低。

於一些實施態樣中，本案的目的之一在於提供一種具有過電壓保護的發射器，其可由具有相對較低耐壓的電晶體實施，以改善先前技術的不足。

於一些實施態樣中，發射器包含位準轉換電路、邊緣調整電路以及驅動器。位準轉換電路基於一輸入訊號產生複數個第一訊號與複數個第二訊號，其中該輸入訊號的電壓範圍、該些第一訊號的電壓範圍與該些第二訊號 的電壓範圍彼此不同。邊緣調整電路根據該些第一訊號與該些第二訊號調整一第一節點的位準以及一第二節點的位準，並在調整該第一節點的位準與該第二節點的位準的過程中提供過電壓保護。驅動器根據該第一節點的位準與該第二節點的位準產生一輸出訊號。

有關本案的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。

100:發射器

110:位準轉換電路

120:邊緣調整電路

130:驅動器

210,220:比較電路

230,240,250,260:反相器

300A,300B:電路

310:下拉電路

315,335:電流源電路

320,340:保護電路

330:上拉電路

340:保護電路

AVDDH,AVDDL,AVSSH,AVSS:電壓

C:電容

D1,D2:資料訊號

DBH,DH,DBL,DL:訊號

DIN:輸入訊號

DO:輸出訊號

d1~d10:節點

dc:控制節點

do:輸出節點

R:電阻

T3~T4,N1~N13:N型電晶體

T1~T2,P1~P13:P型電晶體

VO:輸出訊號

〔圖1〕為根據本案一些實施例繪製的一種發射器的示意圖；〔圖2〕為根據本案一些實施例繪製圖1的位準轉換電路的示意圖；〔圖3A〕為根據本案一些實施例繪製圖1的邊緣調整電路中的電路之示意圖；〔圖3B〕為根據本案一些實施例繪製圖1的邊緣調整電路中的另一電路之示意圖；〔圖4〕為根據本案一些實施例繪製圖1中的驅動器的示意圖；〔圖5A〕為根據本案一些實施例繪製圖3A的電路在輸入訊號由低位準切換至高位準且控制節點的位準仍未改變時的操作示意圖；〔圖5B〕為根據本案一些實施例繪製圖3B的電路在輸入訊號由低位準切換至高位準且控制節點的位準仍未改變時的操作示意圖；〔圖6A〕為根據本案一些實施例繪製圖3A的電路在輸入訊號由低位準切換至高位準且控制節點的位準改變時的操作示意圖；以及 〔圖6B〕為根據本案一些實施例繪製圖3B的電路在輸入訊號由低位準切換至高位準且控制節點位準改變時的操作示意圖。

本文所使用的所有詞彙具有其通常的意涵。上述之詞彙在普遍常用之字典中之定義，在本案的內容中包含任一於此討論的詞彙之使用例子僅為示例，不應限制到本案之範圍與意涵。同樣地，本案亦不僅以於此說明書所示出的各種實施例為限。

關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。如本文所用，用語『電路』可為由至少一個電晶體與/或至少一個主被動元件按一定方式連接以處理訊號的裝置。

圖1為根據本案一些實施例繪製的一種發射器100的示意圖。於一些實施態樣中，發射器100可由具有低耐壓的電晶體來實施，並設置以具有過電壓保護以可用來輸出具有高電壓位準的訊號。

發射器100包含位準轉換電路110、邊緣調整電路120、驅動器130與電容C。位準轉換電路110基於輸入訊號DIN產生訊號DH、訊號DBH、訊號DL以及訊號DBL。在一些實施例中，訊號DH與訊號DBH具有相反的位準，且訊號DL與訊號DBL具有相反的位準。例如，當訊號DH具有高位準時，訊號DBH具有低位準；反之亦然。

於一些實施例中，輸入訊號DIN的電壓範圍、訊號DH與訊號DBH的電壓範圍與訊號DL與訊號DBL的電壓範圍彼此不同。於此例中，輸入訊號DIN的電壓範圍大於訊號DH與訊號DBH的電壓範圍，並大於訊號DL與訊號DBL的電壓範圍。例如，輸入訊號DIN的電壓範圍可由圖2中的電壓AVSS以及電壓AVDDH而定，其中電壓AVSS為輸入訊號DIN的電壓範圍的下限，且電壓AVDDH為輸入訊號DIN的電壓範圍的上限。訊號DH與訊號DBH的電壓範圍可由圖2中的電壓AVSSH以及電壓AVDDH而定，其中電壓AVSSH為訊號DH與訊號DBH的電壓範圍的下限，且電壓AVDDH為訊號DH與訊號DBH的電壓範圍的上限。訊號DL與訊號DBL的電壓範圍可由圖2中的電壓AVSS以及電壓AVDDL而定，其中電壓AVSS為訊號DL與訊號DBL的電壓範圍的下限，且電壓AVDDL為訊號DL與訊號DBL的電壓範圍的上限。其中，電壓AVDDH高於電壓AVDDL，電壓AVDDL高於電壓AVSSH，且電壓AVSSH高於電壓AVSS。

例如，電壓AVDDH可約為3.3伏特，電壓AVDDL可約為1.8伏特，電壓AVSSH可約為1.5伏特，且電壓AVSS可約為0伏特。據此，應當理解，訊號DH與訊號DBH的電壓範圍的上限(即電壓AVDDH)高於訊號DL與訊號DBL的電壓範圍的上限(即電壓AVDDL)，且訊號DH與訊號DBH的電壓範圍的下限(即電壓AVSSH)高於訊號DL與訊號DBL的電壓範圍的下限(即電壓AVSS)。上述關於各電壓的數值僅用於示例，且本案並不以此為限。於其它的實施例中，電壓AVDDL與電壓AVSSH可設置為電壓AVDDH的一半。

邊緣調整電路120根據訊號DH、訊號DBH、訊號DL以及訊號DBL調整第一節點(例如為圖3A的節點d1)的位準以及第二節點(例如為圖3A 的節點d2)的位準，並在調整第一節點與第二節點兩者的位準之過程中提供一過電壓保護。於一些實施例中，位準轉換電路110、邊緣調整電路120與驅動器130中每一者可由多個電晶體實施，其中該些電晶體的耐壓低於輸入訊號DIN的電壓範圍的上限(例如為電壓AVDDH)。例如，如前所述，電壓AVDDH可約為3.3伏特，而上述的多個電晶體的耐壓可約為1.8伏特。為了避免邊緣調整電路120中的電晶體在位準調整的過程中損壞，邊緣調整電路120可對其內部電晶體提供過電壓保護。另一方面，位準轉換電路110與驅動器130可藉由電路連接關係來避免損壞。

驅動器130經由電容C耦接至邊緣調整電路120的一節點(例如為圖3A中的控制節點dc)，並根據第一節點的位準以及第二節點的位準產生輸出訊號VO。於一些實施例中，藉由邊緣調整電路120，驅動器130不會產生過大的短路電路(或稱串通電流)，以避免驅動器130出現損壞。於一些實施例中，藉由調整邊緣調整電路120中的偏壓電流，可調整輸出訊號VO的上升邊緣以及下降邊緣。關於上述各電路的詳細設置方式與操作將於後參照各圖式說明。

圖2為根據本案一些實施例繪製圖1的位準轉換電路110的示意圖。位準轉換電路110包含比較電路210、比較電路220、多個反相器230、240、250與260。比較電路210將輸入訊號DIN與電壓AVSSH中具有較高的位準之一者輸出為資料訊號D1。比較電路220將輸入訊號DIN與電壓AVDDL中具有較低的位準之一者輸出為資料訊號D2。反相器230以及反相器240串聯耦接，以根據資料訊號D1依序產生訊號DBH以及訊號DH，其中反相器230與反相器240操作於訊號DBH與訊號DH的電壓範圍，亦即反相器230與反相器240是操作於電壓 AVDDH與電壓AVSSH之間。反相器250以及反相器260串聯耦接，以根據資料訊號D2依序產生訊號DBL以及訊號DL，其中反相器250與反相器260操作於訊號DBL與訊號DL的電壓範圍，亦即反相器250與反相器260是操作於電壓AVDDL與電壓AVSS之間。

詳細而言，比較電路210包含多個P型電晶體T1與T2。P型電晶體T1的第一端(例如為源極)接收輸入訊號DIN，P型電晶體T1的第二端(例如為汲極)輸出資料訊號D1，P型電晶體T1的控制端(例如為閘極)接收電壓AVSSH，且P型電晶體T1的第四端(例如為基極)接收電壓AVDDH。P型電晶體T2的第一端接收電壓AVSSH，P型電晶體T2的第二端耦接至P型電晶體T1的第二端，P型電晶體T2的控制端接收輸入訊號DIN，且P型電晶體T2的第四端接收電壓AVDDH。P型電晶體T1可根據電壓AVSSH與輸入訊號DIN選擇性導通，以輸出輸入訊號DIN為資料訊號D1。P型電晶體T2可根據電壓AVSSH與輸入訊號DIN選擇性導通，以輸出電壓AVSSH為資料訊號D1。例如，若電壓AVSSH低於輸入訊號DIN，P型電晶體T1導通且P型電晶體T2不導通。於此條件下，P型電晶體T1可將輸入訊號DIN輸出為資料訊號D1。或者，若輸入訊號DIN低於電壓AVSSH，P型電晶體T2導通且P型電晶體T1不導通。於此條件下，P型電晶體T2可將電壓AVSSH輸出為資料訊號D1。再者，藉由上述連接方式，可使P型電晶體T1與T2中每一者的任意兩端之間的跨壓都不超過前述的耐壓(例如為1.8伏特)。

類似地，比較電路220包含多個N型電晶體T3與T4。N型電晶體T3的第一端(例如為汲極)接收輸入訊號DIN，N型電晶體T3的第二端(例如 為源極)輸出資料訊號D2，N型電晶體T3的控制端(例如為閘極)接收電壓AVDDL，且N型電晶體T3的第四端(例如為基極)接收電壓AVSS。N型電晶體T4的第一端接收電壓AVDDL，N型電晶體T4的第二端耦接至N型電晶體T3的第二端，N型電晶體T4的控制端接收輸入訊號DIN，且N型電晶體T4的第四端接收電壓AVSS。N型電晶體T3可根據電壓AVDDL與輸入訊號DIN選擇性導通，以將輸入訊號DIN輸出為資料訊號D2。N型電晶體T4可根據電壓AVDDL與輸入訊號DIN選擇性導通，以將電壓AVDDL輸出為資料訊號D2。例如，若電壓AVDDL高於輸入訊號DIN，N型電晶體T3導通且N型電晶體T4不導通。於此條件下，N型電晶體T3可將輸入訊號DIN輸出為資料訊號D1。或者，若輸入訊號DIN高於電壓AVDDL，N型電晶體T4導通且N型電晶體T3不導通。於此條件下，N型電晶體T4可將電壓AVDDL輸出為資料訊號D2。藉由上述連接方式，可使N型電晶體T3與T4中每一者的任意兩端之間的跨壓都不超過前述的耐壓。

於一些實施例中，圖1的邊緣調整電路120包含圖3A的電路300A以及圖3B的電路300B。電路300A可根據訊號DL(即訊號DL與訊號DBL中之對應者)、訊號DH與訊號DBH調整第一節點的位準，以調整輸出訊號VO的上升邊緣。電路300B可根據訊號DH(即訊號DH與訊號DBH中之對應者)、訊號DL與訊號DBL調整第二節點的位準，以調整輸出訊號VO的下降邊緣。為易於理解，以下將參照圖3A與圖3B依序說明上述各電路的設置方式。

圖3A為根據本案一些實施例繪製圖1的邊緣調整電路120中的電路300A之示意圖。電路300A包含下拉電路310以及保護電路320。下拉電路310根據訊號DL、訊號DH與訊號DBH下拉節點d1的位準並調整控制節點dc的位 準。保護電路320根據控制節點dc的位準、電壓AVSSH與電壓AVDDL對下拉電路310提供過電壓保護。

詳細而言，下拉電路310包含多個P型電晶體P1~P3、多個N型電晶體N1~N2以及電流源電路315。P型電晶體P1的第一端接收電壓AVDDH，P型電晶體P1的第二端耦接至節點d1，且P型電晶體P1的控制端接收訊號DH。P型電晶體P1根據訊號DH選擇性導通，以傳輸電壓AVDDH至節點d1。換言之，當P型電晶體P1導通時，節點d1的位準可上拉至電壓AVDDH。P型電晶體P2的第一端耦接至節點d1，P型電晶體P2的第二端耦接至節點d3，且P型電晶體P2的控制端接收訊號DBH。P型電晶體P2根據訊號DBH選擇性導通，以將節點d1耦接至節點d3。P型電晶體P3的第一端耦接至節點d3，P型電晶體P3的第二端耦接至控制節點dc，且P型電晶體P3的控制端接收電壓AVSSH。P型電晶體P3根據電壓AVSSH與節點d3的位準選擇性導通，以將節點d3耦接至控制節點dc。

N型電晶體N1的第一端耦接至控制節點dc，N型電晶體N1的第二端耦接至節點d4，且N型電晶體N1的控制端接收電壓AVDDL。N型電晶體N1根據電壓AVDDL與節點d4的位準選擇性導通，以將控制節點dc耦接至節點d4。N型電晶體N2的第一端耦接至節點d4，N型電晶體N2的第二端經由電流源電路315耦接至提供電壓AVSS的電壓源，且N型電晶體N2的控制端接收訊號DL。N型電晶體N2根據訊號DL的位準選擇性導通，以經由電流源電路315將節點d4的位準下拉至電壓AVSS。藉由上述設置方式，應可理解，在下拉電路310中，若P型電晶體P1不導通且剩餘的多個電晶體皆為導通時，節點d1可經由電流源電路315下拉至電壓AVSS。於一些實施例中，電流源電路315為可變電流源。若電流 源電路315的電流越大，下拉能力就越高，使得節點d1可更快地被下拉到電壓AVSS。如此，可加快輸出訊號VO從低位準拉升到高位準的上升時間(即調整輸出訊號VO的上升邊緣)。

保護電路320包含多個N型電晶體N3~N5以及多個P型電晶體P4~P6。N型電晶體N3的第一端耦接至節點d1，N型電晶體N3的第二端耦接至節點d5，且N型電晶體N3的控制端接收訊號DH。N型電晶體N3根據訊號DH選擇性導通，以耦接節點d1至節點d5。N型電晶體N4的第一端接收電壓AVSSH，N型電晶體N4的第二端耦接至節點d5，且N型電晶體N4的控制端接收訊號DBH。N型電晶體N4根據訊號DBH選擇性導通，以將電壓AVSSH傳輸至節點d5。P型電晶體P4的第一端接收電壓AVSSH，P型電晶體P4的第二端耦接至節點d5，且P型電晶體P4的控制端耦接至控制節點dc。P型電晶體P4根據控制節點dc的位準選擇性導通，以將電壓AVSSH傳輸至節點d5。P型電晶體P5的第一端耦接至節點d3，P型電晶體P5的第二端接收電壓AVSSH，且P型電晶體P5的控制端耦接至控制節點dc。P型電晶體P5根據控制節點dc的位準選擇性導通，以將電壓AVSSH傳輸至節點d3。N型電晶體N5的第一端耦接至節點d6，N型電晶體N5的第二端接收電壓AVDDL，且N型電晶體N5的控制端耦接至控制節點dc。N型電晶體N5根據控制節點dc的位準選擇性導通，以將電壓AVDDL傳輸到節點d6。P型電晶體P6的第一端耦接至節點d4，P型電晶體P6的第二端耦接至節點d6，且P型電晶體P6的控制端接收訊號DL。P型電晶體P6根據訊號DL選擇性導通，以將節點d6耦接至節點d4。關於保護電路320的操作將於後參照圖5A與圖6A說明。

圖3B為根據本案一些實施例繪製圖1的邊緣調整電路120中的電路300B之示意圖。電路300B包含上拉電路330以及保護電路340。上拉電路330根據訊號DH、訊號DL與訊號DBL上拉節點d2的位準並調整控制節點dc的位準。保護電路340根據控制節點dc的位準、電壓AVSSH與電壓AVDDL對上拉電路330提供過電壓保護。

詳細而言，上拉電路330包含電流源電路335、多個P型電晶體P7~P8以及多個N型電晶體N6~N8。P型電晶體P7的第一端經由電流源電路335接收電壓AVDDH，P型電晶體P7的第二端耦接至節點d7，且P型電晶體P7的控制端接收訊號DH。P型電晶體P7根據訊號DH選擇性導通，以從電流源電路335傳輸電壓AVDDH至節點d7。P型電晶體P8的第一端耦接至節點d7，P型電晶體P8的第二端耦接至控制節點dc，且P型電晶體P8的控制端接收電壓AVSSH。P型電晶體P8根據電壓AVSSH與節點d7的位準選擇性導通，以耦接節點d7至控制節點dc。

N型電晶體N6的第一端耦接至控制節點dc，N型電晶體N6的第二端耦接至節點d8，且N型電晶體N6的控制端接收電壓AVDDL。N型電晶體N6根據電壓AVDDL以及節點d8的位準選擇性導通，以耦接控制節點dc至節點d8。N型電晶體N7的第一端耦接至節點d8，N型電晶體N7的第二端耦接至節點d2，且N型電晶體N7的控制端接收訊號DBL。N型電晶體N7根據訊號DBL選擇性導通，以將節點d8耦接至節點d2。N型電晶體N8的第一端耦接至節點d2，N型電晶體N8的第二端接收電壓AVSS，且N型電晶體N8的控制端接收訊號DL。N型電晶體N8根據訊號DL選擇性導通，以將電壓AVSS傳輸給節點d2。藉由上述設 置方式，應可理解，在上拉電路330中，若N型電晶體N8不導通且剩餘的多個電晶體皆為導通時，節點d2可經由電流源電路335上拉至電壓AVDDH。於一些實施例中，電流源電路335為可變電流源。若電流源電路335的電流越大，上拉能力就越高，使得節點d2可更快地被上拉到電壓AVDDH。如此，可加快輸出訊號VO從高位準下降到低位準的下降時間(即調整輸出訊號VO的下降邊緣)。

保護電路340包含多個N型電晶體N9~N11以及多個P型電晶體P9~P11。P型電晶體P9的第一端耦接至節點d9，P型電晶體P9的第二端耦接至節點d2，且P型電晶體P9的控制端接收訊號DL。P型電晶體P9根據訊號DL選擇性導通，以耦接節點d9至節點d2。P型電晶體P10的第一端耦接至節點d9，P型電晶體P10的第二端接收電壓AVDDL，且P型電晶體P10的控制端接收訊號DBL。P型電晶體P10根據訊號DBL選擇性導通，以將電壓AVDDL傳輸至節點d9。N型電晶體N9的第一端耦接至節點d9，N型電晶體N9的第二端接收電壓AVDDL，且N型電晶體N9的控制端耦接至控制節點dc。N型電晶體N9根據控制節點dc的位準選擇性導通，以將電壓AVDDL傳輸至節點d9。N型電晶體N10的第一端接收電壓AVDDL，N型電晶體N10的第二端耦接至節點d8，且N型電晶體N10的控制端耦接至控制節點dc。N型電晶體N10根據控制節點dc的位準選擇性導通，以將電壓AVDDL傳輸至節點d8。P型電晶體P11的第一端接收電壓AVSSH，P型電晶體P11的第二端耦接至節點d10，且P型電晶體P11的控制端耦接至控制節點dc。P型電晶體P11根據控制節點dc的位準選擇性導通，以將電壓AVSSH傳輸至節點d10。N型電晶體N11的第一端耦接至節點d10，N型電晶體N11的第二端耦接至節點d7，且N型電晶體N11的控制端接收訊號DH。N型電晶 體N11根據訊號DH選擇性導通，以將節點d10耦接至節點d7。關於保護電路340的操作將於後參照圖5B與圖6B說明。

圖4為根據本案一些實施例繪製圖1中的驅動器130的示意圖。驅動器130包含多個P型電晶體P12~P13以及多個N型電晶體N12~N13。P型電晶體P12的第一端接收電壓AVDDH，P型電晶體P12的第二端耦接至P型電晶體P13的第一端，且P型電晶體P12的控制端耦接至圖3A中的節點d1。P型電晶體P12根據節點d1的位準選擇性導通，以傳輸電壓AVDDH給P型電晶體P13的第一端。P型電晶體P13的第二端耦接至輸出節點do，且P型電晶體P13的控制端接收電壓AVSSH。

N型電晶體N12的第一端耦接至輸出節點do，N型電晶體N12的第二端耦接至N型電晶體N13的第一端，且N型電晶體N12的控制端接收電壓AVDDH。N型電晶體N13的第二端接收電壓AVSS，且N型電晶體N13的控制端耦接至圖3B中的節點d2。N型電晶體N13根據節點d2的位準選擇性導通，以下拉輸出節點do的位準到電壓AVSS。輸出節點do經由圖1的電容C耦接至圖3A與圖3B中的控制節點dc，並經由電阻R耦接至輸出墊(未示出)以發射輸出訊號VO。

當節點d1的位準變低時，P型電晶體P12可導通以上拉輸出節點do的位準。如此，可使輸出訊號VO切換至高位準。或者，當節點d2的位準變高時，N型電晶體N13可導通以下拉輸出節點do的位準。如此，可使輸出訊號VO切換至低位準。另一方面，藉由邊緣調整電路120，可使得P型電晶體P12的導通 期間不重疊於N型電晶體N13的導通期間(即上述兩個電晶體不會同時導通)。如此，可確保驅動器130不會產生短路電流，以提高發射器100的可靠度。

圖5A為根據本案一些實施例繪製圖3A的電路300A在輸入訊號DIN由低位準切換至高位準且控制節點dc的位準仍未改變時的操作示意圖。參照圖2可理解。當輸入訊號DIN由低位準切換到高位準時，訊號DH的位準相同於電壓AVDDH，訊號DBH的位準相同於電壓AVSSH，且訊號DL的位準相同於電壓AVDDL。如此一來，P型電晶體P1與P6以及N型電晶體N4不導通，且P型電晶體P2~P3以及電晶體N1~N3為導通。另外，由於輸入訊號DIN在前一周期位於低位準，使得控制節點dc的位準位於高位準(相當於電壓AVDDH)。如此，當輸入訊號DIN剛切換到高位準的初始期間內，控制節點dc的位準仍位於高位準，使得P型電晶體P4與P5不導通且N型電晶體N5為導通。基於上述條件，節點d1的位準經由電晶體P2與P3、N型電晶體N1與N2以及電流源電路315開始下拉至訊號DBH與電晶體P2的臨界電壓之總和，且控制節點dc的位準將經由多個N型電晶體N1與N2以及電流源電路315開始下拉。

在上述的過程中，N型電晶體N7可耦接節點d1至節點d5。如前所述，節點d1的位準會調整為訊號DBH與電晶體P2的臨界電壓之總和。如此，可確保N型電晶體N4、P型電晶體P4與P型電晶體P5中任一者的兩端之間的跨壓不會超過其耐壓值。再者，N型電晶體N5可傳輸電壓AVDDL至節點d6，以確保P型電晶體P6的兩端之間的跨壓不超過其耐壓值。此外，當節點d1的位準下降時，圖4的P型電晶體P12會開始導通而上拉輸出節點do的位準，以開始產生具有高位準的輸出訊號VO。

圖5B為根據本案一些實施例繪製圖3B的電路300B在輸入訊號DIN由低位準切換至高位準且控制節點dc的位準仍未改變時的操作示意圖。參照圖2可理解。當輸入訊號DIN由低位準切換到高位準時，訊號DBL的位準相同於電壓AVSS。如前所述，當輸入訊號DIN剛切換到高位準的初始期間內，控制節點dc的位準仍位於高位準。於此條件下，P型電晶體P7、P9以及P11不導通且N型電晶體N8導通。如此，N型電晶體N8可快速地下拉節點d2的位準到電壓AVSS。如此，圖4的N型電晶體N13將快速關斷，以避免產生短路電流。另一方面，N型電晶體N9~N10與P型電晶體P10導通，使得節點d9與節點d8的位準皆為電壓AVDDL，且N型電晶體N11與P型電晶體P8導通，使得節點d7與節點d10的位準接近於控制節點dc的位準。藉由上述設置方式，可以確保電路300B中的任一電晶體的兩端之間的跨壓不超過其耐壓值。

圖6A為根據本案一些實施例繪製圖3A的電路300A在輸入訊號DIN由低位準切換至高位準且控制節點dc的位準改變時的操作示意圖。延續圖5A的操作，當控制節點dc的位準經由N型電晶體N1與N2以及電流源電路315下拉到低位準(例如為電壓AVSS)時，P型電晶體P4與P5導通且N型電晶體N5不導通。於此條件下，節點d5與節點d3的位準皆為電壓AVSSH，使得P型電晶體P2與P3為不導通。如此，N型電晶體N3可使節點d1的位準完全下拉至電壓AVSSH。如此一來，圖4的P型電晶體P12可完全導通。藉由上述設置方式，電路300A的內部節點之位準皆可固定在一特定電壓，以確保電路300A中任一電晶體的任兩端之間的跨壓都不會超過其耐壓值。

圖6B為根據本案一些實施例繪製圖3B的電路300B在輸入訊號DIN由低位準切換到高位準且控制節點dc的位準改變時的操作示意圖。延續圖5B的操作，當控制節點dc的位準經由圖6A的N型電晶體N1與N2以及電流源電路315下拉到低位準(例如為電壓AVSS)時，P型電晶體P11導通且N型電晶體N9與N10不導通。於此條件下，節點d10與節點d7的位準皆為電壓AVSSH，使得P型電晶體P8不導通。由於P型電晶體P10仍為導通，節點d9的位準不會改變(維持在電壓AVDDL)。由於多個N型電晶體N6與N7仍為不導通，節點d8的位準亦不改變。如此，電路300B的內部節點之位準皆可固定在一特定電壓，以確保電路300B中任一電晶體的任兩端跨壓都不會超過其耐壓值。

藉由圖5A、圖5B、圖6A與圖6B的說明可理解，在輸入訊號DIN從低位準切換到高位準的過程中，電路300A在圖5A以及圖6A的操作中逐步地將節點d1的位準拉低到電壓AVSSH，以逐步導通圖4的P型電晶體P12。相對的，電路300B可在圖5B的操作中快速拉低節點d2的位準到電壓AVSSH，以快速關閉圖4的N型電晶體N13。如此，可確保圖4中的P型電晶體P12與N型電晶體N13不會同時完全導通，以確保驅動器130不會產生過大的短路電流。

類似地，在輸入訊號DIN從高位準切換到低位準時，若控制節點dc的位準仍未改變(維持在前一週期的低位準)，根據訊號DH、DBL、DL的位準，上拉電路330可將節點d2的位準上拉至訊號DBL減去N型電晶體N7的臨界電壓後的位準。同時，下拉電路310中的P型電晶體P1導通而將節點d1的位準快速上拉到電壓AVDDH，以確保圖4的P型電晶體P12可快速關斷。接著，當控制節點dc的位準上拉到電壓AVDDH時，上拉電路330可將節點d2的位準完全上 拉到電壓AVDDH，以確保圖4的N型電晶體N13可完全導通。如此，可確保在輸入訊號DIN從高位準切換到低位準的過程中，圖4中的P型電晶體P12與N型電晶體N13不會同時完全導通，以確保驅動器130不會產生過大的短路電流。

由於電路300A與電路300B具有類似的鏡像對稱結構，電路300A與電路300B的操作之間亦具有相對應的關係。因此，可根據圖5A、圖5B、圖6A與圖6B的操作過程理解電路300A與電路300B在輸入訊號DIN從高位準切換到低位準的過程中執行的相關操作，故於此不再重複贅述。藉由上述說明，應可理解，在輸入訊號DIN的位準發生切換的過程中，保護電路320與保護電路340可固定下拉電路310與上拉電路330中的多個內部節點的位準，以提供上述兩者過電壓保護來確保上述兩者的任一電晶體的兩端跨壓不會過高。

綜上所述，本案一些實施例中的發射器可使用具有低耐壓的電晶體來發射具有高位準的輸出訊號，並利用過電壓保護與短路電流保護來確保該些電晶體不會損壞，以提高發射器的可靠度。

雖然本案之實施例如上所述，然而該些實施例並非用來限定本案，本技術領域具有通常知識者可依據本案之明示或隱含之內容對本案之技術特徵施以變化，凡此種種變化均可能屬於本案所尋求之專利保護範疇，換言之，本案之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

100:發射器

110:位準轉換電路

120:邊緣調整電路

130:驅動器

C:電容

DBH,DH,DBL,DL:訊號

DIN:輸入訊號

VO:輸出訊號

Claims (15)

1. 一種發射器，包含：一位準轉換電路，基於一輸入訊號產生複數個第一訊號與複數個第二訊號，其中該輸入訊號的電壓範圍、該些第一訊號的電壓範圍與該些第二訊號的電壓範圍彼此不同；一邊緣調整電路，根據該些第一訊號與該些第二訊號調整一第一節點的位準以及一第二節點的位準，並在調整該第一節點的位準與該第二節點的位準的過程中提供一過電壓保護；以及一驅動器，根據該第一節點的位準與該第二節點的位準產生一輸出訊號。
2. 如請求項1之發射器，其中該邊緣調整電路包含複數個電晶體，該些電晶體中每一者的耐壓小於該輸入訊號的電壓範圍的上限，且該邊緣調整電路對該些電晶體提供該過電壓保護。
3. 如請求項1之發射器，其中該邊緣調整電路包含：一第一電路，根據該些第二訊號中之一對應者以及該些第一訊號調整該第一節點的位準，以調整該輸出訊號的上升邊緣；以及一第二電路，用以根據該些第一訊號中之一對應者以及該些第二訊號調整該第二節點的位準，以調整該輸出訊號的下降邊緣。
4. 如請求項3之發射器，其中該第一電路包含：一下拉電路，根據該些第二訊號中之該對應者以及該些第一訊號下拉該第一節點的位準與調整一控制節點的位準；以及 一保護電路，根據該控制節點的位準、一第一電壓以及一第二電壓對該下拉電路提供該過電壓保護，其中該第一電壓為該些第一訊號的電壓範圍的下限，且該第二電壓為該些第二訊號的電壓範圍的上限。
5. 如請求項4之發射器，其中該下拉電路包含：一第一P型電晶體，根據該些第一訊號中的一者選擇性導通，以傳輸一第三電壓至該第一節點，其中該第三電壓為該些第一訊號的電壓範圍的上限；一第二P型電晶體，根據該些第一訊號中的另一者選擇性導通，以耦接該第一節點至一第三節點；一第三P型電晶體，根據該第一電壓與該第三節點的位準選擇性導通，以耦接該第三節點至該控制節點；一第一N型電晶體，根據該第二電壓以及一第四節點的位準選擇性導通，以耦接該控制節點至該第四節點；一電流源電路；以及一第二N型電晶體，根據該些第二訊號中之該對應者選擇性導通，以經由該電流源電路下拉該第四節點的位準至一第四電壓，其中該第四電壓為該些第二訊號的電壓範圍的下限。
6. 如請求項5之發射器，其中該保護電路包含：一第三N型電晶體，根據該些第一訊號中的該者選擇性導通，以耦接該第一節點至一第五節點； 一第四N型電晶體，根據該些第一訊號中的該另一者選擇性導通，以傳輸該第一電壓至該第五節點；一第四P型電晶體，根據該控制節點的位準選擇性導通，以傳輸該第一電壓至該第五節點；一第五P型電晶體，根據該控制節點的位準選擇性導通，以傳輸該第一電壓至該第三節點；一第五N型電晶體，根據該控制節點的位準選擇性導通，以傳輸該第二電壓至一第六節點；以及一第六P型電晶體，根據該些第二訊號中之該對應者選擇性導通，以耦接該第六節點至該第三節點。
7. 如請求項3之發射器，其中該第二電路包含：一上拉電路，根據該些第一訊號中之該對應者以及該些第二訊號上拉該第二節點的位準與調整一控制節點的位準；以及一保護電路，根據該控制節點的位準、一第一電壓以及一第二電壓對該上拉電路提供該過電壓保護，其中該第一電壓為該些第一訊號的電壓範圍的下限，且該第二電壓為該些第二訊號的電壓範圍的上限。
8. 如請求項7之發射器，其中該上拉電路包含：一電流源電路； 一第一P型電晶體，根據該些第一訊號中之該對應者選擇性導通，以從該電流源電路傳輸一第三電壓至一第三節點，其中該第三電壓為該些第一訊號的電壓範圍的上限；一第二P型電晶體，根據該第一電壓與該第三節點的位準選擇性導通，以耦接該第三節點至該控制節點；一第一N型電晶體，根據該第二電壓與一第四節點的位準選擇性導通，以耦接該控制節點至該第四節點；一第二N型電晶體，根據該些第二訊號中之一者選擇性導通，以耦接該第四節點至該第二節點；以及一第三N型電晶體，根據該些第二訊號中之另一者選擇性導通，以傳輸一第四電壓給該第二節點，其中該第四電壓為該些第二訊號的電壓範圍的下限。
9. 如請求項8之發射器，其中該保護電路包含：一第三P型電晶體，根據該些第二訊號中的該另一者選擇性導通，以耦接該第二節點至一第五節點；一第四P型電晶體，根據該些第二訊號中的該者選擇性導通，以傳輸該第二電壓至該第五節點；一第四N型電晶體，根據該控制節點的位準選擇性導通，以傳輸該第二電壓至該第五節點；一第五N型電晶體，根據該控制節點的位準選擇性導通，以傳輸該第二電壓至該第四節點； 一第五P型電晶體，根據該控制節點的位準選擇性導通，以傳輸該第一電壓至一第六節點；以及一第六N型電晶體，根據該些第一訊號中之該對應者選擇性導通，以耦接該第六節點至該第三節點。
10. 如請求項1之發射器，其中該些第一訊號彼此具有相反位準，且該些第二訊號彼此具有相反位準。
11. 如請求項1之發射器，其中該輸入訊號的電壓範圍大於該些第一訊號的電壓範圍，並大於該些第二訊號的電壓範圍，該些第一訊號的電壓範圍的上限高於該些第二訊號的電壓範圍的上限，且該些第一訊號的電壓範圍的下限高於該些第二訊號的電壓範圍的下限。
12. 如請求項1之發射器，其中該位準轉換電路包含：一第一比較電路，將該輸入訊號與一第一電壓中具有較高位準之一者輸出為一第一資料訊號，其中該第一電壓為該些第一訊號的電壓範圍的下限；一第二比較電路，將該輸入訊號與一第二電壓中具有較低位準之一者輸出為一第二資料訊號，其中該第二電壓為該些第二訊號的電壓範圍的上限；複數個第一反相器，根據該第一資料訊號產生該些第一訊號；以及複數個第二反相器，根據該第二資料訊號產生該些第二訊號。
13. 如請求項12之發射器，其中該第一比較電路包含：一第一P型電晶體，根據該第一電壓與該輸入訊號選擇性導通，以將該輸入訊號輸出為該第一資料訊號；以及 一第二P型電晶體，根據該第一電壓與該輸入訊號選擇性導通，以將該第一電壓輸出為該第一資料訊號，其中該第一P型電晶體與該第二P型電晶體中每一者的基極接收一第三電壓，且該第三電壓為該些第一訊號或該輸入訊號的電壓範圍的上限。
14. 如請求項12之發射器，其中該第二比較電路包含：一第一N型電晶體，根據該第二電壓與該輸入訊號選擇性導通，以將該輸入訊號輸出為該第二資料訊號；以及一第二N型電晶體，根據該第一電壓與該輸入訊號選擇性導通，以將該第二電壓輸出為該第二資料訊號，其中該第一N型電晶體與該第二N型電晶體中每一者的基極接收一第四電壓，且該第四電壓為該些第二訊號或該輸入訊號的電壓範圍的下限。
15. 如請求項1之發射器，其中該驅動器包含一P型電晶體與一N型電晶體，該P型電晶體根據該第一節點的位準選擇性導通且該N型電晶體根據該第二節點的位準選擇性導通以產生該輸出訊號，且該P型電晶體與該N型電晶體不同時導通。

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