CN114825307A - 具有过电压保护的发射器 - Google Patents

Abstract

本申请实施例公开了一种具有过电压保护的发射器，发射器包括位准转换电路、边缘调整电路以及驱动器。位准转换电路基于一输入信号产生多个第一信号与多个第二信号，其中该输入信号的电压范围、多个第一信号的电压范围与多个第二信号的电压范围彼此不同。边缘调整电路根据多个第一信号与多个第二信号调整一第一节点的位准以及一第二节点的位准，并在调整该第一节点的位准与该第二节点的位准的过程中提供一过电压保护。驱动器根据该第一节点的位准与该第二节点的位准产生一输出信号。

Description

具有过电压保护的发射器

技术领域

本申请涉及发射器，具体涉及一种具有过电压保护的发射器，其可由具有相对较低耐压的晶体管来实现。

背景技术

由于制程进步，晶体管的尺寸越来越小，使得晶体管的耐压也越来越低。然而，在现有的应用中，发射器仍需要传输具有较高位准的信号。若直接使用具有低耐压的晶体管来实现现有的发射器，该些晶体管需承受过大的电压而出现损坏，造成发射器的可靠度降低。

发明内容

在一些实施例中，本申请提供一种具有过电压保护的发射器，其可由具有相对较低耐压的晶体管实施。

在一些实施例中，发射器包括位准转换电路、边缘调整电路以及驱动器。位准转换电路基于一输入信号产生多个第一信号与多个第二信号，其中所述输入信号的电压范围、多个第一信号的电压范围与多个第二信号的电压范围彼此不同。边缘调整电路根据多个第一信号与多个第二信号调整一第一节点的位准以及一第二节点的位准，并在调整所述第一节点的位准与所述第二节点的位准的过程中提供过电压保护。驱动器根据所述第一节点的位准与所述第二节点的位准产生一输出信号。

本申请一些实施例中的发射器可使用具有低耐压的晶体管来发射具有高位准的输出信号，并利用过电压保护与短路电流保护来确保该些晶体管不会损坏，以提高发射器的可靠度。

有关本申请的特征、实作与功效，兹配合图式作较佳实施例详细说明如下。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为根据本申请一些实施例绘制的一种发射器的示意图；

图2为根据本申请一些实施例绘制图1的位准转换电路的示意图；

图3A为根据本申请一些实施例绘制图1的边缘调整电路中的电路的示意图；

图3B为根据本申请一些实施例绘制图1的边缘调整电路中的另一电路的示意图；

图4为根据本申请一些实施例绘制图1中的驱动器的示意图；

图5A为根据本申请一些实施例绘制图3A的电路在输入信号由低位准切换至高位准且控制节点的位准仍未改变时的操作示意图；

图5B为根据本申请一些实施例绘制图3B的电路在输入信号由低位准切换至高位准且控制节点的位准仍未改变时的操作示意图；

图6A为根据本申请一些实施例绘制图3A的电路在输入信号由低位准切换至高位准且控制节点的位准改变时的操作示意图；以及

图6B为根据本申请一些实施例绘制图3B的电路在输入信号由低位准切换至高位准且控制节点位准改变时的操作示意图。

【符号说明】

100:发射器

110:位准转换电路

120:边缘调整电路

130:驱动器

210,220:比较电路

230,240,250,260:反相器

300A,300B:电路

310:下拉电路

315,335：电流源电路

320,340:保护电路

330:上拉电路

340:保护电路

AVDDH,AVDDL,AVSSH,AVSS:电压

C:电容

D1,D2:数据信号

DBH,DH,DBL,DL:信号

DIN:输入信号

DO:输出信号

d1～d10:节点

dc:控制节点

do:输出节点

R:电阻

T3～T4,N1～N13:N型晶体管

T1～T,P1～P13:P型晶体管

VO:输出信号

具体实施方式

本文所使用的所有词汇具有其通常的意涵。上述词汇在普遍常用的字典中的定义，在本申请的内容中包括任一在此讨论的词汇的使用例子仅为示例，不应限制到本申请的范围与意涵。同样地，本申请亦不仅以此说明书所示出的各种实施例为限。

关于本文中所使用的“耦接”或“连接”，均可指二或多个组件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个组件相互操作或动作。如本文所用，用语“电路”可为由至少一个晶体管和/或至少一个主被动组件按一定方式连接以处理信号的装置。

图1为根据本申请一些实施例绘制的一种发射器100的示意图。在一些实施例中，发射器100可由具有低耐压的晶体管来实施，并设置以具有过电压保护以可用来输出具有高电压位准的信号。

发射器100包括位准转换电路110、边缘调整电路120、驱动器130与电容C。位准转换电路110基于输入信号DIN产生信号DH、信号DBH、信号DL以及信号DBL。在一些实施例中，信号DH与信号DBH具有相反的位准，且信号DL与信号DBL具有相反的位准。例如，当信号DH具有高位准时，信号DBH具有低位准；反之亦然。

在一些实施例中，输入信号DIN的电压范围、信号DH与信号DBH的电压范围与信号DL与信号DBL的电压范围彼此不同。在此例中，输入信号DIN的电压范围大于信号DH与信号DBH的电压范围，并大于信号DL与信号DBL的电压范围。例如，输入信号DIN的电压范围可由图2中的电压AVSS以及电压AVDDH而定，其中电压AVSS为输入信号DIN的电压范围的下限，且电压AVDDH为输入信号DIN的电压范围的上限。信号DH与信号DBH的电压范围可由图2中的电压AVSSH以及电压AVDDH而定，其中电压AVSSH为信号DH与信号DBH的电压范围的下限，且电压AVDDH为信号DH与信号DBH的电压范围的上限。信号DL与信号DBL的电压范围可由图2中的电压AVSS以及电压AVDDL而定，其中电压AVSS为信号DL与信号DBL的电压范围的下限，且电压AVDDL为信号DL与信号DBL的电压范围的上限。其中，电压AVDDH高于电压AVDDL，电压AVDDL高于电压AVSSH，且电压AVSSH高于电压AVSS。

例如，电压AVDDH可约为3.3伏特，电压AVDDL可约为1.8伏特，电压AVSSH可约为1.5伏特，且电压AVSS可约为0伏特。据此，应当理解，信号DH与信号DBH的电压范围的上限(即电压AVDDH)高于信号DL与信号DBL的电压范围的上限(即电压AVSSH)，且信号DH与信号DBH的电压范围的下限(即电压AVSSH)高于信号DL与信号DBL的电压范围的下限(即电压AVSS)。上述关于各电压的数值仅用于示例，且本申请并不以此为限。在其它的实施例中，电压AVDDL与电压AVSSH可设置为电压AVDDH的一半。

边缘调整电路120根据信号DH、信号DBH、信号DL以及信号DBL调整第一节点(例如为图3A的节点d1)的位准以及第二节点(例如为图3A的节点d3)的位准，并在调整第一节点与第二节点两者的位准的过程中提供一过电压保护。在一些实施例中，位准转换电路110、边缘调整电路120与驱动器130中每一者可由多个晶体管实施，其中该多个晶体管的耐压低于输入信号DIN的电压范围的上限(例如为电压AVDDH)。例如，如前所述，电压AVDDH可约为3.3伏特，而上述的多个晶体管的耐压可约为1.8伏特。为了避免边缘调整电路120中的晶体管在位准调整的过程中损坏，边缘调整电路120可对其内部晶体管提供过电压保护。另一方面，位准转换电路110与驱动器130可通过电路连接关系来避免损坏。

驱动器130经由电容C耦接至边缘调整电路120的一节点(例如为图3A中的控制节点)，并根据第一节点的位准以及第二节点的位准产生输出信号VO。在一些实施例中，通过边缘调整电路120，驱动器130不会产生过大的短路电路(或称串通电流)，以避免驱动器130出现损坏。在一些实施例中，通过调整边缘调整电路120中的偏压电流，可调整输出信号VO的上升边缘以及下降边缘。关于上述各电路的详细设置方式与操作将于后参照各图式说明。

图2为根据本申请一些实施例绘制图1的位准转换电路110的示意图。位准转换电路110包括比较电路210、比较电路220、多个反相器230、240、250与260。比较电路210将输入信号DIN与电压AVSSH中具有较高的位准的一者输出为数据信号D1。比较电路220将输入信号DIN与电压AVDDL中具有较低的位准的一者输出为数据信号D2。反相器230以及反相器240串联耦接，以根据数据信号D1依序产生信号DBH以及信号DH，其中反相器230与反相器240操作于信号DBH与信号DH的电压范围，亦即反相器230与反相器240是操作于电压AVDDH与电压AVSSH之间。反相器250以及反相器260串联耦接，以根据数据信号D2依序产生信号DBL以及信号DL，其中反相器250与反相器260操作于信号DBL与信号DL的电压范围，亦即反相器250与反相器260是操作于电压AVDDL与电压AVSS之间。

详细而言，比较电路210包括多个P型晶体管T1与T2。P型晶体管T1的第一端(例如为源极)接收输入信号DIN，P型晶体管T1的第二端(例如为汲极)输出数据信号D1，P型晶体管T1的控制端(例如为闸极)接收电压AVSSH，且P型晶体管T1的第四端(例如为基极)接收电压AVDDH。P型晶体管T2的第一端接收电压AVSSH，P型晶体管T2的第二端耦接至P型晶体管T1的第二端，P型晶体管T2的控制端接收输入信号DIN，且P型晶体管T2的第四端接收电压AVDDH。P型晶体管T1可根据电压AVSSH与输入信号DIN选择性导通，以输出电压AVSSH为数据信号D1。P型晶体管T2可根据电压AVSSH与输入信号DIN选择性导通，以输出数据信号DIN为数据信号D1。例如，若电压AVSSH高于输入信号DIN，P型晶体管T1导通且P型晶体管T2不导通。在此条件下，P型晶体管T1可将电压AVSSH输出为数据信号D1。或者，若输入信号DIN高于电压AVSSH，P型晶体管T2导通且P型晶体管T1不导通。在此条件下，P型晶体管T2可将输入信号DIN输出为数据信号D1。再者，通过上述连接方式，可使P型晶体管T1与T2中每一者的任意两端之间的跨压都不超过前述的耐压(例如为1.8伏特)。

类似地，比较电路220包括多个N型晶体管T3与T4。N型晶体管T3的第一端(例如为汲极)接收输入信号DIN，N型晶体管T3的第二端(例如为源极)输出数据信号D2，N型晶体管T3的控制端(例如为闸极)接收电压AVDDL，且N型晶体管T3的第四端(例如为基极)接收电压AVSS。N型晶体管T4的第一端接收电压AVDDL，N型晶体管T4的第二端耦接至N型晶体管T3的第二端，N型晶体管T4的控制端接收输入信号DIN，且N型晶体管T4的第四端接收电压AVSS。N型晶体管T3可根据电压AVDDL与输入信号DIN选择性导通，以将输入信号DIN输出为数据信号D2。N型晶体管T4可根据电压AVDDL与输入信号DIN选择性导通，以将电压AVDDL输出为数据信号D2。例如，若电压AVDDL高于输入信号DIN，N型晶体管T3导通且N型晶体管T4不导通。在此条件下，N型晶体管T3可将输入信号DIN输出为数据信号D1。或者，若输入信号DIN高于电压AVDDL，N型晶体管T4导通且N型晶体管T3不导通。在此条件下，N型晶体管T4可将电压AVDDL输出为数据信号D2。通过上述连接方式，可使N型晶体管T3与T4中每一者的任意两端之间的跨压都不超过前述的耐压。

在一些实施例中，图1的边缘调整电路120包括图3A的电路300A以及图3B的电路300B。电路300A可根据信号DL(即信号DL与信号DBL中的对应者)、信号DH与信号DBH调整第一节点的位准，以调整输出信号VO的上升边缘。电路300B可根据信号DH(即信号DH与信号DBH中的对应者)、信号DL与信号DBL调整第二节点的位准，以调整输出信号VO的下降边缘。为易于理解，以下将参照图3A与图3B依序说明上述各电路的设置方式。

图3A为根据本申请一些实施例绘制图1的边缘调整电路120中的电路300A的示意图。电路300A包括下拉电路310以及保护电路320。下拉电路310根据信号DL、信号DH与信号DBH下拉节点d1的位准并调整控制节点dc的位准。保护电路320根据控制节点dc的位准、电压AVSSH与电压AVDDL对下拉电路310提供过电压保护。

详细而言，下拉电路310包括多个P型晶体管P1～P3、多个N型晶体管N1～N2以及电流源电路315。P型晶体管P1的第一端接收电压AVDDH，P型晶体管P1的第二端耦接至节点d1，且P型晶体管P1的控制端接收信号DH。P型晶体管P1根据信号DH选择性导通，以传输电压AVDDH至节点d1。换言之，当P型晶体管P1导通时，节点d1的位准可上拉至电压AVDDH。P型晶体管P2的第一端耦接至节点d1，P型晶体管P2的第二端耦接至节点d3，且P型晶体管P2的控制端接收信号DBH。P型晶体管P2根据信号DBH选择性导通，以将节点d1耦接至节点d3。P型晶体管P3的第一端耦接至节点d3，P型晶体管P3的第二端耦接至控制节点dc，且P型晶体管P3的控制端接收电压AVSSH。P型晶体管P3根据电压AVSSH与节点d3的位准选择性导通，以将节点d3耦接至控制节点dc。

N型晶体管N1的第一端耦接至控制节点dc，N型晶体管N1的第二端耦接至节点d4，且N型晶体管N1的控制端接收电压AVDDL。N型晶体管N1根据电压AVDDL与节点d4的位准选择性导通，以将控制节点dc耦接至节点d4。N型晶体管N2的第一端耦接至节点d4，N型晶体管N2的第二端经由电流源电路315耦接至提供电压AVSS的电压源，且N型晶体管N2的控制端接收信号DL。N型晶体管N2根据信号DL的位准选择性导通，以经由电流源电路315将节点d4的位准下拉至电压AVSS。通过上述设置方式，应可理解，在下拉电路310中，若P型晶体管P1不导通且剩余的多个晶体管皆为导通时，节点d1可经由电流源电路315下拉至电压AVSS。在一些实施例中，电流源电路315为可变电流源。若电流源电路315的电流越大，下拉能力就越高，使得节点d1可更快地被下拉到电压AVSS。如此，可加快输出信号VO从低位准拉升到高位准的上升时间(即调整输出信号VO的上升边缘)。

保护电路320包括多个N型晶体管N3～N5以及多个P型晶体管P4～P6。N型晶体管N3的第一端耦接至节点d1，N型晶体管N3的第二端耦接至节点d5，且N型晶体管N3的控制端接收信号DH。N型晶体管N3根据信号DH选择性导通，以耦接节点d1至节点d5。N型晶体管N4的第一端接收电压AVSSH，N型晶体管N4的第二端耦接至节点d5，且N型晶体管N4的控制端接收信号DBH。N型晶体管N4根据信号DBH选择性导通，以将电压AVSSH传输至节点d5。P型晶体管P4的第一端接收电压AVSSH，P型晶体管P4的第二端耦接至节点d5，且P型晶体管P4的控制端耦接至控制节点dc。P型晶体管P4根据控制节点dc的位准选择性导通，以将电压AVSSH传输至节点d5。P型晶体管P5的第一端耦接至节点d3，P型晶体管P5的第二端接收电压AVSSH，且P型晶体管P5的控制端耦接至控制节点dc。P型晶体管P5根据控制节点dc的位准选择性导通，以将电压AVSSH传输至节点d3。N型晶体管N5的第一端耦接至节点d6，N型晶体管N5的第二端接收电压AVDDL，且N型晶体管N5的控制端耦接至控制节点dc。N型晶体管N5根据控制节点dc的位准选择性导通，以将电压AVDDH传输到节点d6。P型晶体管P6的第一端耦接至节点d4，P型晶体管P6的第二端耦接至节点d6，且P型晶体管P6的控制端接收信号DL。P型晶体管P6根据信号DL选择性导通，以将节点d6耦接至节点d4。关于保护电路320的操作将于后参照图5A与图6A说明。

图3B为根据本申请一些实施例绘制图1的边缘调整电路120中的电路300B的示意图。电路300B包括上拉电路330以及保护电路340。上拉电路330根据信号DH、信号DL与信号DBL上拉节点d2的位准并调整控制节点dc的位准。保护电路340根据控制节点dc的位准、电压AVSSH与电压AVDDL对上拉电路330提供过电压保护。

详细而言，上拉电路330包括电流源电路335、多个P型晶体管P7～P8以及多个N型晶体管N6～N8。P型晶体管P7的第一端经由电流源电路335接收电压AVDDH，P型晶体管P7的第二端耦接至节点d7，且P型晶体管P7的控制端接收信号DH。P型晶体管P7根据信号DH选择性导通，以从电流源电路335传输电压AVDDH至节点d7。P型晶体管P8的第一端耦接至节点d7，P型晶体管P8的第二端耦接至控制节点dc，且P型晶体管P8的控制端接收电压AVSSH。P型晶体管P8根据电压AVSSH与节点d7的位准选择性导通，以耦接节点d7至控制节点dc。

N型晶体管N6的第一端耦接至控制节点dc，N型晶体管N6的第二端耦接至节点d8，且N型晶体管N6的控制端接收电压AVDDL。N型晶体管N6根据电压AVDDL以及节点d8的位准选择性导通，以耦接控制节点dc至节点d8。N型晶体管N7的第一端耦接至节点d8，N型晶体管N7的第二端耦接至节点d2，且N型晶体管N7的控制端接收信号DBL。N型晶体管N7根据信号DBL选择性导通，以将节点d8耦接至节点d2。N型晶体管N8的第一端耦接至节点d2，N型晶体管N8的第二端接收电压AVSS，且N型晶体管N8的控制端接收信号DL。N型晶体管N8根据信号DL选择性导通，以将电压AVSS传输给节点d2。通过上述设置方式，应可理解，在上拉电路330中，若N型晶体管N8不导通且剩余的多个晶体管皆为导通时，节点d2可经由电流源电路335上拉至电压AVDDH。在一些实施例中，电流源电路335为可变电流源。若电流源电路335的电流越大，上拉能力就越高，使得节点d2可更快地被上拉到电压AVDDH。如此，可加快输出信号VO从高位准下降到低位准的下降时间(即调整输出信号VO的下降边缘)。

保护电路340包括多个N型晶体管N9～N11以及多个P型晶体管P9～P11。P型晶体管P9的第一端耦接至节点d9，P型晶体管P9的第二端耦接至节点d2，且P型晶体管P9的控制端接收信号DL。P型晶体管P9根据信号DL选择性导通，以耦接节点d9至节点d2。P型晶体管P10的第一端耦接至节点d9，P型晶体管P10的第二端接收电压AVDDL，且P型晶体管P10的控制端接收信号DBL。P型晶体管P10根据信号DBL选择性导通，以将电压AVDDL传输至节点d9。N型晶体管N9的第一端耦接至节点d9，N型晶体管N9的第二端电压AVDDL，且N型晶体管N9的控制端耦接至控制节点dc。N型晶体管N9根据控制节点dc的位准选择性导通，以将电压AVDDL传输至节点d9。N型晶体管N10的第一端接收电压AVDDL，N型晶体管N10的第二端耦接至节点d8，且N型晶体管N10的控制端耦接至控制节点dc。N型晶体管N10根据控制节点dc的位准选择性导通，以将电压AVDDL传输至节点d8。P型晶体管P11的第一端接收电压AVSSH，P型晶体管P11的第二端耦接至节点d10，且P型晶体管P11的控制端耦接至控制节点dc。P型晶体管P11根据控制节点dc的位准选择性导通，以将电压AVSSH传输至节点d10。N型晶体管N11的第一端耦接至节点d10，N型晶体管N11的第二端耦接至节点d7，且N型晶体管N11的控制端接收信号DH。N型晶体管N11根据信号DH选择性导通，以将节点d10耦接至节点d7。关于保护电路340的操作将于后参照图5B与图6B说明。

图4为根据本申请一些实施例绘制图1中的驱动器130的示意图。驱动器130包括多个P型晶体管P12～P13以及多个N型晶体管N12～N13。P型晶体管P12的第一端接收电压AVDDH，P型晶体管P12的第二端耦接至P型晶体管P13的第一端，且P型晶体管P12的控制端耦接至图3A中的节点d1。P型晶体管P12根据节点d1的位准选择性导通，以传输电压AVDDH给P型晶体管P13的第一端。P型晶体管P13的第二端耦接至输出节点do，且P型晶体管P13的控制端接收电压AVSSH。

N型晶体管N12的第一端耦接至输出节点do，N型晶体管N12的第二端耦接至N型晶体管N13的第一端，且N型晶体管N12的控制端接收电压AVDDH。N型晶体管N13的第二端接收电压AVSS，且N型晶体管N13的控制端耦接至图3B中的节点d2。N型晶体管N13根据节点d2的位准选择性导通，以下拉输出节点do的位准到电压AVSS。输出节点do经由图1的电容C耦接至图3A与图3B中的控制节点dc，并经由电阻R耦接至输出端(未示出)以发射输出信号VO。

当节点d1的位准变低时，P型晶体管P12可导通以上拉输出节点do的位准。如此，可使输出信号VO切换至高位准。或者，当节点d2的位准变高时，N型晶体管N13可导通以下拉输出节点do的位准。如此，可使输出信号VO切换至低位准。另一方面，通过边缘调整电路120，可使得P型晶体管P12的导通期间不重叠于N型晶体管N13的导通期间(即上述两个晶体管不会同时导通)。如此，可确保驱动器130不会产生短路电流，以提高发射器100的可靠度。

图5A为根据本申请一些实施例绘制图3A的电路300A在输入信号DIN由低位准切换至高位准且控制节点dc的位准仍未改变时的操作示意图。参照图2可理解。当输入信号DIN由低位准切换到高位准时，信号DH的位准相同于电压AVDDH，信号DBH的位准相同于电压AVSSH，且信号DL的位准相同于电压AVDDL。如此一来，P型晶体管P1与P6以及N型晶体管N4不导通，且P型晶体管P2～P3以及晶体管N1～N3为导通。另外，由于输入信号DIN在前一周期位于低位准，使得控制节点dc的位准位于高位准(相当于电压AVDDH)。如此，当输入信号DIN刚切换到高位准的初始期间内，控制节点dc的位准仍位于高位准，使得P型晶体管P4与P5不导通且N型晶体管N5为导通。基于上述条件，节点d1的位准经由晶体管P2与P3、N型晶体管N1与N2以及电流源电路315开始下拉至信号DBH与晶体管P2的临界电压的总和，且控制节点dc的位准将经由多个N型晶体管N1与N2以及电流源电路315开始下拉。

在上述的过程中，N型晶体管N7可耦接节点d1至节点d5。如前所述，节点d1的位准会调整为信号DBH与晶体管P2的临界电压的总和。如此，可确保N型晶体管N4、P型晶体管P4与P型晶体管P5中任一者的两端之间的跨压不会超过其耐压值。再者，N型晶体管N5可传输电压AVDDL至节点d6，以确保P型晶体管P6的两端之间的跨压不超过其耐压值。此外，当节点d1的位准下降时，图4的P型晶体管P12会开始导通而上拉输出节点do的位准，以开始产生具有高位准的输出信号VO。

图5B为根据本申请一些实施例绘制图3B的电路300B在输入信号DIN由低位准切换至高位准且控制节点dc的位准仍未改变时的操作示意图。参照图2可理解。当输入信号DIN由低位准切换到高位准时，信号DBL的位准相同于电压AVSS。如前所述，当输入信号DIN刚切换到高位准的初始期间内，控制节点dc的位准仍位于高位准。在此条件下，P型晶体管P7、P9以及P11不导通且N型晶体管N8导通。如此，N型晶体管N8可快速地下拉节点d2的位准到电压AVSS。如此，图4的N型晶体管N13将快速关断，以避免产生短路电流。另一方面，N型晶体管N9～N10与P型晶体管P10导通，使得节点d9与节点d8的位准皆为电压AVDDL，且N型晶体管N11与P型晶体管P8导通，使得节点d7与节点d10的位准接近于控制节点dc的位准。通过上述设置方式，可以确保电路300B中的任一晶体管的两端之间的跨压不超过其耐压值。

图6A为根据本申请一些实施例绘制图3A的电路300A在输入信号DIN由低位准切换至高位准且控制节点dc的位准改变时的操作示意图。延续图5A的操作，当控制节点dc的位准经由N型晶体管N1与N2以及电流源电路315下拉到低位准(例如为电压AVSS)时，P型晶体管P4与P5导通且N型晶体管N5不导通。在此条件下，节点d5与节点d3的位准皆为电压AVSSH，使得P型晶体管P2与P3为不导通。如此，N型晶体管N3可使节点d1的位准完全下拉至电压AVSSH。如此一来，图4的P型晶体管P12可完全导通。通过上述设置方式，电路300A的内部节点的位准皆可固定在一特定电压，以确保电路300A中任一晶体管的任两端之间的跨压都不会超过其耐压值。

图6B为根据本申请一些实施例绘制图3B的电路300B在输入信号DIN由低位准切换到高位准且控制节点dc的位准改变时的操作示意图。延续图5B的操作，当控制节点dc的位准经由图6A的N型晶体管N1与N2以及电流源电路315下拉到低位准(例如为电压AVSS)时，P型晶体管P11导通且N型晶体管N9与N10不导通。在此条件下，节点d10与节点d7的位准皆为电压AVSSH，使得P型晶体管P8不导通。由于P型晶体管P10仍为导通，节点d9的位准不会改变(维持在电压AVDDL)。由于多个N型晶体管N6与N7仍为不导通，节点d8的位准亦不改变。如此，电路300B的内部节点的位准皆可固定在一特定电压，以确保电路300B中任一晶体管的任两端跨压都不会超过其耐压值。

通过图5A、图5B、图6A与图6B的说明可理解，在输入信号DIN从低位准切换到高位准的过程中，电路300A在图5A以及图6A的操作中逐步地将节点d1的位准拉低到电压AVSSH，以逐步导通图4的P型晶体管P12。相对的，电路300B可在图5B的操作中快速拉低节点d2的位准到电压AVSSH，以快速关闭图4的N型晶体管N13。如此，可确保图4中的P型晶体管P12与N型晶体管N13不会同时完全导通，以确保驱动器130不会产生过大的短路电流。

类似地，在输入信号DIN从高位准切换到低位准时，若控制节点dc的位准仍未改变(维持在前一周期的低位准)，根据信号DH、DBL、DL的位准，上拉电路330可将节点d2的位准上拉至信号DBL减去N型晶体管N7的临界电压后的位准。同时，下拉电路310中的P型晶体管P1导通而将节点d1的位准快速上拉到电压AVDDH，以确保图4的P型晶体管P12可快速关断。接着，当控制节点dc的位准上拉到电压AVDDH时，上拉电路330可将节点d2的位准完全上拉到电压AVDDH，以确保图4的N型晶体管N13可完全导通。如此，可确保在输入信号DIN从高位准切换到低位准的过程中，图4中的P型晶体管P12与N型晶体管N13不会同时完全导通，以确保驱动器130不会产生过大的短路电流。

由于电路300A与电路300B具有类似的镜像对称结构，电路300A与电路300B的操作之间亦具有相对应的关系。因此，可根据图5A、图5B、图6A与图6B的操作过程理解电路300A与电路300B在输入信号DIN从高位准切换到低位准的过程中执行的相关操作，故于此不再重复赘述。通过上述说明，应可理解，在输入信号DIN的位准发生切换的过程中，保护电路320与保护电路340可固定下拉电路310与上拉电路330中的多个内部节点的位准，以提供上述两者过电压保护来确保上述两者的任一晶体管的两端跨压不会过高。

需要说明的是，本申请实施例中，“多个”指代“两个及两个以上”

综上所述，本申请一些实施例中的发射器可使用具有低耐压的晶体管来发射具有高位准的输出信号，并利用过电压保护与短路电流保护来确保该些晶体管不会损坏，以提高发射器的可靠度。

以上对本申请实施例所提供的具有过电压保护的发射器进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (15)

1.一种发射器，其特征在于，包括：

一位准转换电路，基于一输入信号产生多个第一信号与多个第二信号，其中，所述输入信号的电压范围、所述多个第一信号的电压范围与所述多个第二信号的电压范围彼此不同；

一边缘调整电路，根据所述多个第一信号与所述多个第二信号调整一第一节点的位准以及一第二节点的位准，并在调整所述第一节点的位准与所述第二节点的位准的过程中提供一过电压保护；以及

一驱动器，根据所述第一节点的位准与所述第二节点的位准产生一输出信号。

2.如权利要求1所述的发射器，其特征在于，所述边缘调整电路包括多个晶体管，所述多个晶体管中每一晶体管的耐压小于所述输入信号的电压范围的上限，且所述边缘调整电路对所述多个晶体管提供过电压保护。

3.如权利要求1所述的发射器，其特征在于，所述边缘调整电路包括：

一第一电路，根据所述多个第二信号中的一对应者以及所述多个第一信号调整所述第一节点的位准，以调整所述输出信号的上升边缘；以及

一第二电路，用以根据所述多个第一信号中的一对应者以及所述多个第二信号调整所述第二节点的位准，以调整所述输出信号的下降边缘。

4.如权利要求3所述的发射器，其特征在于，所述第一电路包括：

一下拉电路，根据所述多个第二信号中的所述对应者以及所述多个第一信号下拉所述第一节点的位准与调整一控制节点的位准；

一保护电路，根据所述控制节点的位准、一第一电压以及一第二电压对所述下拉电路提供过电压保护，其中所述第一电压为所述多个第一信号的电压范围的下限，且所述第二电压为所述多个第二信号的电压范围的上限。

5.如权利要求4所述的发射器，其特征在于，所述下拉电路包括：

一第一P型晶体管，根据所述多个第一信号中的一者选择性导通，以传输一第三电压至所述第一节点，其中所述第三电压为所述多个第一信号的电压范围的上限；

一第二P型晶体管，根据所述多个第一信号中的另一者选择性导通，以耦接所述第一节点至一第三节点；

一第三P型晶体管，根据所述第一电压与所述第三节点的位准选择性导通，以耦接所述第三节点至所述控制节点；

一第一N型晶体管，根据所述第二电压以及一第四节点的位准选择性导通，以耦接所述控制节点至所述第四节点；

一电流源电路；以及

一第二N型晶体管，根据所述多个第二信号中的所述对应者选择性导通，以经由所述电流源电路下拉所述第四节点的位准至一第四电压，其中所述第四电压为所述多个第二信号的电压范围的下限。

6.如权利要求5所述的发射器，其特征在于，所述保护电路包括：

一第三N型晶体管，根据所述多个第一信号中的所述者选择性导通，以耦接所述第一节点至一第五节点；

一第四N型晶体管，根据所述多个第一信号中的所述另一者选择性导通，以传输所述第一电压至所述第五节点；

一第四P型晶体管，根据所述控制节点的位准选择性导通，以传输所述第一电压至所述第五节点；

一第五P型晶体管，根据所述控制节点的位准选择性导通，以传输所述第一电压至所述第三节点；

一第五N型晶体管，根据所述控制节点的位准选择性导通，以传输所述第二电压至一第六节点；以及

一第六P型晶体管，根据所述多个第二信号中的所述对应者选择性导通，以耦接所述第六节点至所述第三节点。

7.如权利要求3所述的发射器，其特征在于，所述第二电路包括：

一上拉电路，根据所述多个第一信号中的所述对应者以及所述多个第二信号上拉所述第二节点的位准与调整一控制节点的位准；

一保护电路，根据所述控制节点的位准、一第一电压以及一第二电压对所述上拉电路提供过电压保护，其中所述第一电压为所述多个第一信号的电压范围的下限，且所述第二电压为所述多个第二信号的电压范围的上限。

8.如权利要求7所述的发射器，其特征在于，所述上拉电路包括：

一电流源电路；

一第一P型晶体管，根据所述多个第一信号中的所述对应者选择性导通，以从所述电流源电路传输一第三电压至一第三节点，其中所述第三电压为所述多个第一信号的电压范围的上限；

一第二P型晶体管，根据所述第一电压与所述第三节点的位准选择性导通，以耦接所述第三节点至所述控制节点；

一第一N型晶体管，根据所述第二电压与一第四节点的位准选择性导通，以耦接所述控制节点至所述第四节点；

一第二N型晶体管，根据所述多个第二信号中的一者选择性导通，以耦接所述第四节点至所述第二节点；以及

一第三N型晶体管，根据所述多个第二信号中的另一者选择性导通，以传输一第四电压给所述第二节点，其中所述第四电压为所述多个第二信号的电压范围的下限。

9.如权利要求8所述的发射器，其特征在于，所述保护电路包括：

一第三P型晶体管，根据所述多个第二信号中的所述另一者选择性导通，以耦接所述第二节点至一第五节点；

一第四P型晶体管，根据所述多个第二信号中的所述者选择性导通，以传输所述第二电压至所述第五节点；

一第四N型晶体管，根据所述控制节点的位准选择性导通，以传输所述第二电压至所述第五节点；

一第五N型晶体管，根据所述控制节点的位准选择性导通，以传输所述第二电压至所述第四节点；

一第五P型晶体管，根据所述控制节点的位准选择性导通，以传输所述第一电压至一第六节点；以及

一第六N型晶体管，根据所述多个第一信号中的所述对应者选择性导通，以耦接所述第六节点至所述第三节点。

10.如权利要求1所述的发射器，其特征在于，所述多个第一信号彼此具有相反位准，且所述多个第二信号彼此具有相反位准。

11.如权利要求1所述的发射器，其特征在于，所述输入信号的电压范围大于所述多个第一信号的电压范围，并大于所述多个第二信号的电压范围，所述多个第一信号的电压范围的上限高于所述多个第二信号的电压范围的上限，且所述多个第一信号的电压范围的下限高于所述多个第二信号的电压范围的下限。

12.如权利要求1所述的发射器，其特征在于，所述位准转换电路包括：

一第一比较电路，将所述输入信号与一第一电压中具有较高位准的一者输出为一第一数据信号，其中所述第一电压为所述多个第一信号的电压范围的下限；

一第二比较电路，将所述输入信号与一第二电压中具有较低位准的一者输出为一第二数据信号，其中所述第二电压为所述多个第二信号的电压范围的上限；

多个第一反相器，根据所述第一数据信号产生所述多个第一信号；以及

多个第二反相器，根据所述第二数据信号产生所述多个第二信号。

13.如权利要求12所述的发射器，其特征在于，所述第一比较电路包括：

一第一P型晶体管，根据所述第一电压与所述输入信号选择性导通，以将所述输入信号输出为所述第一数据信号；以及

一第二P型晶体管，根据所述第一电压与所述输入信号选择性导通，以将所述第一电压输出为所述第一数据信号，

其中所述第一P型晶体管与所述第二P型晶体管中每一者的基极接收一第三电压，且所述第三电压为所述多个第一信号或所述输入信号的电压范围的上限。

14.如权利要求12所述的发射器，其特征在于，所述第二比较电路包括：

一第一N型晶体管，根据所述第二电压与所述输入信号选择性导通，以将所述输入信号输出为所述第二数据信号；以及

一第二N型晶体管，根据所述第一电压与所述输入信号选择性导通，以将所述第二电压输出为所述第二数据信号，

其中所述第一N型晶体管与所述第二N型晶体管中每一者的基极接收一第四电压，且所述第四电压为所述多个第二信号或所述输入信号的电压范围的下限。

15.如权利要求1所述的发射器，其特征在于，所述驱动器包括一P型晶体管与一N型晶体管，所述P型晶体管根据所述第一节点的位准选择性导通且所述N型晶体管根据所述第二节点的位准选择性导通以产生所述输出信号，且所述P型晶体管与所述N型晶体管不同时导通。

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