TWI737532B - 具有電壓容忍力的位準移位器 - Google Patents

具有電壓容忍力的位準移位器 Download PDF

Info

Publication number
TWI737532B
TWI737532B TW109138258A TW109138258A TWI737532B TW I737532 B TWI737532 B TW I737532B TW 109138258 A TW109138258 A TW 109138258A TW 109138258 A TW109138258 A TW 109138258A TW I737532 B TWI737532 B TW I737532B
Authority
TW
Taiwan
Prior art keywords
signal
node
level
transistor
coupled
Prior art date
Application number
TW109138258A
Other languages
English (en)
Other versions
TW202130122A (zh
Inventor
蔡明諺
賴純祥
Original Assignee
円星科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 円星科技股份有限公司 filed Critical 円星科技股份有限公司
Publication of TW202130122A publication Critical patent/TW202130122A/zh
Application granted granted Critical
Publication of TWI737532B publication Critical patent/TWI737532B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356086—Bistable circuits with additional means for controlling the main nodes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/01759—Coupling arrangements; Interface arrangements with a bidirectional operation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

位準移位器包含閂鎖電路、輸入級、驅動級與控制電路。該閂鎖電路用以根據第一驅動節點之訊號位準與第二驅動節點之訊號位準產生輸出訊號。該輸入級用以接收輸入訊號以調整連接節點之訊號位準。該驅動級用以根據一組控制訊號將該連接節點耦接於該第一驅動節點，以驅動該第一驅動節點。該控制電路耦接於該輸入級與該驅動級，用以在該輸入訊號的位準轉換的期間，藉由調整該組控制訊號中每一控制訊號之訊號位準，來控制該驅動級將該連接節點耦接於該第一驅動節點。

Description

具有電壓容忍力的位準移位器
本揭示內容係關於電壓位準移位技術，尤指一種能夠產生互補的輸出訊號的具有電壓容忍力的位準移位器。
系統單晶片(system-on-chip，SoC)設計允許不同的電路區塊(其包含類比與數位電路)整合至單一晶片上。由於這些電路區塊可在相同的晶片中操作在不同的電壓位準，因此，經常會使用能夠將電壓訊號從一電壓位準轉換為另一電壓位準的位準移位器(level shifter)，使這些電路區塊彼此可互相溝通。多晶片系統(multi-chip system)，其具有操作在不同電壓域(voltage domain)的不同晶片，也可採用位準移位器以使不同晶片彼此可互相溝通。例如，行動電話裝置中的不同晶片(如射頻晶片、基頻處理器、電源管理晶片及功率放大器)可藉由位準移位器而彼此溝通。
本揭示的實施例提供了一種位準移位器，其包含一控制電路(如一或多個電阻電容網路)以減少位準移位器的電路元件所受到的電壓應力(voltage stress)，以及位準移位方案。
本揭示的某些實施例包含一種位準移位器。該位準移位器包含一閂鎖電路、一輸入級、一驅動級以及一控制電路。該閂鎖電路用以根據一第一驅動節點之訊號位準與一第二驅動節點之訊號位準產生一輸出訊號。該輸入級用以接收一輸入訊號以調整一連接節點之訊號位準。該驅動級用以根據一組控制訊號將該連接節點耦接於該第一驅動節點，以驅動該第一驅動節點。該控制電路，耦接於該輸入級與該驅動級，用以在該輸入訊號的位準轉換的期間，藉由調整該組控制訊號中每一控制訊號之訊號位準，來控制該驅動級將該連接節點耦接於該第一驅動節點。
本揭示的某些實施例包含一種位準移位器。該位準移位器包含一輸入級、一驅動級以及一閂鎖電路。該輸入級用以接收一輸入訊號以調整一第一連接節點之訊號位準及一第二連接節點之訊號位準。該驅動級耦接於該第一連接節點與該第二連接節點，其中該驅動級用以將該第一連接節點耦接於一第一驅動節點以驅動該第一驅動節點，以及將該第二連接節點耦接於一第二驅動節點以驅動該第二驅動節點。該閂鎖電路耦接於一供應電壓與一參考電壓之間。該閂鎖電路包含一第一反相器、一第二反相器、一第一電晶體以及一第二電晶體。該第一反相器與該第二反相器交錯耦接於該第一驅動節點與該第二驅動節點之間。該第一反相器耦接於該供應電壓與一第一中繼節點之間。該第二反相器耦接於該供應電壓與一第二中繼節點之間。該第一反相器用以根據該第一驅動節點之訊號位準與該第二驅動節點之訊號位準產生一輸出訊號。該第一電晶體耦接於該第一中繼節點與該參考電壓之間。該第一電晶體之控制端子耦接到位於該第一驅動節點與該第一連接節點之間的一第一電路路徑上的一第三連接節點。該第二電晶體耦接於該第二中繼節點與該參考電壓之間。該第二電晶體之控制端子耦接到位於該第二驅動節點與該第二連接節點之間的一第二電路路徑上的一第四連接節點。
本揭示的某些實施例包含一種位準移位器。該位準移位器包含一第一反相器、一第二反相器、一第一輸入電路、一第二輸入電路、一第一驅動電路、一第二驅動電路、一第一電阻電容網路以及一第二電阻電容網路。該第一反相器與該第二反相器交錯耦接於一第一驅動節點與一第二驅動節點之間。該第一反相器用以產生一第一輸出訊號，該第二反相器用以產生與該第一輸出訊號互補的一第二輸出訊號。該第一輸入電路用以接收一輸入訊號以調整一第一連接節點之訊號位準。該第二輸入電路用以接收該輸入訊號之一反相訊號以調整一第二連接節點之訊號位準。該第一驅動電路用以根據一第一控制訊號將該第一連接節點耦接於該第一驅動節點，以驅動該第一驅動節點。該第二驅動電路用以根據一第二控制訊號將該第二連接節點耦接於該第二驅動節點，以驅動該第二驅動節點。該第一電阻電容網路包含一第一輸出端子、一第一電阻電路與一第一電容電路。該第一輸出端子用以輸出該第一控制訊號，該第一電阻電路耦接於該第一輸出端子與一參考訊號之間，以及該第一電容電路耦接於該輸入訊號與該反相訊號兩者中的一訊號與該第一輸出端子之間。該第二電阻電容網路包含一第二輸出端子、一第二電阻電路與一第二電容電路。該第二輸出端子用以輸出該第二控制訊號，該第二電阻電路耦接於該第二輸出端子與該參考訊號之間，以及該第二電容電路耦接於該輸入訊號與該反相訊號兩者中的另一訊號與該第二輸出端子之間。
藉由本揭示所提供之位準移位方案，一位準移位器可因應一輸入訊號之位準轉換(level transition)來導通一電路路徑，進而延長該位準移位器所包含的電路元件的使用壽命。此外，或者是，該位準移位器可根據一連接節點之訊號位準主動地斷開一放電路徑，進而緩和訊號爭搶的問題，其中該連接節點之訊號位準可因應該輸入訊號之位準轉換而迅速地改變。
以下揭示內容提供了多種實施方式或例示，其能用以實現本揭示內容的不同特徵。下文所述之參數值、元件與配置的具體例子用以簡化本揭示內容。當可想見，這些敘述僅為例示，其本意並非用於限制本揭示內容。舉例來說，本揭示內容可能會在實施例中重複使用元件符號及/或標號。此種重複使用乃是基於簡潔與清楚的目的，且其本身不代表所討論的不同實施例及/或組態之間的關係。
此外，當可理解，若將一部件描述為與另一部件「連接(connected to)」或「耦接(coupled to)」，則兩者可直接連接或耦接，或兩者間可能出現其他中間(intervening)部件。
為了滿足不同的電壓需求，位準移位器可操作在一高功率輸出模式，其中輸入訊號係轉換為具有高電壓位準的輸出訊號。然而，在該高功率輸出模式中，位準移位器的某些電路元件往往會遭受電壓應力。例如，由於在位準移位器之一n通道電晶體導通之前，會需要一些時間減少該n通道電晶體的源極電壓，因此，當有一高電壓位準施加在該n通道電晶體的汲極時，該n通道電晶體的汲極-源極電壓(drain-to-source voltage)會超過一個供應電壓(supply voltage)的大小，進而造成穩定度的問題。另一個值得關注的議題是位準移位器的低操作速度，這是因為互補的輸出訊號彼此爭搶訊號的關係所造成。
本揭示提供了示例性的位準移位器，其可採用位準移位器之中所產生的訊號，以減少施加於位準移位器的電路元件的電壓應力。在某些實施例中，位準移位器的輸入訊號(如待位準移位處理的輸入電壓)可在一電路路徑兩端的電壓差超過一閾值(threshold)之前，用來導通該電路路徑。此外，或者是，即使本揭示所提供的位準移位器包含了下拉電晶體(pull-down transistor)可能會跟上拉電晶體(pull-up transistor)爭搶訊號的互補式結構(complementary structure)，本揭示所提供的位準移位器可使用位準移位器之中所產生的訊號來提升操作速度。進一步的說明如下。
圖1是根據本揭示某些實施例的一示例性的位準移位器的方塊示意圖。位準移位器100可實施為能夠提供單向或雙向的位準移位操作的電壓位準移位電路(voltage level shifting circuit)的至少一部分。在此實施例中，位準移位器100可實施為差動位準移位器(differential level shifter)，用以因應一輸入訊號IN提供一對輸出訊號OUT與OUTb。該對輸出訊號OUT與OUTb係彼此互補(complementary to each other)。輸出訊號OUT/OUTb可作為耦接於位準移位器100的下一級電路(next circuit stage)的供應電壓。值得注意的是，本揭示所提供的位準移位方案可應用於提供單端輸出訊號(single-ended output signal)的位準移位器，而不致悖離本揭示的範圍。
在某些實施例中，輸出訊號OUT/OUTb的訊號範圍(signal range)可不同於輸入訊號IN的訊號範圍。舉例來說(但本揭示不限於此)，輸出訊號OUT的訊號範圍的上邊界位準(upper boundary level)可不同於輸入訊號IN的訊號範圍的上邊界位準。又例如，輸出訊號OUT的訊號範圍的下邊界位準(lower boundary level)可不同於輸入訊號IN的訊號範圍的下邊界位準。又例如，輸出訊號OUT的訊號擺幅(signal swing)可不同於輸入訊號IN的訊號擺幅。
位準移位器100包含(但不限於)一閂鎖電路(latch circuit)110、一輸入級120、一驅動級130以及一控制電路140。閂鎖電路110根據驅動節點ND1與ND2各自的訊號位準產生輸出訊號OUT與OUTb。於此實施例中，閂鎖電路110耦接於一供應電壓VSP與一參考電壓VR1之間。輸出訊號OUT的訊號範圍可根據供應電壓VSP與參考電壓VR1來決定。舉例來說(但本揭示不限於此)，輸出訊號OUT的訊號範圍的上邊界位準可等於(或大致等於)供應電壓VSP的電壓位準。又例如，輸出訊號OUT的訊號範圍的下邊界位準可等於(或大致等於)參考電壓VR1的電壓位準。值得注意的是，供應電壓VSP與參考電壓VR1的至少其一可因應位準移位器100的操作模式來改變。輸出訊號OUT的訊號範圍可因此而改變。
輸入級120用以因應輸入訊號IN來調整連接節點NC1與NC2各自的訊號位準。於此實施例中，輸入級120可包含一輸入電路122及一輸入電路124。輸入電路122用以接收輸入訊號IN，以調整連接節點NC1的訊號位準。輸入電路124用以接收一輸入訊號INb(例如，輸入訊號IN的反相訊號)，以調整連接節點NC2的訊號位準。舉例來說(但本揭示不限於此)，輸入級120還可包含一反相器126，耦接於輸入電路122與124之間。反相器126可對輸入訊號IN進行反相以產生輸入訊號INb。
驅動級130根據一組控制訊號{CS1}將連接節點NC1耦接於驅動節點ND1，進而驅動該驅動節點ND1。此外，驅動級130根據一組控制訊號{CS2}將連接節點NC2耦接於驅動節點ND2，進而驅動該驅動節點ND2。於此實施例中，驅動級130可包含一驅動電路132與一驅動電路134。驅動電路132根據該組控制訊號{CS1}將連接節點NC1耦接於驅動節點ND1。當將連接節點NC1耦接於驅動節點ND1時，驅動電路132可根據連接節點NC1的訊號位準調整驅動節點ND1的訊號位準。驅動電路134根據該組控制訊號{CS2}將連接節點NC2耦接於驅動節點ND2，進而根據連接節點NC2的訊號位準調整驅動節點ND2的訊號位準。
控制電路140耦接於輸入級110與驅動級120，用以提供複數組控制訊號{CS1}與{CS2}，進而控制驅動級130的操作。於此實施例中，控制電路140可在輸入訊號IN(或輸入訊號INb)的位準轉換期間，調整該組控制訊號{CS1}中每一控制訊號之訊號位準，進而控制驅動電路132將連接節點NC1耦接於驅動節點ND1。例如，控制電路140可因應輸入訊號IN的訊號位準的上升或下降，調整該組控制訊號{CS1}中的一控制訊號CS1的訊號位準，進而縮短導通驅動節點ND1與連接節點NC1之間的電路路徑所需的時間。在某些實施例中，在驅動節點ND1與連接節點NC1各自的訊號位準之間的差值超過一閾值(如輸出訊號OUT/OUTb的訊號擺幅)之前，連接節點NC1可耦接於驅動節點ND1。在某些實施例中，控制電路140可縮短驅動節點ND1與連接節點NC1之間的電壓差值大於該閾值的時間。在輸入訊號IN的位準轉換之後，控制電路140可將控制訊號CS1維持在一參考訊號位準，如輸出訊號OUT/OUTb的訊號範圍的一邊界位準。
相似地，控制電路140可在輸入訊號IN(或輸入訊號INb)的位準轉換期間，調整該組控制訊號{CS2}中每一控制訊號之訊號位準，進而控制驅動電路134將連接節點NC2耦接於驅動節點ND2。例如，控制電路140可因應輸入訊號INb的訊號位準的上升或下降，調整該組控制訊號{CS2}中的一控制訊號CS2的訊號位準，進而縮短導通驅動節點ND2與連接節點NC2之間的電路路徑所需的時間。在某些實施例中，在驅動節點ND2與連接節點NC2各自的訊號位準之間的差值超過一閾值(如輸出訊號OUT/OUTb的訊號擺幅)之前，連接節點NC2可耦接於驅動節點ND2。在某些實施例中，控制電路140可縮短驅動節點ND2與連接節點NC2之間的電壓差值大於該閾值的時間。在輸入訊號INb的位準轉換之後，控制電路140可將控制訊號CS2維持在一參考訊號位準，如輸出訊號OUT/OUTb的訊號範圍的一邊界位準。
於操作中，在輸入訊號IN從邏輯低位準與邏輯高位準兩者之其一轉換為兩者之另一的期間，輸入電路122可根據輸入訊號IN調整連接節點NC1的訊號位準。控制電路140可因應上述的輸入訊號IN的位準轉換，調整該組控制訊號{CS1}中每一控制訊號之訊號位準，進而縮短驅動電路132將連接節點NC1耦接於驅動節點ND1所需的時間。例如，控制電路140可在驅動節點ND1與連接節點NC1之間的電壓差超過輸出訊號OUT的訊號擺幅之前，導通連接節點NC1與驅動節點ND1之間的電路路徑。又例如，控制電路140可縮短驅動節點ND1與連接節點NC1之間的電壓差大於輸出訊號OUT的訊號擺幅的時間。因此，位準移位器100可降低施加於驅動電路132兩側的電壓應力，因而提升驅動電路132包含的一或多個電路元件的穩定度。
當連接節點NC1耦接於驅動節點ND1時，閂鎖電路110可根據驅動節點ND1的訊號位準來調整輸出訊號OUT的訊號位準。例如，輸出訊號OUT可因應輸入訊號IN的位準轉換而發生位準轉換。此外，在輸入訊號IN從邏輯低位準與邏輯高位準兩者之其一轉換為兩者之另一之後，該組控制訊號{CS1}中的每一控制訊號均可維持在相應的一參考訊號位準。
相似地，在輸入訊號INb從邏輯低位準與邏輯高位準兩者之其一轉換為兩者之另一的期間，控制電路140可因應輸入訊號IN的位準轉換，調整該組控制訊號{CS2}中每一控制訊號之訊號位準，進而降低施加於連接節點NC2與驅動節點ND2之間的電壓應力，因此提升驅動電路134包含的一或多個電路元件的穩定度。在輸入訊號INb從邏輯低位準與邏輯高位準兩者之其一轉換為兩者之另一之後，該組控制訊號{CS2}中的每一控制訊號均可維持在相應的一參考訊號位準。
為便於理解本揭示的內容，以下給出了某些實施例以進一步說明本揭示所提供的位準移位方案。所屬技術領域中的通常知識者應可瞭解，其他採用圖1所示之位準移位器100的結構的實施例均屬於本揭示的範疇。
圖2是根據本揭示某些實施例的圖1所示之位準移位器100的一實作範例。位準移位器200可包含一閂鎖電路210、一輸入級220、一驅動級230以及一控制電路240，其可分別作為圖1所示之閂鎖電路110、輸入級120、驅動級130以及控制電路140的實施例。
閂鎖電路210可包含反相器212與214，其係交錯耦接於驅動節點ND1與ND2之間。反相器212耦接於供應電壓VSP與中繼節點(intermediate node)NI1之間，用以根據驅動節點ND1的訊號位準產生輸出訊號OUT。反相器212可經由驅動節點ND2將輸出訊號OUT輸出。反相器214耦接於供應電壓VSP與中繼節點NI2之間，用以根據驅動節點ND2的訊號位準產生輸出訊號OUTb。反相器214可經由驅動節點ND1將輸出訊號OUTb輸出。舉例來說，反相器212可利用彼此串聯耦接的兩個電晶體MP1與MN1來實施，其中電晶體MP1與MN1各自的控制端子均耦接於驅動節點ND1。反相器214可利用彼此串聯耦接的兩個電晶體MP0與MN0來實施，其中電晶體MP0與MN0各自的控制端子均耦接於驅動節點ND2。
於此實施例中，閂鎖電路210另可包含電晶體MNX、MNY、MNX1與MNY1。電晶體MNX耦接於中繼節點NI1與參考電壓VR1之間。值得注意的是，電晶體MNX的控制端子係耦接於一連接節點NX，其位於驅動節點ND1與連接節點NC1之間的電路路徑上。因此，當連接節點NC1的訊號位準被下拉(pulled down)時，連接節點NX的訊號位準下降的速度會比驅動節點ND1的訊號位準下降的速度較快，故而允許電晶體MNX比電晶體MN1較早被關斷。相似地，電晶體MNY耦接於中繼節點NI2與參考電壓VR1之間，並具有耦接於一連接節點NY的控制端子，其中連接節點NY是位於驅動節點ND2與連接節點NC2之間的電路路徑上。當連接節點NC2的訊號位準被下拉時，連接節點NY的訊號位準下降的速度會比驅動節點ND2的訊號位準下降的速度較快，故而允許電晶體MNY比電晶體MN0較早被關斷。藉由採用電晶體MNX與MNY之至少其一，位準移位器200可緩和爭搶訊號的問題。相關的說明容後再敘。
電晶體MNX1耦接於參考電壓VR1與中繼節點NI1之間，其控制端子耦接於驅動節點ND2。電晶體MNX1用以將中繼節點NI1的訊號位準設為參考電壓VR1的電壓位準。電晶體MNY1耦接於參考電壓VR1與中繼節點NI2之間，其控制端子耦接於驅動節點ND1。電晶體MNY1用以將中繼節點NI2的訊號位準設為參考電壓VR1的電壓位準。於此實施例中，電晶體MP0與電晶體MP1均可利用p通道電晶體來實施。電晶體MN0、MN1、MNX、MNY、MNX1與MNY1均可利用n通道電晶體來實施
輸入級220可包含一輸入電路222、一輸入電路224及一反相器226，其可分別作為圖1所示之輸入電路122、輸入電路124及反相器126的實施例。於此實施例中，輸入電路222包含電晶體MN4與MP4。電晶體MN4耦接於連接節點NC1與供應電壓VSS之間，其控制端子耦接於輸入訊號IN。供應電壓VSS與供應電壓VSP具有不同的電壓位準。舉例來說(但本揭示不限於此)，供應電壓VSS可以是接地電壓。此外，電晶體MP4耦接於參考電壓VR2與連接節點NC1之間，其控制端子耦接於輸入訊號IN。電晶體MN4與MP4均可因應輸入訊號IN來調整連接節點NC1的訊號位準。
輸入電路224包含電晶體MN5與MP5。電晶體MN5耦接於連接節點NC2與供應電壓VSS之間，其控制端子耦接於輸入訊號INb。電晶體MP5耦接於參考電壓VR2與連接節點NC2之間，其控制端子耦接於輸入訊號INb。電晶體MN5與MP5均可因應輸入訊號INb來調整連接節點NC2的訊號位準。此外，反相器226耦接於參考電壓VR2與供應電壓VSS之間。
驅動級230可包含驅動電路232與234，其可分別作為圖1所示之驅動電路132與134的實施例。於此實施例中，驅動電路232包含電晶體MN2與MP2，其係彼此串聯耦接於驅動節點ND1與連接節點NC1之間的電路路徑上。電晶體MN2耦接於連接節點NX與連接節點NC1之間，其控制端子用以接收一控制訊號CS1n。電晶體MP2耦接於驅動節點ND1與連接節點NX之間，其控制端子用以接收一控制訊號CS1p。控制訊號CS1n與CS1p可作為圖1所示之該組控制訊號{CS1}的至少一部分。
驅動電路234包含電晶體MN3與MP3，其係彼此串聯耦接於驅動節點ND2與連接節點NC2之間的電路路徑上。電晶體MN3耦接於連接節點NY與連接節點NC2之間，其控制端子用以接收一控制訊號CS2n。電晶體MP3耦接於驅動節點ND2與連接節點NY之間，其控制端子用以接收一控制訊號CS2p。控制訊號CS2n與CS2p可作為圖1所示之該組控制訊號{CS2}的至少一部分。
控制電路240耦接於電晶體MN2、MP2、MN3與MP3各自的控制端子，用以調整控制訊號CS1n、CS1p、CS2n與CS2p各自的訊號位準，以選擇性地導通電晶體MN2、MP2、MN3與MP3。於此實施例中，當控制電路240用以控制一n通道電晶體的操作時，控制電路240可因應輸入訊號IN的位準轉換，提升輸入至該n通道電晶體的控制訊號的訊號位準，進而導通該n通道電晶體。當控制電路240用以控制一p通道電晶體的操作時，控制電路240可因應輸入訊號IN的位準轉換，降低輸入至該p通道電晶體的控制訊號的訊號位準，進而導通該p通道電晶體。
舉例來說，為了導通由n通道電晶體來實施的電晶體MN2，控制電路240可因應輸入訊號IN的位準轉換，提升控制訊號CS1n的訊號位準，其中輸入訊號IN係輸入至耦接於電晶體MN2的輸入電路222。為了導通由p通道電晶體來實施的電晶體MP2，控制電路240可因應輸入訊號IN的位準轉換，降低控制訊號CS1p的訊號位準。又例如，為了導通由n通道電晶體來實施的電晶體MN3，控制電路240可因應輸入訊號INb的位準轉換，提升控制訊號CS2n的訊號位準，其中輸入訊號INb係輸入至耦接於電晶體MN3的輸入電路224。為了導通由p通道電晶體來實施的電晶體MP3，控制電路240可因應輸入訊號INb的位準轉換，降低控制訊號CS2p的訊號位準。
於此實施例中，控制電路240可包含電阻電容網路(resistive-capacitive network，RC network；以下簡稱為「RC網路」)242～248。RC網路242與244用以接收彼此互為反相的輸入訊號(即輸入訊號IN與輸入訊號INb)，以分別產生控制訊號CS1n與CS1p。RC網路242具有一輸出端子TN2，根據參考電壓VR2與輸入訊號IN以輸出控制訊號CS1n。RC網路244具有一輸出端子TP2，根據參考電壓VR1與輸入訊號INb以輸出控制訊號CS1p。在某些實施例中，藉由RC網路242與244之至少其一，驅動電路232可在驅動節點ND1與連接節點NC1各自的訊號位準之間的差值超過一閾值(如輸出訊號OUT的訊號擺幅)之前，將連接節點NC1耦接於驅動節點ND1。在某些實施例中，RC網路242與244之至少其一可縮短驅動節點ND1與連接節點NC1各自的訊號位準之間的差值大於一閾值(如輸出訊號OUT的訊號擺幅)的時間。
RC網路246與248用以接收彼此互為反相的輸入訊號(即輸入訊號INb與輸入訊號IN)，以分別產生控制訊號CS2n與CS2p。RC網路246具有一輸出端子TN3，根據參考電壓VR2與輸入訊號INb以輸出控制訊號CS2n。RC網路248具有一輸出端子TP3，根據參考電壓VR1與輸入訊號IN以輸出控制訊號CS2p。相似地，藉由RC網路246與248之至少其一，驅動電路234可在驅動節點ND2與連接節點NC2各自的訊號位準之間的差值超過一閾值(如輸出訊號OUT的訊號擺幅)之前，將連接節點NC2耦接於驅動節點ND2。或者是，RC網路246與248之至少其一可縮短驅動節點ND2與連接節點NC2各自的訊號位準之間的差值大於一閾值(如輸出訊號OUT的訊號擺幅)的時間。
圖3是根據本揭示某些實施例用以實施圖2所示之RC網路242～248之至少其一的示例性的RC網路340的方塊圖。RC網路340可包含一輸出端子T0、一電阻電路(resistive circuit)342及一電容電路(capacitive circuit)344。輸出端子T0用以輸出一控制訊號CS，如圖2所示之控制訊號CS1n、CS1p、CS2n與CS2p的其中之一。電阻電路342耦接於輸出端子T0與參考訊號RS0之間。電容電路344耦接於輸出端子T0與輸入訊號IN0之間。輸入訊號IN0可利用圖2所示之輸入訊號IN與INb的其中之一來實施。
於此實施例中，電阻電路342根據參考訊號RS0將一參考訊號位準施加於輸出端子T0。電容電路344用以接收輸入訊號IN0，並因應輸入訊號IN0的位準轉換調整輸出端子T0的訊號位準，進而調整控制訊號CS的訊號位準。請連同圖2參閱圖3，在RC網路242是利用RC網路340來實施的某些實施例中，電阻電路342所施加的該參考訊號位準可等於參考電壓VR2的電壓位準。此外，電容電路344可因應輸入訊號IN的位準轉換，調整控制訊號CS的訊號位準，其中控制訊號CS可作為控制訊號CS1n。在RC網路244是利用RC網路340來實施的某些實施例中，電阻電路342所施加的該參考訊號位準可等於參考電壓VR1的電壓位準。電容電路344可因應輸入訊號INb的位準轉換，調整控制訊號CS的訊號位準，其中控制訊號CS可作為控制訊號CS1p。
相似地，在RC網路246是利用RC網路340來實施的某些實施例中，電阻電路342所施加的該參考訊號位準可等於參考電壓VR2的電壓位準。電容電路344可因應輸入訊號INb的位準轉換，調整控制訊號CS的訊號位準，其中控制訊號CS可作為控制訊號CS2n。在RC網路248是利用RC網路340來實施的某些實施例中，電阻電路342所施加的該參考訊號位準可等於參考電壓VR1的電壓位準。電容電路344可因應輸入訊號IN的位準轉換，調整控制訊號CS的訊號位準，其中控制訊號CS可作為控制訊號CS2p。
圖4A至圖4F是圖3所示之RC網路340的某些實施方式的示意圖。請參閱圖4A，RC網路440A包含一電阻R1與一電容C1，其係串聯耦接於參考訊號RS0與輸入訊號IN0之間。電阻R1與電容C1可分別作為圖3所示之電阻電路342與電容電路344的實施例。
於此實施例中，當輸入訊號IN0處於一第一位準(如邏輯低位準與邏輯高位準的其中之一)時，輸出端子T0的訊號位準係等於(或大致等於)參考訊號RS0的訊號位準。因此，控制訊號CS的訊號位準等於(或大致等於)參考訊號RS0的訊號位準。在輸入訊號IN0從該第一位準轉換到一第二位準(如邏輯低位準與邏輯高位準的其中之另一)的位準轉換期間，電容C1可將輸出端子T0的訊號位準調整為不同於參考訊號RS0的訊號位準。例如，在輸入訊號IN0從邏輯低位準轉換到邏輯高位準的位準轉換期間，控制訊號CS的訊號位準可調整為高於參考訊號RS0的訊號位準。又例如，在輸入訊號IN0從邏輯高位準轉換到邏輯低位準的位準轉換期間，控制訊號CS的訊號位準可調整為低於參考訊號RS0的訊號位準。此外，在輸入訊號IN0轉換為該第二位準之後，控制訊號CS的訊號位準可回到參考訊號RS0的訊號位準。
請參閱圖4B。除了RC網路440B包含一電阻R2以外，RC網路440B的電路結構與圖4A所示之RC網路440A的電路結構相同/相似。電阻R2耦接於參考訊號RS0與參考訊號RS1之間，其中參考訊號RS1可利用圖2所示之供應電壓VSS來實施。電阻R1與R2可作為圖3所示之電阻電路342的實施例。電阻R1與R2可作為一分壓器(voltage divider)，其可根據參考訊號RS0與RS1在輸出端子T0建立分壓後的電壓位準(divided voltage level)。
於此實施例中，當輸入訊號IN0處於一第一位準(如邏輯低位準與邏輯高位準的其中之一)時，輸出端子T0的訊號位準係等於(或大致等於)電阻R1與R2所建立的分壓後的電壓位準。由於RC網路440B的操作與圖4A所示之RC網路440A的操作相同/相似，因此，相似的說明在此便不再重複。
請參閱圖4C。除了RC網路440C將接成二極體形式的p通道電晶體(diode connected p-channel transistor)MPD1與MPD2作為一分壓器以外，RC網路440C的電路結構與圖4B所示之RC網路440B的電路結構相同/相似。由於所屬技術領域中具有通常知識者在閱讀圖4A與圖4B的相關段落說明之後，應可瞭解RC網路440C的操作，因此，進一步的說明在此便不再贅述。
請參閱圖4D。除了RC網路440D將接成二極體形式的n通道電晶體(diode connected n-channel transistor)MND1與MND2作為一分壓器以外，RC網路440C的電路結構與圖4B所示之RC網路440B的電路結構相同/相似。接成二極體形式的n通道電晶體MND1與MND2各自的基體(body)均可耦接於圖2所示之供應電壓VSS。由於所屬技術領域中具有通常知識者在閱讀圖4A與圖4B的相關段落說明之後，應可瞭解RC網路440D的操作，因此，進一步的說明在此便不再贅述。
請參閱圖4E。除了RC網路440E包含p通道電晶體MP6以及接成二極體形式的n通道電晶體MND3以外，RC網路440E的電路結構與圖4A所示之RC網路440A的電路結構相同/相似。p通道電晶體MP6與接成二極體形式的n通道電晶體MND3係並聯於參考訊號RS0與輸出端子T0之間，並可作為圖3所示之電阻電路342的實施例。接成二極體形式的n通道電晶體MND3的基體耦接於圖2所示之供應電壓VSS。p通道電晶體MP6的控制端子耦接於輸入訊號IN0。
於此實施例中，在輸入訊號IN0從邏輯低位準轉換到邏輯高位準的位準轉換期間，電容C1可將控制訊號CS的訊號位準調整為高於參考訊號RS的訊號位準。此外，由於輸出端子T0的訊號位準可高於p通道電晶體MP6的控制端子的訊號位準，因此，p通道電晶體MP6可提供一導通路徑。值得注意的是，相較於電阻的導通電阻值(on-resistance)來說，p通道電晶體MP6的導通電阻值是比較小的。因此，圖4E所示之輸出端子T0的訊號位準上升的速度會大於圖4A所示之輸出端子T0的訊號位準上升的速度。如此一來，相較圖4A所示之RC網路440A，RC網路440E可較快速地導通耦接於輸出端子T0的電晶體(如圖2所示之電晶體MN2或電晶體MN3)，進而提升電路性能並減少功耗。在輸入訊號IN0已轉換為邏輯高位準之後，控制訊號CS的訊號位準可回到大致等於參考訊號RS0的訊號位準。由於所屬技術領域中具有通常知識者在閱讀圖4A的相關段落說明之後，應可瞭解RC網路440E的操作，因此，進一步的說明在此便不再贅述。
請參閱圖4F。除了RC網路440F包含n通道電晶體MN6以及接成二極體形式的p通道電晶體MPD3以外，RC網路440F的電路結構與圖4E所示之RC網路440E的電路結構相同/相似。n通道電晶體MN6與接成二極體形式的p通道電晶體MPD3係並聯於參考訊號RS0與輸出端子T0之間，並可作為圖3所示之電阻電路342的實施例。n通道電晶體MN6的控制端子係耦接於輸入訊號IN0。由於所屬技術領域中具有通常知識者在閱讀圖4A與圖4E的相關段落說明之後，應可瞭解相較於圖4A所示之RC網路440A，圖4F所示之RC網路440F可較快速地導通耦接於輸出端子T0的電晶體(如圖2所示之電晶體MP2或電晶體MP3)，因此，關於RC網路440F的進一步說明在此便不再贅述。
值得注意的是，圖4A至圖4F所示之電路結構只是方便說明而已，並非用來限制本揭示的範圍。其他基於圖3所描述的電路結構與操作所實施的RC網路，均屬於本揭示的範疇。
請再次參閱圖2。位準移位器200另可包含一電壓產生器202，其用以接收供應電壓VSP，並根據一模式選擇訊號MS產生參考電壓VR1與VR2。舉例來說，參考電壓VR1可因應模式選擇訊號MS的不同訊號值而具有不同的電壓位準。又例如，參考電壓VR2可因應模式選擇訊號MS的不同訊號值而具有不同的電壓位準。因此，位準移位器200可因應模式選擇訊號MS的不同訊號值而支援不同的電壓域。
為便於理解本揭示所提供之位準移位方案，以下基於兩種操作模式(在此稱為高電壓模式與低電壓模式)來說明位準移位器200的操作。於高電壓模式中，參考電壓VR1與VR2具有相同的電壓位準，而供應電壓VSP的電壓位準是參考電壓VR1/VR2的電壓位準的兩倍。由於從供應電壓VSP擺盪(swing)至參考電壓VR1的輸出訊號OUT/OUTb可作為耦接於位準移位器200的下一級電路的一供應電壓，因此，參考電壓VR1與VR2均可視為該供應電壓，且供應電壓VSP可視為該供應電壓的兩倍。輸出訊號OUT/OUTb的訊號範圍的下邊界位準可等於參考電壓VR1/VR2的電壓位準。輸出訊號OUT/OUTb的訊號範圍的上邊界位準可等於供應電壓VSP的電壓位準。舉例來說，供應電壓VSP可具有如3.3V的電壓位準。電壓產生器202用來接收供應電壓VSP，以產生參考電壓VR1與VR2，其中參考電壓VR1與VR2均具有如1.65V的電壓位準。此外，輸入訊號IN可具有一訊號範圍，如0V至1.65V的電壓範圍。
於低電壓模式中，供應電壓VSP與參考電壓VR2具有相同的電壓位準，以及參考電壓VR1的電壓位準等於供應電壓VSS(如接地電壓)的電壓位準。因此，供應電壓VSP與參考電壓VR2均可視為耦接於位準移位器200的下一級電路的一供應電壓。舉例來說，供應電壓VSP可具有如1.8V的電壓位準。電壓產生器202用來接收供應電壓VSP，以產生參考電壓VR1與VR2，其中參考電壓VR1可具有如0V的電壓位準，而參考電壓VR2的電壓位準可等於供應電壓VSP的電壓位準。此外，輸入訊號IN可具有一訊號範圍，如0V至1.8V的電壓範圍。在某些實施例中，於高電壓模式與低電壓模式中，輸入訊號IN均可具有相同的訊號範圍，如0V至1.65V的電壓範圍，或0V至1.8V的電壓範圍。
圖5是根據本揭示某些實施例的圖2所示之位準移位器200操作在高電壓模式所涉及的訊號波形圖。請連同圖2參閱圖5。在時間t0之前，輸入訊號IN可處在邏輯低位準，例如0V。輸入訊號INb可處在邏輯高位準，例如1.65V。輸出訊號OUT處在邏輯低位準，例如參考電壓VR1之電壓位準或1.65V。輸出訊號OUTb處在邏輯高位準，例如供應電壓VSP之電壓位準或3.3V。電晶體MP0與MN1導通，而電晶體MP1與MN0關斷。電晶體MNX1關斷，而電晶體MNY1導通。
此外，電晶體MN4關斷，而電晶體MP4導通。連接節點NC1的訊號位準大致等於參考電壓VR2的電壓位準，如1.65V。RC網路242用以將控制訊號CS1n的訊號位準維持在等於參考電壓VR2的電壓位準的一參考訊號位準。控制訊號CS1n所控制的電晶體MN2處於關斷狀態。RC網路244用以將控制訊號CS1p的訊號位準維持在等於參考電壓VR1的電壓位準的一參考訊號位準。控制訊號CS1p所控制的電晶體MP2處於導通狀態。位於連續兩個電晶體MN2與MP2之間的連接節點NX的訊號位準大致等於輸出訊號OUTb的訊號位準，例如3.3V。控制端子耦接於連接節點NX的電晶體MNX處於導通狀態。
再者，電晶體MN5導通，而電晶體MP5關斷。連接節點NC2的訊號位準大致等於供應電壓VSS的電壓位準，如0V。RC網路246用以將控制訊號CS2n的訊號位準維持在等於參考電壓VR2的電壓位準的一參考訊號位準，如1.65V。控制訊號CS2n所控制的電晶體MN3處於導通狀態。RC網路248用以將控制訊號CS2p的訊號位準維持在等於參考電壓VR1的電壓位準的一參考訊號位準，如1.65V。控制訊號CS2p所控制的電晶體MP3處於關斷狀態。連接節點NY的訊號位準大致等於供應電壓VSS的電壓位準，如0V。控制端子耦接於連接節點NY的電晶體MNY處於關斷狀態。
於時間t0，輸入訊號IN的低至高位準轉換(low to high transition)開始進行。RC網路242可因應輸入訊號IN的低至高位準轉換，來調整控制訊號CS1n的訊號位準。控制訊號CS1n的訊號位準開始上升。
於時間t1，控制訊號CS1n的訊號位準與連接節點NC1的訊號位準之間的差值到達電晶體MN2的閾值電壓值。電晶體MN2可因此導通。當電晶體MN2處於導通狀態時，連接節點NX的訊號位準可開始下降。值得注意的是，在電晶體MN2導通之前，電晶體MN2的汲極-源極電壓小於輸出訊號OUT的訊號擺幅與電晶體MN2的閾值電壓兩者的總和。輸出訊號OUT的訊號擺幅可等於供應電壓VSP與參考電壓VR2之間的電壓差。也就是說，在電晶體MN2的兩個連接端子(如汲極與源極)各自的訊號位準之間的差值(如電晶體MN2的汲極-源極電壓)超過輸出訊號OUT的訊號擺幅與電晶體MN2的閾值電壓兩者的總和之前，電晶體MN2的兩個連接端子即可彼此耦接。在某些實施例中，在電晶體MN2導通之前，電晶體MN2的汲極-源極電壓可以不超過輸出訊號OUT的訊號擺幅。
考慮電晶體MN2的控制端子直接連接於參考電壓VR2而不是RC網路242的情形。在此情形中，當電晶體MN2的源極電壓降低至參考電壓VR2減掉電晶體MN2的閾值電壓時，電晶體MN2會被導通。然而，由於在電晶體MN2導通之前，電晶體MN2的汲極電壓的電壓位準等於供應電壓VSP的電壓位準，因此，當電晶體MN2導通時，電晶體MN2的汲極-源極電壓會到達輸出訊號OUT的訊號擺幅與電晶體MN2的閾值電壓兩者的總和。也就是說，在電晶體MN2導通之前，電晶體MN2的汲極-源極電壓會超過輸出訊號OUT的訊號擺幅，導致穩定度的問題。
相較之下，藉由控制電路240或RC網路242，電晶體MN2可在其源極電壓降低至參考電壓VR2減掉其閾值電壓之前被導通，進而減少過應力電壓(overstress voltage)(例如，電晶體MN2的汲極-源極電壓)，以增加電晶體MN2的穩定度及使用壽命。
此外，RC網路244可因應輸入訊號INb的高至低位準轉換(high to low transition)來降低控制訊號CS1p的訊號位準，使驅動節點ND1的訊號位準與電晶體MP2的控制端子的訊號位準之間的差值可輕易地到達電晶體MP2的的閾值電壓值，進而導通電晶體MP2。電晶體MP2、MN2與MN4可形成一放電路徑，以對驅動節點ND1進行放電。在時間t2後，輸入訊號IN可處在邏輯高位準，例如1.65V。
在某些實施例中，雖然因為電晶體MP0可處在導通狀態以對驅動節點ND1進行充電，驅動節點ND1可能會被緩慢地放電，但連接節點NX的訊號位準可用來加速驅動節點ND1的放電操作，進而緩和訊號爭搶的問題。例如，於時間t0與t2之間，由於連接節點NX位於連接節點NC1與驅動節點ND1之間，因此，連接節點NX的訊號位準會比輸出訊號OUTb的訊號位準下降得早且快。如此一來，受控於連接節點NX的訊號位準的電晶體MNX可在電晶體MN2導通之後立即被關斷，進而切斷反相器212的放電路徑。當電晶體MNX處於關斷狀態時，電晶體MP1可迅速地對驅動節點ND2進行充電，因而關斷電晶體MP0。當電晶體MP0處於關斷狀態時，驅動節點ND1可迅速地放電，使電晶體MP1可完全地導通。輸出訊號OUT可轉換至邏輯高位準，例如3.3V。再者，供應電壓VSP可經由電晶體MP3對連接節點NY進行充電，進而導通電晶體MNY，以鎖住儲存於驅動節點ND1與ND2的資料。值得注意的是，由於驅動節點ND1可迅速地放電，因此，可縮小電晶體MP2與MN2的尺寸。
在某些實施例中，當連接節點NY是由高電壓模式的供應電壓VSP所充電時，電晶體MN3的汲極-源極電壓可能會大於輸出訊號OUT的訊號擺幅，造成穩定性的問題。例如，輸出訊號OUT的訊號擺幅也可等於高電壓模式中供應電壓VSP與參考電壓VR2兩者的差。由於電晶體MN3的汲極是由供應電壓VSP所充電，因此，當電晶體MN3的源極電壓下降至低於參考電壓VR2時，電晶體MN3的汲極-源極電壓可能會大於輸出訊號OUT的訊號擺幅。由於電晶體MP5可因應輸入訊號INb的高至低位準轉換(時間t0與時間t2之間)來導通，因此，電晶體MN3的源極可被充電至參考電壓VR2的電壓位準，故而減少過應力電壓(例如，電晶體MN3的汲極-源極電壓)，據此增加電晶體MN3的穩定度及使用壽命。相似地，當驅動節點ND2是由供應電壓VSP所充電時，電晶體MNX1可將中繼節點NI1維持在參考電壓VR1的電壓位準，以延長電晶體MN1的使用壽命。因此，電晶體MP5與電晶體MNX1可稱為箝位器(clamper)。
在某些實施例中，RC網路246可調整控制訊號CS2n的訊號位準，因而加速連接節點NY的充電操作。舉例來說，在時間t0與t2之間，當電晶體MP5因應輸入訊號INb的高至低位準轉換而導通時，可將連接節點NC2往參考電壓VR2的電壓位準進行充電。此外，RC網路246可因應輸入訊號INb的高至低位準轉換，將控制訊號CS2n的訊號位準減少至低於參考電壓VR2的電壓位準，進而導通電晶體MN3。因此，參考電壓VR2可在電晶體MP5與MN3導通之後，立即對連接節點NY進行充電。
在時間t2與t3之間，由於輸入訊號IN處在邏輯高位準，RC網路242用以將控制訊號CS1n維持在參考電壓VR2的電壓位準。RC網路244用以將控制訊號CS1p維持在參考電壓VR1的電壓位準。
在時間t3與t4之間，輸入訊號IN進行高至低位準轉換，使輸入訊號INb進行低至高位準轉換。RC網路246可因應輸入訊號INb的低至高位準轉換，調整控制訊號CS2n的訊號位準。RC網路248可因應輸入訊號IN的高至低位準轉換，調整控制訊號CS2p的訊號位準。由於所屬領域中具有通常知識者應可瞭解，位準移位器200在輸入訊號INb的低至高位準轉換的期間之操作相似/相同於在輸入訊號IN的低至高位準轉換的期間之操作，因此，關於輸入訊號INb的低至高位準轉換的進一步說明在此便不再贅述。
除了電壓產生器202可改變供應電壓VSP、參考電壓VR1與參考電壓VR2各自的電壓位準之外，位準移位器200於低電壓模式的操作相似/相同於位準移位器200於高電壓模式的操作。由於所屬領域中具有通常知識者在閱讀圖2至圖5的相關段落說明之後，應可瞭解位準移位器200於低電壓模式的操作細節，因此，相似的說明在此便不再贅述。
藉由本揭示所提供的位準移位方案，位準移位器200可因應輸入訊號IN/INb的位準轉換來導通電路路徑，據以延長位準移位器200的電路元件在高電壓模式的使用壽命。此外，或者是，位準移位器200可根據一連接節點的訊號位準主動切斷放電路徑，以緩和訊號爭搶的問題，其中該連接節點的訊號位準係因應輸入訊號IN/INb的位準轉換而迅速地改變。
值得注意的是，圖2所示之電路結構只是方便說明而已，並非用來限制本揭示的範圍。在某些實施例中，驅動電路232可包含在驅動節點ND1與連接節點NC1之間的一電路路徑上彼此串聯耦接的兩個或超過兩個的多個電晶體。耦接於電晶體MNX的控制端子的連接節點NX可位於該些電晶體中的連續兩個電晶體之間。該連續兩個電晶體可以是(但不限於)彼此串聯耦接的一p通道電晶體與一n通道電晶體。在一電流訊號於該電路路徑導通時是從驅動節點ND1流向連接節點NC1的情形下，該p通道電晶體可設置在連接節點NX與驅動節點ND1之間，而該n通道電晶體可設置在連接節點NX與連接節點NC1之間。在一電流訊號於該電路路徑導通時是從連接節點NC1流向驅動節點ND1的情形下，該p通道電晶體可設置在連接節點NX與連接節點NC1之間，而該n通道電晶體可設置在連接節點NX與驅動節點ND1之間。相似地，在某些實施例中，驅動電路234可包含在驅動節點ND2與連接節點NC2之間的一電路路徑上彼此串聯耦接的兩個或超過兩個的多個電晶體。
圖6是根據本揭示某些實施例的圖1所示之位準移位器100的另一實作範例。除了控制電路640可將電晶體MP2與MP3各自的控制端子直接耦接於參考電壓VR1，以及將電晶體MN2與MN3各自的控制端子直接耦接於參考電壓VR2之外，位準移位器600的電路結構相似/相同於圖2所示之位準移位器200的電路結構。為方便說明，根據本揭示某些實施例的圖6所示之位準移位器600於高電壓模式的操作所涉及的示例性的訊號波形係繪示於圖7。於此實施例中，供應電壓VSP、參考電壓VR1與參考電壓VR2於高電壓模式中各自的電壓位準分別等於3.3V、1.65V與1.65V。
請連同圖6參閱圖7。在時間t0’之前，輸入訊號IN可處在邏輯低位準，例如0V。輸入訊號INb可處在邏輯高位準，例如1.65V。輸出訊號OUT處在邏輯低位準，例如參考電壓VR1之電壓位準。輸出訊號OUTb處在邏輯高位準，例如供應電壓VSP之電壓位準。因此，電晶體MP0與MN1導通，而電晶體MP1與MN0關斷。電晶體MNX1關斷，而電晶體MNY1導通。
此外，由於輸入訊號IN可處在邏輯低位準，因此，電晶體MN4處於關斷狀態，以及電晶體MP4處於導通狀態。連接節點NC1的訊號位準大致等於參考電壓VR2之電壓位準。因此控制端子耦接於參考電壓VR2的電晶體MN2因而處於關斷狀態。由於輸出訊號OUTb可處在邏輯高位準，因此，控制端子耦接於參考電壓VR1的電晶體MP2處於導通狀態。連接節點NX的訊號位準大致等於輸出訊號OUTb之訊號位準，使電晶體MNX導通。
再者，由於輸入訊號INb可處在邏輯高位準，因此，電晶體MN5處於導通狀態，以及電晶體MP5處於關斷狀態。連接節點NC2的訊號位準大致等於供應電壓VSS之電壓位準。控制端子耦接於參考電壓VR2的電晶體MN3因而處於導通狀態。連接節點NY的訊號位準大致等於供應電壓VSS之電壓位準，使電晶體MNY關斷。另外，由於輸出訊號OUT可處在邏輯低位準，因此，控制端子耦接於參考電壓VR1的電晶體MP3處於關斷狀態。
於時間t0’，輸入訊號IN的低至高位準轉換開始進行。於時間t1’，連接節點NC1的訊號位準降低至小於或等於參考電壓VR2之電壓位準減掉電晶體MN2的閾值電壓。電晶體MN2可因此導通，以及連接節點NX開始放電。此外，輸出訊號OUTb的訊號位準可開始下降。於時間t2’，輸出訊號OUT的訊號位準可轉換至邏輯高位準。
值得注意的是，當驅動節點ND1是經由電晶體MP2、MN2與MN4放電時，驅動節點ND1卻可能會經由處於導通狀態的電晶體MP0而被充電，造成訊號爭搶的問題。採用控制端子耦接於連接節點NX的電晶體MNX，可加速驅動節點ND1的放電操作，進而緩和訊號爭搶的問題。
舉例來說，於時間t1’與時間t2’之間，由於連接節點NX位於連接節點NC1與驅動節點ND1之間，因此其訊號位準會比輸出訊號OUTb的訊號位準下降得早且快。如此一來，受控於連接節點NX的訊號位準的電晶體MNX可在電晶體MN2導通之後立即被關斷，進而切斷反相器212的放電路徑。當電晶體MNX處於關斷狀態時，電晶體MP1可迅速地對驅動節點ND2進行充電，因而關斷電晶體MP0。當電晶體MP0處於關斷狀態時，驅動節點ND1可迅速地放電，使電晶體MP1可完全地導通。輸出訊號OUT可轉換至邏輯高位準，例如3.3V。再者，供應電壓VSP可經由電晶體MP3對連接節點NY進行充電，進而導通電晶體MNY，以鎖住儲存於驅動節點ND1與ND2的資料。值得注意的是，由於驅動節點ND1可迅速地放電，因此，可縮小電晶體MP2與MN2的尺寸。
在某些實施例中，當連接節點NY是由高電壓模式的供應電壓VSP所充電時，電晶體MN3的汲極-源極電壓可能會大於輸出訊號OUT的訊號擺幅，造成穩定性的問題。電晶體MP5(亦稱為箝位器)可用來對電晶體MN3的源極進行充電，以增加電晶體MN3的使用壽命。相似地，電晶體MNX1(亦稱為箝位器)可用來將中繼節點NI1維持在參考訊號VR1的訊號位準，進而增加電晶體MN1的使用壽命。
由於所屬領域中具有通常知識者在閱讀圖1至圖5的相關段落說明之後，應可瞭解位準移位器600的操作細節，因此，進一步的說明在此便不再贅述。
圖8是根據本揭示某些實施例的圖1所示之位準移位器100的另一實作範例。除了閂鎖電路810之外，位準移位器800的電路結構相似/相同於圖2所示之位準移位器200的電路結構。於此實施例中，閂鎖電路810可包含圖2所示之反相器212與214，其中反相器212與214均耦接於供應電壓VSP與參考電壓VR1之間。由於所屬領域中具有通常知識者在閱讀圖1至圖5的相關段落說明之後，應可瞭解位準移位器800可使用控制電路240以減少施加於驅動級230的電壓應力，因此，進一步的說明在此便不再贅述。
藉由本揭示所提供之位準移位方案，一位準移位器可因應一輸入訊號之位準轉換來導通一電路路徑，進而延長該位準移位器所包含的電路元件的使用壽命。此外，或者是，該位準移位器可根據一連接節點之訊號位準主動地斷開一放電路徑，進而緩和訊號爭搶的問題，其中該連接節點之訊號位準可因應該輸入訊號之位準轉換而迅速地改變。
上文的敘述簡要地提出了本揭示某些實施例的特徵，而使得所屬領域之通常知識者能夠更全面地理解本揭示的多種態樣。本揭示所屬領域之通常知識者當可理解，其可輕易地利用本揭示內容作為基礎，來設計或更動其他工藝與結構，以實現與此處所述之實施方式相同的目的及/或到達相同的優點。本揭示所屬領域之通常知識者應當明白，這些均等的實施方式仍屬於本揭示內容的精神與範圍，且其可進行各種變更、替代與更動，而不會悖離本揭示內容的精神與範圍。
100, 200, 600, 800: 位準移位器 110, 210, 810: 閂鎖電路 120, 220: 輸入級 122, 124, 222, 224: 輸入電路 126, 212, 214, 226: 反相器 130, 230: 驅動級 132, 134, 232, 234: 驅動電路 140, 240, 640: 控制電路 202: 電壓產生器 242, 244, 246, 248, 340, 440A~440F: 電阻電容網路 342: 電阻電路 344: 電容電路 NC1, NC2, NX, NY: 連接節點 ND1, ND2: 驅動節點 NI1, NI2: 中繼節點 MN0~MN5, MNX, MNX1, MNY, MNY1, MP0~MP5: 電晶體 MPD1, MPD2, MPD3, MP6: p通道電晶體 MND1, MND2, MND3, MN6: n通道電晶體 TN2, TN3, TP2, TP3, T0: 輸出端子 R1, R2: 電阻 C1: 電容 VSP, VSS: 供應電壓 VR1, VR2: 參考電壓 OUT, OUTb: 輸出訊號 {CS1}, {CS2}: 一組控制訊號 CS1, CS1n, CS1p, CS2, CS2n, CS2p, CS: 控制訊號 IN, INb, IN0: 輸入訊號 MS: 模式選擇訊號 RS0: 參考訊號 t0~t4, t0’~t2’: 時間
搭配附隨圖式來閱讀下文的實施方式，可清楚地理解本揭示的多種態樣。應注意到，根據本領域的標準慣例，圖式中的各種特徵並不一定是按比例進行繪製的。事實上，為了能夠清楚地描述，可任意放大或縮小某些特徵的尺寸。 圖1是根據本揭示某些實施例的示例性的位準移位器的方塊示意圖。 圖2是根據本揭示某些實施例的圖1所示之位準移位器的一實作範例。 圖3是根據本揭示某些實施例的用以實施圖2所示之電阻電容網路之至少其一的示例性的電阻電容網路的方塊示意圖。 圖4A至圖4F是圖3所示之電阻電容網路的某些實作範例。 圖5是根據本揭示某些實施例的圖2所示之位準移位器操作在高電壓模式所涉及的訊號波形圖。 圖6是根據本揭示某些實施例的圖1所示之位準移位器的另一實作範例。 圖7是根據本揭示某些實施例的圖6所示之位準移位器於高電壓模式的操作所涉及的示例性的訊號波形的示意圖。 圖8是根據本揭示某些實施例的圖1所示之位準移位器的另一實作範例。
100: 位準移位器 110: 閂鎖電路 120: 輸入級 122, 124: 輸入電路 126: 反相器 130: 驅動級 132, 134: 驅動電路 140: 控制電路 NC1, NC2: 連接節點 ND1, ND2: 驅動節點 VSP: 供應電壓 VR1: 參考電壓 OUT, OUTb: 輸出訊號 {CS1}, {CS2}: 一組控制訊號 CS1, CS2: 控制訊號 IN, INb: 輸入訊號

Claims (20)

  1. 一種位準移位器，包含：一閂鎖電路，根據一第一驅動節點之訊號位準與一第二驅動節點之訊號位準產生一輸出訊號；一輸入級，用以接收一輸入訊號以調整一連接節點之訊號位準；一驅動級，根據一組控制訊號將該連接節點耦接於該第一驅動節點，以驅動該第一驅動節點，其中該驅動級包含耦接於該連接節點與該第一驅動節點之間的一第一電晶體；該第一電晶體之一控制端子用以接收該組控制訊號中的一控制訊號；以及一控制電路，耦接於該輸入級與該驅動級，用以在該輸入訊號的位準轉換的期間，藉由調整該組控制訊號中每一控制訊號之訊號位準，來控制該驅動級以將該連接節點耦接於該第一驅動節點，其中該控制電路包含：一電阻電容網路，耦接於該第一電晶體之該控制端子，用以產生該控制端子所接收之該控制訊號，並因應該輸入訊號的位準轉換來調整該控制端子所接收之該控制訊號的訊號位準。
  2. 如請求項1所述之位準移位器，其中在該第一驅動節點與該連接節點各自的訊號位準之間的差值超過該輸出訊號的訊號擺幅之前，該連接節點係耦接於該第一驅動節點。
  3. 如請求項1所述之位準移位器，其中在該輸入訊號的位準轉換之後， 該控制電路用以將該組控制訊號中的每一控制訊號維持在一參考訊號位準。
  4. 如請求項3所述之位準移位器，其中該參考訊號位準係等於該輸出訊號之訊號範圍的邊界位準。
  5. 如請求項1所述之位準移位器，其中該第一電晶體之一第一連接端子耦接於該第一驅動節點，以及該第一電晶體之一第二連接端子耦接於該連接節點；在該第一連接端子與該第二連接端子各自的訊號位準之間的差值超過該輸出訊號的訊號擺幅與該第一電晶體之閾值電壓兩者的總和之前，該控制電路用以導通該第一電晶體以將該第二連接端子耦接於該第一連接端子。
  6. 如請求項1所述之位準移位器，其中該電阻電容網路包含一輸出端子、一電阻電路以及一電容電路，該輸出端子耦接該第一電晶體之該控制端，並用以輸出該組控制訊號中的該控制訊號，該電阻電路耦接於該輸出端子與一參考訊號之間，以及該電容電路耦接於該輸入訊號與該輸入訊號之一反相訊號兩者中的一訊號與該輸出端子之間。
  7. 如請求項6所述之位準移位器，其中該電阻電路根據該參考訊號將一參考訊號位準施加於該輸出端子；該電容電路用以因應該輸入訊號的位準轉換而調整該輸出端子之訊號位準，據以調整該控制訊號之該訊號位準。
  8. 如請求項7所述之位準移位器，其中該參考訊號位準等於該輸出訊號之訊號範圍的邊界位準。
  9. 如請求項6所述之位準移位器，其中該電容電路用以接收該輸入訊號與該反相訊號兩者中的該訊號，以及因應該輸入訊號的位準轉換而調整該輸出端子的訊號位準，據以調整該控制訊號的該訊號位準。
  10. 如請求項6所述之位準移位器，其中該電阻電路包含一第一電路組態、一第二電路組態與一第三電路組態的其中之一；該第一電路組態包含：一第一電阻性元件，耦接於該輸出端子與該參考訊號之間；該第二電路組態包含：一第二電阻性元件，耦接於該輸出端子與該參考訊號之間；以及一第三電阻性元件，耦接於該輸出端子與不同於該參考訊號的另一參考訊號之間；以及該第三電路組態包含：並聯耦接於該輸出端子與該參考訊號之間的一第一電晶體及一第二電晶體，其中該第一電晶體係為接成二極體形式的電晶體，以及該第二電晶體之控制端子耦接於該輸入訊號與該反相訊號兩者中的該訊號。
  11. 如請求項1所述之位準移位器，其中該閂鎖電路耦接於一供應電壓與一參考電壓之間，且該閂鎖電路包含： 一第一反相器與一第二反相器，交錯耦接於該第一驅動節點與該第二驅動節點之間，其中該第一反相器耦接於該供應電壓與一中繼節點之間，該第一反相器用以產生該輸出訊號；以及一第二電晶體，耦接於該中繼節點與該參考電壓之間，其中該第二電晶體之控制端子耦接到位於該第一驅動節點與該連接節點之間的一電路路徑上的另一連接節點。
  12. 如請求項11所述之位準移位器，其中該驅動級包含在該電路路徑上彼此串聯耦接的複數個電晶體，該第一電晶體是該複數個電晶體之中的一電晶體，該另一連接節點位於該複數個電晶體中連續兩個電晶體之間。
  13. 如請求項12所述之位準移位器，其中該連續兩個電晶體的其中之一是一p通道電晶體，該連續兩個電晶體的其中之另一是一n通道電晶體；當該電路路徑導通時，一電流訊號從該第一驅動節點與該連接節點其中的一節點流向該第一驅動節點與該連接節點其中的另一節點；該p通道電晶體設置於該第一驅動節點與該連接節點其中的該節點與該另一連接節點之間，以及該n通道電晶體設置於該第一驅動節點與該連接節點其中的該另一節點與該另一連接節點之間。
  14. 如請求項11所述之位準移位器，其中該閂鎖電路另包含：一第三電晶體，耦接於該參考電壓與該中繼節點之間，其中該第三電晶體之控制端子耦接於該第二驅動節點。
  15. 一種位準移位器，包含：一輸入級，用以接收一輸入訊號以調整一第一連接節點之訊號位準及一第二連接節點之訊號位準；一驅動級，耦接於該第一連接節點與該第二連接節點，其中該驅動級用以將該第一連接節點耦接於一第一驅動節點進以驅動該第一驅動節點，以及用以將該第二連接節點耦接於一第二驅動節點進以驅動該第二驅動節點；以及一閂鎖電路，耦接於一供應電壓與一參考電壓之間，該閂鎖電路包含：一第一反相器與一第二反相器，交錯耦接於該第一驅動節點與該第二驅動節點之間，其中該第一反相器耦接於該供應電壓與一第一中繼節點之間，該第二反相器耦接於該供應電壓與一第二中繼節點之間，該第一反相器根據該第一驅動節點之訊號位準與該第二驅動節點之訊號位準用以產生一輸出訊號；一第一電晶體，耦接於該第一中繼節點與該參考電壓之間，其中該第一電晶體之控制端子耦接到位於該第一驅動節點與該第一連接節點之間的一第一電路路徑上的一第三連接節點；以及一第二電晶體，耦接於該第二中繼節點與該參考電壓之間，其中該第二電晶體之控制端子耦接到位於該第二驅動節點與該第二連接節點之間的一第二電路路徑上的一第四連接節點。
  16. 如請求項15所述之位準移位器，其中該驅動級包含在該第一電路路徑上彼此串聯耦接的複數個電晶體，該第三連接節點位於該複數個電晶體中 連續兩個電晶體之間。
  17. 如請求項16所述之位準移位器，其中該連續兩個電晶體的其中之一是一p通道電晶體，該連續兩個電晶體的其中之另一是一n通道電晶體；當該第一電路路徑導通時，一電流訊號從該第一驅動節點與該第一連接節點其中的一節點流向該第一驅動節點與該第一連接節點其中的另一節點；該p通道電晶體設置於該第一驅動節點與該第一連接節點其中的該節點與該第三連接節點之間，以及該n通道電晶體設置於該第一驅動節點與該第一連接節點其中的該另一節點與該第三連接節點之間。
  18. 如請求項15所述之位準移位器，其中該閂鎖電路另包含：一第三電晶體，耦接於該參考電壓與該第一中繼節點之間，其中該第三電晶體之控制端子耦接於該第二驅動節點；以及一第四電晶體，耦接於該參考電壓與該第二中繼節點之間，其中該第四電晶體之控制端子耦接於該第一驅動節點。
  19. 一種位準移位器，包含：一第一反相器與一第二反相器，交錯耦接於一第一驅動節點與一第二驅動節點之間，其中該第一反相器用以產生一第一輸出訊號，該第二反相器用以產生與該第一輸出訊號互補的一第二輸出訊號；一第一輸入電路，用以接收一輸入訊號以調整一第一連接節點之訊號位準；一第二輸入電路，用以接收該輸入訊號之一反相訊號以調整一第 二連接節點之訊號位準；一第一驅動電路，根據一第一控制訊號將該第一連接節點耦接於該第一驅動節點，進以驅動該第一驅動節點；一第二驅動電路，根據一第二控制訊號將該第二連接節點耦接於該第二驅動節點，進以驅動該第二驅動節點；一第一電阻電容網路，包含一第一輸出端子、一第一電阻電路與一第一電容電路，其中該第一輸出端子用以輸出該第一控制訊號，該第一電阻電路耦接於該第一輸出端子與一參考訊號之間，以及該第一電容電路耦接於該輸入訊號與該反相訊號兩者中的一訊號與該第一輸出端子之間；以及一第二電阻電容網路，包含一第二輸出端子、一第二電阻電路與一第二電容電路，其中該第二輸出端子用以輸出該第二控制訊號，該第二電阻電路耦接於該第二輸出端子與該參考訊號之間，以及該第二電容電路耦接於該輸入訊號與該反相訊號兩者中的另一訊號與該第二輸出端子之間。
  20. 如請求項19所述之位準移位器，其中該第一電阻電路包含一第一電路組態、一第二電路組態與一第三電路組態的其中之一；該第一電路組態包含：一第一電阻性元件，耦接於該第一輸出端子與該參考訊號之間；該第二電路組態包含：一第二電阻性元件，耦接於該第一輸出端子與該參考訊號之間；以及 一第三電阻性元件，耦接於該第一輸出端子與不同於該參考訊號的另一參考訊號之間；以及該第三電路組態包含：並聯耦接於該第一輸出端子與該參考訊號之間的一第一電晶體及一第二電晶體，其中該第一電晶體係為接成二極體形式的電晶體，以及該第二電晶體之控制端子耦接於該輸入訊號與該反相訊號兩者中的該訊號。
TW109138258A 2020-01-22 2020-11-03 具有電壓容忍力的位準移位器 TWI737532B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/749,366 US10804884B1 (en) 2020-01-22 2020-01-22 Voltage tolerant level shifter
US16/749,366 2020-01-22

Publications (2)

Publication Number Publication Date
TW202130122A TW202130122A (zh) 2021-08-01
TWI737532B true TWI737532B (zh) 2021-08-21

Family

ID=72749881

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109138258A TWI737532B (zh) 2020-01-22 2020-11-03 具有電壓容忍力的位準移位器

Country Status (3)

Country Link
US (1) US10804884B1 (zh)
CN (1) CN113162601B (zh)
TW (1) TWI737532B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11422581B2 (en) * 2020-08-21 2022-08-23 Arm Limited Dynamic biasing techniques
US11462283B2 (en) 2020-08-26 2022-10-04 Micron Technology, Inc. Latch circuits with improved single event upset immunity and related systems, apparatuses, and methods
JP2022088997A (ja) 2020-12-03 2022-06-15 キオクシア株式会社 半導体集積回路
KR20230110443A (ko) 2022-01-11 2023-07-24 창신 메모리 테크놀로지즈 아이엔씨 신호 라인 구조, 신호 라인 구동 방법 및 신호 라인 회로
CN116470902A (zh) * 2022-01-11 2023-07-21 长鑫存储技术有限公司 信号线结构、信号线驱动方法以及信号线电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6803801B2 (en) * 2002-11-07 2004-10-12 Lsi Logic Corporation CMOS level shifters using native devices
TW201042918A (en) * 2009-05-21 2010-12-01 Ememory Technology Inc Level shift circuit without high voltage stress of trasistors and operating at low voltages
US8169234B1 (en) * 2008-02-28 2012-05-01 Marvell Israel (M.I.S.L.) Ltd. No stress level shifter
TW201336232A (zh) * 2012-02-21 2013-09-01 Global Unichip Corp 具有低輸入電壓轉寬範圍高輸出電壓的高速準位切換器
US9553584B2 (en) * 2014-12-23 2017-01-24 International Business Machines Corporation Level-shifting latch

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI230507B (en) 2003-11-18 2005-04-01 Admtek Inc High voltage compatible output buffer consisted of low voltage devices
US8531227B2 (en) 2010-07-16 2013-09-10 Stmicroelectronics International N.V. Level shifter
US9748957B2 (en) * 2014-03-31 2017-08-29 Stmicroelectronics International N.V. Voltage level shifter circuit, system, and method for wide supply voltage applications

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6803801B2 (en) * 2002-11-07 2004-10-12 Lsi Logic Corporation CMOS level shifters using native devices
US8169234B1 (en) * 2008-02-28 2012-05-01 Marvell Israel (M.I.S.L.) Ltd. No stress level shifter
TW201042918A (en) * 2009-05-21 2010-12-01 Ememory Technology Inc Level shift circuit without high voltage stress of trasistors and operating at low voltages
TW201336232A (zh) * 2012-02-21 2013-09-01 Global Unichip Corp 具有低輸入電壓轉寬範圍高輸出電壓的高速準位切換器
US9553584B2 (en) * 2014-12-23 2017-01-24 International Business Machines Corporation Level-shifting latch

Also Published As

Publication number Publication date
CN113162601A (zh) 2021-07-23
TW202130122A (zh) 2021-08-01
US10804884B1 (en) 2020-10-13
CN113162601B (zh) 2024-06-11

Similar Documents

Publication Publication Date Title
TWI737532B (zh) 具有電壓容忍力的位準移位器
US7026855B2 (en) Semiconductor device to prevent a circuit from being inadvertently active
JP2993462B2 (ja) 出力バッファ回路
JP3689197B2 (ja) レベルシフト回路
JP6336831B2 (ja) インタフェース回路、それを用いた半導体集積回路
US8643426B2 (en) Voltage level shifter
US7952388B1 (en) Semiconductor device
JPH11274912A (ja) レベルシフト回路
JP5756424B2 (ja) 半導体装置
TW200919966A (en) Output buffer circuit, low-power bias circuit thereof, and input buffer circuit
TW201813301A (zh) 位準移位電路及半導體裝置
US7659748B2 (en) Electronic device and integrated circuit
TWI739695B (zh) 轉壓器
US20130222036A1 (en) Voltage level converting circuit
JP4724575B2 (ja) レベル変換回路
US8736311B2 (en) Semiconductor integrated circuit
JP4386918B2 (ja) レベルシフト回路及びこれを備えた半導体集積回路
EP2779456B1 (en) Method for reducing overdrive need in mos switching and logic circuit
KR20130131070A (ko) 전압 레벨 쉬프터
JPH10303732A (ja) レベル変換回路
US11979155B2 (en) Semiconductor integrated circuit device and level shifter circuit
US10418998B1 (en) Level shifter circuit and method thereof
KR100319288B1 (ko) 고속, 저 스큐 ｃｍｏｓ-ｅｃｌ컨버터
US6124734A (en) High-speed push-pull output stage for logic circuits
TWM645482U (zh) 高速低功率損耗電位轉換器