CN116250182A

CN116250182A - 具有自偏置的基于锁存的电平移位器电路

Info

Publication number: CN116250182A
Application number: CN202180061950.3A
Authority: CN
Inventors: M·拉杰; P·厄帕德亚亚
Original assignee: Xilinx Inc
Current assignee: Xilinx Inc
Priority date: 2020-09-24
Filing date: 2021-07-07
Publication date: 2023-06-09
Also published as: JP2023542963A; EP4218137A1; KR20230071146A; WO2022066262A1; US11190172B1

Abstract

本文所述的示例整体涉及包括具有自偏置的基于锁存的电平移位器电路的集成电路。在一个示例中，集成电路包括第一锁存器、第二锁存器和输出级电路。该第一锁存器和该第二锁存器均包括偏置电路，该偏置电路电连接到相应锁存节点并且被配置为在相应锁存节点处提供偏置电压，该相应锁存节点电耦合到信号输入节点。该输出级电路具有第一输入节点和第二输入节点以及第三输出节点，该第一输入节点和该第二输入节点分别电连接到该第一锁存器和该第二锁存器的第一输出节点和第二输出节点。该输出级电路被配置为响应于该第一输入节点和该第二输入节点的相应电压而响应式地将该第三输出节点的电压上拉与下拉。

Description

具有自偏置的基于锁存的电平移位器电路

政府权利

本发明在美国政府支持下根据国防部高级研究计划局颁布的第HR0011-19-3-0004号协议而完成。美国政府享有本发明的某些权利。

技术领域

本公开的示例整体涉及包括具有自偏置的基于锁存的电平移位器电路的集成电路。

背景技术

集成电路(IC)可实现电平移位器电路以改变信号的电平或电压摆动。例如，电平移位器电路可将可高达第一供电电压的信号的电平或电压摆动改变为可高达第二不同供电电压的电平或电压摆动。电平移位器电路可实现于IC中的不同电压域之间。电平移位器电路可嵌入驱动器电路之中或实现为驱动器电路，诸如光学驱动器电路。光学驱动器电路可例如将信号的可高达IC(例如，其用于生成信号)的较低供电电压的电压摆动改变为可高达足以驱动光学装置的较高供电电压的电压摆动。

发明内容

本文所述的示例整体涉及包括具有自偏置的基于锁存的电平移位器电路的集成电路。通过在锁存节点处提供偏置，可以使锁存输出节点上输出的以及输入到输出级电路中的信号的相应共模电压保持在适当电平，即使在高频率下和/或在减小的供电电压下也是如此。另外，在一些示例中，输出级电路的输出节点上输出的输出信号可保持逻辑“1”的长序列和逻辑“0”的长序列而不下降。

本文所述的一个示例是集成电路。该集成电路包括第一锁存电路、第二锁存电路和输出级电路。第一锁存电路具有第一锁存节点和第一输出节点。第一锁存节点电耦合到信号输入节点。第一锁存电路包括第一偏置电路，其电连接到第一锁存节点并且被配置为在第一锁存节点处提供偏置电压。第二锁存电路具有第二锁存节点和第二输出节点。第二锁存节点电耦合到信号输入节点。第二锁存电路包括第二偏置电路，其电连接到第二锁存节点并且被配置为在第二锁存节点处提供偏置电压。输出级电路具有第一输入节点、第二输入节点和第三输出节点。第一输入节点电连接到第一输出节点。第二输入节点电连接到第二输出节点。输出级电路被配置为响应于第一输入节点和第二输入节点的相应电压而响应式地将第三输出节点的电压上拉与下拉。

本文所述的另一示例是集成电路。该集成电路包括电平移位器电路。该电平移位器电路包括非电平移位锁存电路和电平移位锁存电路。该非电平移位锁存电路具有第一锁存节点和第一输出节点。第一锁存节点电耦合到电平移位器电路的信号输入节点。该非电平移位锁存电路包括第一DC偏置电路，其被配置为在第一锁存节点处提供第一DC偏置电压。该电平移位锁存电路具有第二锁存节点和第二输出节点。第二锁存节点电耦合到电平移位器电路的信号输入节点。电平移位锁存电路包括第二DC偏置电路，其被配置为在第二锁存节点处提供第二DC偏置电压。

本文所述的另一示例是操作集成电路的方法。在输入节点处接收输入信号。该输入节点电耦合到第一锁存节点和第二锁存节点。非电平移位锁存电路包括第一锁存节点以及电连接到第一锁存节点的第一DC偏置电路。电平移位锁存电路包括第二锁存节点以及电连接到第二锁存节点的第二DC偏置电路。基于第一锁存节点上的信号，非电平移位锁存电路生成非电平移位信号。基于第二锁存节点上的信号，电平移位锁存电路生成电平移位信号。从输出级电路输出输出信号。响应于非电平移位信号和电平移位信号，输出级电路生成输出信号。

参考以下详细描述，可以理解这些和其他方面。

附图说明

为了能够详细理解上述特征的方式，通过参考示例性实现方式，可获得上文简要概述的更具体描述，其中一些示例性实现方式在附图中示出。然而，应注意，附图仅示出了典型的示例性实现方式，因此不应视为限制了其范围。

图1示出了根据一些示例的示例性电平移位器电路。

图2是根据一些示例的用于操作包括电平移位器电路的集成电路的方法的流程图。

为了便于理解，在可能的情况下，使用相同的附图标记来表示附图中共有的相同元件。在有利的条件下，预期可将一个示例的元件并入其他示例中。

具体实施方式

本文所述的示例整体涉及包括具有自偏置的基于锁存的电平移位器电路的集成电路。本文所述示例的各方面整体涉及电平移位器电路，但在光学驱动器电路的上下文中，描述了特定示例。一般地，在本文所述的示例中，电平移位器电路包括电连接于不同供电节点对之间的锁存器，这些供电节点对被配置为处于不同供电电压。每个锁存器具有经偏置的锁存节点。在一些示例中，锁存节点通过被电连接到反相器(诸如，互补型装置(例如，互补型金属氧化物半导体(CMOS)反相器)的输入节点和输出节点而进行偏置。锁存器的相应输出节点电连接到输出级电路的输入节点，该输出级电路被配置为响应式地将输出级电路的输出节点上的电压上拉与下拉。通过在锁存节点处提供偏置，可以使锁存输出节点上输出的以及输入到输出级电路中的信号的相应共模电压保持在适当电平，即使在高频率下和/或在减小的供电电压下也是如此。另外，在一些示例中，通过将每个锁存器的(例如)偏置反相器的可驱动性与反馈反相器的可驱动性匹配，可以使输出级电路的输出节点上输出的输出信号保持逻辑“1”的长序列及逻辑“0”的长序列而不下降。

下文中参考附图描述了各种特征。应当注意，附图可以按比例绘制也可以不按比例绘制，并且相似结构或功能的元件在所有附图中由相似的附图标记来表示。应当注意，附图仅旨在便于对这些特征进行描述。它们并不旨在对所要求保护的发明进行详尽描述或者对所要求保护的发明的范围进行限制。另外，所示的示例不必具有所有所示的方面或优点。结合具体示例所述的方面或优点不一定限于该示例，并且即使未如此说明或未如此明确描述，也可在任何其他示例中实践。此外，本文所述的方法可按具体操作次序来描述，但根据其他示例的其他方法可按具有更多或更少操作的各种其他次序(例如，包括各种操作的不同连续或并列执行)来实现。

在以下描述中，在各种电路的操作的上下文中，描述了各种信号(例如，电压和/或电流)。所述信号指示其上施加了或传播了信号的对应节点，并且还指示了通信耦合和/或电连接的节点。例如，对于从第一电路输出的且输入到第二电路中的信号的描述指示了第一电路的输出节点(在其上，信号从第一电路输出)通信地耦合和/或电连接到第二电路的输入节点(在其上，信号被输入到第二电路)。在以下描述中可省略对此类节点的明确描述，但是本领域普通技术人员将易于理解这些节点的存在。

图1示出了根据一些示例的示例性电平移位器电路。在所示的示例中，该电平移位器电路还是光学驱动器电路100。在此示例中，电平移位器电路为光学驱动器电路100，其被配置为接收可具有较低电压摆动的输入信号D_in并且生成可具有较高电压摆动的输出信号D_out。出于本文论述的目的，输入信号D_in可具有介于第一供电电压VDD₁与接地电位之间的较低电压摆动，并且输出信号D_out可具有介于第二供电电压VDD₂与接地电位之间的较高电压摆动，其中第二供电电压VDD₂大于第一供电电压VDD₁。在一些方面，第一供电电压VDD₁可等于约0.9伏，并且第二供电电压VDD₂可等于约1.8伏。在其他示例中，第一供电电压VDD₁和第二供电电压VDD₂可以是其他合适的电压。

与接地节点、第一供电节点VDD₁和第二供电节点VDD₂(在其上，提供了接地电位、第一供电电压VDD₁和第二供电电压VDD₂)一起示出并描述图1的示例。在其他示例中，可实现不同的供电电压或电位。更一般地，可将接地节点和接地电位分别视作第一供电节点和第一供电电压；可将第一供电节点VDD₁和第一供电电压VDD₁分别视作第二供电节点和第二供电电压；并且可将第二供电节点VDD₂和第二供电电压VDD₂分别视作第三供电节点和第三供电电压。在此通用公式中，第二供电电压大于第一供电电压，并且第三供电电压大于第二供电电压。

光学驱动器电路100包括缓冲电路110、非电平移位锁存电路120、电平移位锁存电路130、下拉电路140、上拉电路150和电感电路160。在所示的示例中，缓冲电路110被配置为在输入节点102上接收输入信号D_in，并且下拉电路140、上拉电路150和电感电路160形成光学驱动器电路100的输出级电路，该输出级电路在光学驱动器电路100的输出节点104上，将输出信号D_out提供到发射器(TX)凸块170。TX凸块170可耦合到电光转换器180，例如电吸收调制器(EAM)、环形调制器(RM)或任何其他合适的电光转换器。

尽管被描述为光学驱动器电路100，但是缓冲电路110、非电平移位锁存电路120、电平移位锁存电路130、下拉电路140和上拉电路150可被实现为用于任何适当应用场景的基于锁存的电平移位器电路。本领域普通技术人员将易于理解此类应用场景。

缓冲电路110具有输入节点，该输入节点是或者电连接到输入节点102并被配置为接收输入信号D_in。缓冲电路110包括电串联于输入节点102与第一节点N1之间的反相器111和反相器112。反相器111的输入节点电连接到缓冲电路110的输入节点102。反相器111的输出节点电连接到反相器112的输入节点。反相器112的输出节点是缓冲电路110的输出节点并且电连接到第一节点N1。反相器111和反相器112包括电连接到第一供电节点VDD₁和接地节点的电源节点。第一供电节点VDD₁被配置为在操作中处于第一供电电压VDD₁，并且接地节点被配置为在操作中处于接地电位。反相器111和反相器112可用于缓冲并驱动输入信号D_in，以具有介于接地电位(例如，0伏)与第一供电电压VDD₁之间的轨对轨电压摆动。在一些示例中，反相器111和反相器112均可为互补型装置(例如，CMOS)反相器。

缓冲电路110的输出节点(例如，其电连接到第一节点N1)电连接到非电平移位锁存电路120的输入节点和电平移位锁存电路130的输入节点。非电平移位锁存电路120包括电容器121和反相器122、123、124。电容器121的第一端子是非电平移位锁存电路120的输入节点，并且电连接到缓冲电路110的输出节点。电容器121的第二端子(与电容器121的第一端子相对)、反相器122的输入节点、反相器123的输出节点以及反相器124的输入输出节点电连接在一起并且形成锁存节点N1A。反相器122的输出节点与反相器123的输入节点电连接在一起，并且形成非电平移位锁存电路120的输出节点N2。非电平移位锁存电路120的输出节点N2电连接到下拉电路140的输入节点。反相器122、123、124均包括电连接到第一供电节点VDD₁和接地节点的电源节点。在一些示例中，反相器122、123、124均可为互补型装置(例如，CMOS)反相器。

电容器121可阻断输入信号D_in的DC分量。反相器122、123形成反相锁存，其被配置为在输出节点N2处存储输入信号D_in的逻辑求补值。反相器124在电连接时是DC偏置电路，并且向非电平移位锁存电路120提供自偏置电压。由反相器124提供的自偏置(例如，DC偏置电压)准许由反相器122、123形成的锁存器维持适当偏置，诸如甚至当锁存节点N1A处的转变强度很小时，例如当第一电源工作电压VDD₁低于标称值时。这还准许存储在输出节点N2处的逻辑求补值维持适当的共模电压。在电容器121阻断了DC分量的情况下，于输入信号D_in的边沿处，由反相器122、123形成的锁存器可以在各逻辑状态之间转变。

电平移位锁存电路130包括电容器131和反相器132、133、134。电容器131的第一端子是电平移位锁存电路130的输入节点，并且电连接到缓冲电路110的输出节点。电容器131的第二端子(与电容器131的第一端子相对)、反相器132的输入节点、反相器133的输出节点以及反相器134的输入输出节点电连接在一起并且形成锁存节点N1B。反相器132的输出节点与反相器133的输入节点电连接在一起，并且形成电平移位锁存电路130的输出节点N3。电平移位锁存电路130的输出节点N3电连接到上拉电路150的输入节点。反相器132、133、134均包括电连接到第二供电节点VDD₂和第一供电节点VDD₁的电源节点。第二供电节点VDD₂被配置为在操作中处于第二供电电压VDD₂。在一些示例中，反相器132、133、134均可为互补型装置(例如，CMOS)反相器。

电容器131可阻断输入信号D_in的DC分量。反相器132、133形成反相锁存，其被配置为在输出节点N3处存储输入信号D_in的逻辑求补值。此外，因为反相器132、133的电源节点电连接于第二供电节点VDD₂与第一供电节点VDD₁之间，第二供电电压VDD₂和第一供电电压VDD₁分别提供在第二供电节点和第一供电节点上，所以电平移位锁存电路130也可对输入信号D_in进行电平移位以生成电平移位信号D_high，该电平移位信号是输入信号D_in的逻辑求补值，从而具有介于约第二供电电压VDD₂与第一供电电压VDD₁之间的电压摆动。反相器134在电连接时是DC偏置电路，并且向电平移位锁存电路130提供自偏置电压。由反相器134提供的自偏置(例如，DC偏置电压)准许由反相器132、133形成的锁存器维持适当偏置，诸如甚至当锁存节点N1B处的转变强度很小时，例如当第二电源工作电压VDD₂低于标称值时。这还准许存储在输出节点N3处的逻辑求补值维持适当的共模电压。在电容器131阻断了DC分量的情况下，于输入信号D_in的边沿处，由反相器132、133形成的锁存器可以在各逻辑状态之间转变。

在操作中，反相器124在锁存节点N1A处提供偏置电压，如果假设接地电位为0V，那么该偏置电压在所示的示例中可为VDD₁/2，并且反相器134在锁存节点N1B处提供偏置电压，该偏置电压在所示的示例中可为(VDD₂+VDD₁)/2。当输入信号D_in被驱动至高逻辑状态时，缓冲电路110将第一节点N1上的信号驱动至高逻辑状态(例如，驱动至第一供电电压VDD₁)，这使锁存节点N1A、N1B上的相应信号被驱动至高逻辑状态(例如，驱动至第一供电电压VDD₁)。

响应于锁存节点N1A上的高逻辑状态，反相器122将输出节点N2驱动至低逻辑状态(例如，驱动至接地电位)，并且响应于输出节点N2上的低逻辑状态，反相器123尝试将锁存节点N1A朝向第一供电电压VDD₁往高值驱动。反相器124尝试将锁存节点N1A朝向偏置电压(例如，VDD₁/2)驱动。在一些示例中，反相器123、124的可驱动性是相等的。更具体来说，反相器123的每个n型晶体管可具有与反相器124的相应n型晶体管相同的沟道宽度和沟道长度(且反之亦然)，并且反相器123的每个n型晶体管可具有与反相器124的相应p型晶体管相同的沟道宽度和沟道长度(且反之亦然)。反相器123的物理布局可以与集成电路中的反相器124相同。假设反相器123、124具有相同的可驱动性，那么将锁存节点N1A朝向(3/4)VDD₁驱动，其大于反相器122的切换阈值，该切换阈值使反相器122继续将输出节点N2驱动至低逻辑状态。

响应于锁存节点N1B上的高逻辑状态，反相器132将输出节点N3驱动至低逻辑状态(例如，驱动至第一供电电压VDD₁)，并且响应于输出节点N3上的低逻辑状态，反相器133尝试将锁存节点N1B朝向第二供电电压VDD₂往高值驱动。反相器134尝试将锁存节点N1B朝向偏置电压(例如，(VDD₂+VDD₁)/2)驱动。在一些示例中，反相器133、134的可驱动性是相等的。更具体来说，反相器133的每个n型晶体管可具有与反相器134的相应n型晶体管相同的沟道宽度和沟道长度(且反之亦然)，并且反相器133的每个n型晶体管可具有与反相器134的相应p型晶体管相同的沟道宽度和沟道长度(且反之亦然)。反相器133的物理布局可以与集成电路中的反相器134相同。假设反相器133、134具有相同的可驱动性，那么将锁存节点N1B朝向[(3/4)VDD₂+(1/4)VDD₁]驱动，其大于反相器132的切换阈值，该切换阈值使反相器132继续将输出节点N3驱动至低逻辑状态。

当输入信号D_in被驱动至低逻辑状态时，缓冲电路110将第一节点N1上的信号驱动至低逻辑状态(例如，驱动至接地电位)，这使锁存节点N1A、N1B上的相应信号被驱动至低逻辑状态(例如，接地电位)。

响应于锁存节点N1A上的低逻辑状态，反相器122将输出节点N2驱动至高逻辑状态(例如，驱动至第一供电电压VDD₁)，并且响应于输出节点N2上的高逻辑状态，反相器123尝试将锁存节点N1A朝向接地电位往低值驱动。反相器124尝试将锁存节点N1A朝向偏置电压(例如，VDD₁/2)驱动。假设如上所述的反相器123、124具有相同的可驱动性，那么将锁存节点N1A朝向(1/4)VDD₁驱动，其小于反相器122的切换阈值，该切换阈值使反相器122继续将输出节点N2驱动至高逻辑状态。

响应于锁存节点N1B上的低逻辑状态，反相器132将输出节点N3驱动至高逻辑状态(例如，驱动至第二供电电压VDD₂)，并且响应于输出节点N3上的高逻辑状态，反相器133尝试将锁存节点N1B朝向第一供电电压VDD₁往低值驱动。反相器134尝试将锁存节点N1B朝向偏置电压(例如，(VDD₂+VDD₁)/2)驱动。假设如上所述的反相器133、134具有相同的可驱动性，那么将锁存节点N1B朝向[(1/4)VDD₂+(3/4)VDD₁]驱动，其小于反相器132的切换阈值，该切换阈值使反相器132继续将输出节点N3驱动至高逻辑状态。

由于反相器122、123、124的电源节点电连接到第一供电节点VDD₁和接地节点，因此反相器122、123可不对输入信号D_in进行电平移位。经由输出节点N2，非电平移位锁存电路120可将非电平移位信号D_low提供到下拉电路140，该非电平移位信号是输入信号D_in的逻辑互补。电平移位锁存电路130可以使输入信号D_in的电压摆动从较低电压范围(介于0伏与第一供电电压VDD₁之间)电平移位到较高电压范围(介于第一供电电压VDD₁与第二供电电压VDD₂之间)。作为输入信号D_in的逻辑互补，所得的电平移位信号D_high可经由输出节点N3提供到上拉电路150。

下拉电路140包括第一n型晶体管141(例如n型场效应晶体管(FET))、第二n型晶体管142和第三n型晶体管143。第一n型晶体管141的栅极节点是下拉电路140的输入节点，其电连接到非电平移位锁存电路120的输出节点N2，以将非电平移位信号D_low提供到下拉电路140。第一n型晶体管141的漏极节点电连接到第二n型晶体管142的源极节点。第二n型晶体管142具有电连接到偏置节点N_bias的栅极节点并且具有电连接到输出节点N_N的漏极节点，输出节点N_N电感耦合至光学驱动器电路100的输出节点104。在所示的示例中，偏置节点N_bias电连接到第一供电节点VDD₁。第一n型晶体管141的源极节点电连接到第三n型晶体管143的漏极节点。第三n型晶体管143的栅极节点电连接到第一控制节点CTR_1，并且其源极节点电连接到接地节点。

上拉电路150包括第一p型晶体管151(例如，p型FET)、第二p型晶体管152和第三p型晶体管153。第一p型晶体管151的栅极节点是上拉电路150的输入节点，其电连接到电平移位锁存电路130的输出节点N3，以将电平移位信号D_high提供到上拉电路150。第一p型晶体管151的漏极节点电连接到第二p型晶体管152的源极节点。第二p型晶体管152的栅极节点电连接到偏置节点N_bias，并且其漏极节点电连接到输出节点N_P，输出节点N_P电感耦合至光学驱动器电路100的输出节点104。第一p型晶体管151的源极节点电连接到第三p型晶体管153的漏极节点。第三p型晶体管153的栅极节点电连接到第二控制节点CTR_2，并且其源极节点电连接到第二供电节点VDD₂。

一般地，对第一控制节点CTR_1施加的第一控制信号CTR_1可用于控制或调整输出节点104上的输出信号D_out的下降沿转变，并且对第二控制节点CTR_2施加的第二控制信号CTR_2可用于控制或调整输出信号D_out的上升沿转变。更具体来说，下拉电路140可被配置为基于第一控制信号CTR_1调整输出信号D_out的下降沿转变，并且上拉电路150可被配置为基于第二控制信号CTR_2调整输出信号D_out的上升沿转变。在一些方面，上拉电路150和下拉电路140可彼此独立地分别控制或调整输出信号D_out的上升沿转变和下降沿转变。

电感电路160包括电连接于上拉电路150与下拉电路140之间的第一电感器161和第二电感器162。如图1所绘，第一电感器161电连接于第二p型晶体管152的漏极节点(例如，输出节点N_P)与输出节点104之间，并且第二电感器162电连接于第二n型晶体管142的漏极节点(例如，输出节点N_N)与输出节点104之间。在一些实现方式中，电感器161、162均可具有相同大小和形状，并且可在其中安置了光学驱动器电路100的集成电路芯片内，相互堆叠在一起。以此方式，电感器161、162可彼此电磁耦合，从而导致电感器161、162之间的互感量，这会增加电感电路160的总电感量。

如上所述，当输入信号D_in被驱动至高逻辑状态(例如，处于或接近第一供电电压VDD₁)时，反相器122将输出节点N2驱动至低逻辑状态(例如，驱动至接地电位)，并且反相器132将输出节点N3驱动至低逻辑状态(例如，驱动至第一供电电压VDD₁)。因此，在此类情况下，非电平移位信号D_low为低逻辑状态(例如，接地电位)，并且电平移位信号D_high为低逻辑状态(例如，第一供电电压VDD₁)。

非电平移位信号D_low为低(例如，接地电位)将第一n型晶体管141维持在非导电或断开状态，从而将输出节点104与接地电位隔离。电平移位信号D_high为低(例如，第一供电电压VDD₁)可将第一p型晶体管151接通到导电或连通状态，这会受到第二控制信号CTR_2所导致的第三p型晶体管153的状态的影响。另外，对第二p型晶体管152的栅极节点施加第一供电电压VDD₁，因此第二p型晶体管152也可接通，这会受到第三p型晶体管153的状态的影响。结果，第一p型晶体管151和第二p型晶体管152均可处于导电状态，并且可通过第一电感器161，将输出节点104朝向第二供电电压VDD₂拉高。

当输入信号D_in被驱动至低逻辑状态(例如，处于或接近接地电位)时，反相器122将输出节点N2驱动至高逻辑状态(例如，驱动至第一供电电压VDD₁)，并且反相器132将输出节点N3驱动至高逻辑状态(例如，驱动至第二供电电压VDD₂)。因此，非电平移位信号D_low为高逻辑状态(例如，第一供电电压VDD₁)，并且电平移位信号D_high为高逻辑状态(例如，第二供电电压VDD₂)。

非电平移位信号D_low为高(例如，第一供电电压VDD₁)可将第一n型晶体管141接通到导电或连通状态，者会受到第一控制信号CTR_1所导致的第三n型晶体管143的状态的影响。另外，对第二n型晶体管142的栅极节点施加第一供电电压VDD₁，因此第二n型晶体管142也可接通，这会受到第三n型晶体管143的状态的影响。结果，第一n型晶体管141和第二n型晶体管142都可处于导电状态，并且可通过第二电感器162，将输出节点104朝向接地电位拉低。电平移位信号D_high为高(例如，第二供电电压VDD₂)将第一p型晶体管151维持于非导电或断开状态，从而将输出节点104与第二供电电压VDD₂隔离。

光学驱动器电路100被配置为将电信号的电压摆动例如增加到更适合于光信号的电平。更具体地，当输入信号D_in的电压摆动介于接地电位与第一供电电压VDD₁之间时(例如，介于0V与0.9V之间)，由光学驱动器电路100生成的输出信号D_out的电压摆动介于接地电位与第二供电电压VDD₂之间(例如，介于0V与1.8V之间)。

电感电路160可减小或隔离下拉电路140和上拉电路150内的寄生电容，从而通过减小光学驱动器电路100的总负载电容来允许输出信号D_out中更快的边沿转变。更具体来说，第一电感器161可在输出信号D_out的上升沿转变期间减小或隔离上拉电路150内的寄生电容，并且第二电感器162可在输出信号D_out的下降沿转变期间减小或隔离下拉电路140内的寄生电容。因此，在大数据速率的情况下，图1的光学驱动器电路100可能能够按足够的速度，使输出信号D_out在接地电位与第二供电电压VDD₂之间转变(诸如，分别在逻辑低状态与逻辑高状态之间转变)。例如，电感电路160可以容纳与TX凸块170(其在一些实现方式中，可介于70fF-90fF之间)和/或电光转换器180相关联的较大输出负载电容。

另外，由电光转换器180的一个或多个部件导致的非线性失真可能使电光转换器180对输出信号D_out的上升沿和下降沿具有不对称响应，这会不合期望地使所转换的光信号具有不对称的上升沿和下降沿。光学驱动器电路100也可例如通过独立地调整输出信号的上升沿和下降沿转变来补偿由电光转换器180引起的非线性失真。以此方式，本文所公开的光学驱动器电路可补偿电光转换器对于光学驱动器电路所生成的输出信号的上升沿转变和上升沿转变的不对称响应。

在一些示例中，第一控制信号CTR_1和第二控制信号CTR_2可以至少部分地基于电光转换器180对输出信号D_out的上升沿和下降沿转变的不对称响应的指示信息。以此方式，输出信号D_out的上升沿转变的速度以及/或者输出信号D_out的下降沿转变的速度可分别通过第一控制信号CTR_1和第二控制信号CTR_2来调整，以在输出信号D_out中提供预强化以补偿电光转换器180中固有的非线性。

通过选择性地调整对第三n型晶体管143的栅极节点所施加的电压，第一控制信号CTR_1可独立地控制或调整下拉电路140在输出信号D_out的下降沿转变期间将输出节点104朝向接地电位拉低的速度。例如，可增加第一控制信号CTR_1的电压(例如，增加至更大的正电压)，以增加流过第三n型晶体管143的电流并由此增加输出信号D_out的下降沿转变的速度，并且可减小第一控制信号CTR_1的电压(例如，减小至更小的正电压)，以减小流过第三n型晶体管143的电流并由此减小输出信号D_out的下降沿转变的速度。类似地，通过选择性地调整对第三p型晶体管153的栅极节点所施加的电压，第二控制信号CTR_2可独立地控制或调整上拉电路150在输出信号D_out的上升沿转变期间将输出节点104朝向第二供电电压VDD₂拉高的速度。例如，可减小第二控制信号CTR_2的电压(诸如，减小至更小的正电压)，以增加流过第三p型晶体管153的电流并由此增加输出信号D_out的上升沿转变的速度，并且可增加第二控制信号CTR_2的电压(例如，增加至更大的正电压)，以减小流过第三p型晶体管153的电流并由此减小输出信号D_out的上升沿转变的速度。以此方式，光学驱动器电路100可以使输出信号D_out的上升沿和下降沿转变表现出对电光转换器180的非对称响应进行补偿的非对称性。

第一控制信号CTR_1和第二控制信号CTR_2可由设置在光学驱动器电路100内或耦合到光学驱动器电路的任何合适电路来生成。对于图1所绘的示例，光学驱动器电路100被示为包括被配置为提供或生成第一控制信号CTR_1和第二控制信号CTR_2的存储器190。存储器190可以是任何合适的能够存储电压电平或者第一控制信号CTR_1和第二控制信号CTR_2的电压电平指示值的存储器电路或存储装置(诸如，非易失性存储器)。在一些示例中，存储器190可存储针对第一控制信号CTR_1和第二控制信号CTR_2中的每个信号的多个电压或值。在一些示例中，存储器190可耦合到一个或多个电耦合到第一控制节点CTR_1和第二控制节点CTR_2的数模转换器(DAC)。存储器190中存储的针对第一控制信号CTR_1和第二控制信号CTR_2的电压或值可基于电光转换器180的非对称响应行为。在一些方面，例如，可使用眼图来确定电光转换器180的不对称响应行为。在其他方面，电光转换器180可提供指示了其对输出信号D_out的上升沿转变和下降沿转变的不对称响应的反馈信号，并且该反馈信号可用于选择及/或更新存储于存储器190中的第一控制信号CTR_1和第二控制信号CTR_2中的每个信号的电压或值。

存储器190可由光学驱动器电路100的制造商、由光学驱动器电路100的测试员、由光学驱动器电路100的用户或他们的任何组合来编程。在一些方面，可以对存储器190进行现场编程以使第一控制信号CTR_1和第二控制信号CTR_2具有合适值(诸如，通过手动编程，或通过线上(OTA)更新)。另外，或在替代方案中，存储器190中存储的针对第一控制信号CTR_1和第二控制信号CTR_2的值可现场进行动态更新。

在一些其他实施方案中，存储器190可为或包括查找表(LUT)，以存储可(例如)响应于选定信号而选择的第一控制信号CTR_1和第二控制信号CTR_2中的每个信号的多个电压或值。选定信号可基于或者可指示对电光转换器180的非对称响应进行补偿的所需边沿转变设定。以此方式，光学驱动器电路100可以在输出信号D_out中提供预强化电平，以补偿电光转换器180中的非线性。

在一些示例中，可省略电感器161、162和/或晶体管143、153(及对应存储器190)。例如，在不考虑非线性的预失真的情况下，电平移位器电路可省略晶体管143、153和存储器190。在此类示例中，第一n型晶体管141的源极节点可电连接到接地节点，并且第一p型晶体管151的源极节点可电连接到第二供电节点VDD₂。此外，在不考虑负载电容和/或速度的情况下，电平移位器电路可省略电感器161、162。在此类示例中，第二n型晶体管142的漏极节点可电连接到输出节点104，并且第二p型晶体管152的漏极节点可电连接到输出节点104。电平移位器电路可实现于例如相同集成电路芯片上的不同电源域之间、相应不同集成电路芯片上的不同电源域之间、或其他应用场景中。

一般地，参考光学驱动器电路100，分别在非电平移位锁存电路120和电平移位锁存电路130中提供自偏置的反相器124、134可以使非电平移位信号D_low和电平移位信号D_high(其分别从非电平移位锁存电路120和电平移位锁存电路130输出)维持适当的共模电压。在没有反相器124、134的情况下，观察到在高频(例如，26.5GHz及以上)下，当供电电压减小时，非电平移位信号D_low和电平移位信号D_high的共模电压减小，这使这些信号不足以使上拉电路150和/或下拉电路140分别将输出节点104的电压上拉和/或下拉。因此，在高频(其中供电电压减小)下，在没有反相器124、134的情况下，观察到光学驱动器电路不能适当地驱动输出节点处的输出信号D_out。利用反相器124、134，可以将非电平移位信号D_low和电平移位信号D_high的共模电压维持在适当电平，该适当电平可以使上拉电路150和下拉电路140分别将输出节点104的电压上拉与下拉。因此，在高频(其中供电电压减小)下，利用反相器124、134，光学驱动器电路100可以适当地驱动输出节点104处的输出信号D_out。

更进一步地，非电平移位信号D_low和电平移位信号D_high的共模电压可以在大频率跨度下且利用不同的供电电压来维持。再次，在没有反相器124、134的情况下，观察到当第一供电电压VDD₁处于标称电压(例如，VDD₁＝0.9)时，在约29.4GHz和更大频率下，信号D_low、D_high的共模电压将下降至错误电平。在没有反相器124、134的情况下，并且当第一供电电压VDD₁诸如由于工艺电压温度(PVT)变化而减小时，在较低频率下，例如针对VDD₁＝0.88V，在约29.4GHz及以上，以及针对VDD₁＝0.86V，在约22.8GHz及以上，信号D_low、D_high的共模电压将下降至错误电平。利用反相器124、134，信号D_low、D_high的共模电压可通过观察到的频率诸如高达40GHz而维持在适当电平。

如上所述，在一些示例中，反相器123、124具有相同的可驱动性，并且反相器133、134具有相同的可驱动性。这可准许非电平移位锁存电路120和电平移位锁存电路130的锁存节点N1A、N1B于高频下，在高逻辑状态与低逻辑状态之间转变，并且可准许输出信号D_out在长序列的低逻辑状态(例如，长序列的逻辑“0”)和长序列的高逻辑状态(例如，长序列的逻辑“1”)分别作为输入信号D_in输入时，维持针对低逻辑状态和高逻辑状态的相应电压而不下降。当输入了低逻辑状态和高逻辑状态的长序列时，维持低逻辑状态和高逻辑状态的相应电压而不下降的能力表明，光学驱动器电路100可以低频运行，这说明带宽(例如，在较低频率下)不会受到不利影响。应注意，在其他示例中，反相器123、124可具有不同的可驱动性，并且反相器133、134可具有不同的可驱动性。通过平衡以下两项，可通过可驱动性不同的反相器来实现相同或类似效果：具有足够大的可驱动性以实现目标共模电压；以及具有足够小的可驱动性以准许相应锁存电路在高状态与低状态之间转变。

图2是根据一些示例的用于操作包括电平移位器电路的集成电路的方法200的流程图。在图1的光学驱动器电路100的上下文中，描述了方法200。在上下文为光学驱动器电路100的方法200的以下描述中，假设第一控制信号CTR_1和第二控制信号CTR_2被设定为适当的值。本领域普通技术人员将易于理解方法200的描述对其他电平移位器电路的适用性。

在框202处，在电平移位器电路的输入节点处接收输入信号。例如，在输入节点102处接收输入信号D_in。在一些示例中，输入信号D_in的电压摆动介于接地电位与第一供电电压VDD₁之间。

在框204处，通过缓冲电路来缓冲输入信号。例如，将输入信号D_in输入到缓冲电路110中，并且在第一节点N1上，输出缓冲信号。在一些示例中，缓冲信号的电压摆动介于接地电位与第一供电电压VDD₁之间。

在框206处，将缓冲信号输入到非电平移位锁存电路中并且输入到电平移位锁存电路中。例如，将第一节点N1上的信号输入到非电平移位锁存电路120中并且输入到电平移位锁存电路130中。非电平移位锁存电路120包括锁存节点N1A，并且电平移位锁存电路130包括锁存节点N1B。锁存节点N1A、N1B经由相应电容器121、131电耦合到第一节点N1，并且还经由缓冲电路110电耦合到输入节点102。非电平移位锁存电路120具有DC偏置电路(例如，反相器124)，其电连接到锁存节点N1A并且被配置为将偏置电压提供到锁存节点N1A。电平移位锁存电路130具有DC偏置电路(例如，反相器134)，其电连接到锁存节点N1B并且被配置为将偏置电压提供到锁存节点N1B。非电平移位锁存电路120具有电连接到接地节点和第一供电节点VDD₁的电源节点，接地节点和第一供电节点分别将接地电位和第一供电电压VDD₁提供到非电平移位锁存电路120。电平移位锁存电路130具有电连接到第一供电节点VDD₁和第二供电节点VDD₂的电源节点，第一供电节点和第二供电节点分别将第一供电电压VDD₁和第二供电电压VDD₂提供到电平移位锁存电路130。第二供电电压VDD₂大于第一供电电压VDD₁。

在框208处，基于非电平移位锁存电路的锁存节点上的信号，非电平移位锁存电路生成非电平移位信号。例如，基于锁存节点N1A上的信号，非电平移位锁存电路120生成非电平移位信号D_low。非电平移位信号D_low为锁存节点N1A上的信号的逻辑互补，例如，由反相器122导致的信号。在一些示例中，非电平移位信号D_low的电压摆动介于接地电位与第一供电电压VDD₁之间。

在框210处，基于电平移位锁存电路的锁存节点上的信号，电平移位锁存电路生成电平移位信号。例如，基于锁存节点N1B上的信号，电平移位锁存电路130生成电平移位信号D_high。电平移位信号D_high为锁存节点N1B上的信号的逻辑互补，例如，由反相器132所导致的信号。在一些示例中，电平移位信号D_high的电压摆动介于第一供电电压VDD₁与第二供电电压VDD₂之间。

在框212处，从输出级电路输出输出信号，其中响应于非电平移位信号和电平移位信号，生成输出信号。例如，输出级电路包括下拉电路140和上拉电路150。下拉电路140电连接于接地节点与输出节点104之间，并且上拉电路150电连接于输出节点104与第二供电节点VDD₂之间。下拉电路140响应式地将输出节点104的电压下拉，并且基于非电平移位信号D_low，将输出节点104与接地节点电隔离。当非电平移位信号D_low为逻辑高时，下拉电路140将输出节点104的电压朝向接地电位下拉，并且当非电平移位信号D_low为逻辑低时，下拉电路140将输出节点104与接地节点电隔离。上拉电路150响应式地将输出节点104的电压上拉，并且基于电平移位信号D_high，将输出节点104与第二供电节点VDD₂电隔离。当电平移位信号D_high为逻辑低时，上拉电路150将输出节点104的电压朝向第二供电电压VDD₂上拉，并且当非电平移位信号D_low为逻辑高时，上拉电路150将输出节点104与第二供电节点VDD₂电隔离。输出节点104上的电压形成输出信号D_out。在一些示例中，输出信号D_out的电压摆动介于接地电位与第二供电电压VDD₂之间。

虽然前述内容针对特定示例，但可在不脱离本发明的基本范围的情况下，设计其他和另外的示例，并且本发明的范围由所附权利要求书确定。

Claims

1.一种集成电路，包括：

第一锁存电路，所述第一锁存电路具有第一锁存节点和第一输出节点，所述第一锁存节点电耦合到信号输入节点，所述第一锁存电路包括第一偏置电路，所述第一偏置电路电连接到所述第一锁存节点并被配置为在所述第一锁存节点处提供偏置电压；

第二锁存电路，所述第二锁存电路具有第二锁存节点和第二输出节点，所述第二锁存节点电耦合到所述信号输入节点，所述第二锁存电路包括第二偏置电路，所述第二偏置电路电连接到所述第二锁存节点并被配置为在所述第二锁存节点处提供偏置电压；和

输出级电路，所述输出级电路具有第一输入节点、第二输入节点和第三输出节点，所述第一输入节点电连接到所述第一输出节点，所述第二输入节点电连接到所述第二输出节点，所述输出级电路被配置为响应于所述第一输入节点和所述第二输入节点的相应电压而响应式地将所述第三输出节点的电压上拉与下拉。

2.根据权利要求1所述的集成电路，其中：

所述第一锁存电路具有第一电源节点和第二电源节点，所述第一电源节点电连接到第一供电节点，所述第二电源节点电连接到第二供电节点；

所述第二锁存电路具有第三电源节点和第四电源节点，所述第三电源节点电连接到所述第二供电节点，所述第四电源节点电连接到第三供电节点；

所述输出级电路具有第五电源节点和第六电源节点，所述第五电源节点电连接到所述第一供电节点，所述第六电源节点电连接到所述第三供电节点；并且

所述第一供电节点被配置为具有第一供电电压，所述第二供电节点被配置为具有第二供电电压，并且所述第三供电节点被配置为具有第三供电电压，所述第二供电电压大于所述第一供电电压，所述第三供电电压大于所述第二供电电压。

3.根据权利要求1所述的集成电路，其中：

所述第一偏置电路包括第一反相器，所述第一反相器具有都电连接到所述第一锁存节点的输入节点和输出节点；并且

所述第二偏置电路包括第二反相器，所述第二反相器具有都电连接到所述第二锁存节点的输入节点和输出节点。

4.根据权利要求1所述的集成电路，其中：

所述第一锁存电路包括：

第一反相器，所述第一反相器具有电连接到所述第一锁存节点的输入节点并具有电连接到所述第一输出节点的输出节点；

第二反相器，所述第二反相器具有电连接到所述第一输出节点的输入节点并具有电连接到所述第一锁存节点的输出节点；和

第三反相器，所述第三反相器具有都电连接到所述第一锁存节点的输入节点和输出节点，所述第一偏置电路包括所述第三反相器；并且

所述第二锁存电路包括：

第四反相器，所述第四反相器具有电连接到所述第二锁存节点的输入节点并具有电连接到所述第二输出节点的输出节点；

第五反相器，所述第五反相器具有电连接到所述第二输出节点的输入节点并具有电连接到所述第二锁存节点的输出节点；和

第六反相器，所述第六反相器具有都电连接到所述第二锁存节点的输入节点和输出节点，所述第二偏置电路包括所述第六反相器。

5.根据权利要求4所述的集成电路，其中：

所述第一反相器、所述第二反相器和所述第三反相器各自具有电连接到第一供电节点的相应第一电源节点并具有电连接到第二供电节点的相应第二电源节点；

所述第四反相器、所述第五反相器和所述第三反相器具有电连接到所述第二供电节点的相应第一电源节点并具有电连接到第三供电节点的相应第二电源节点；

所述输出级电路包括：

下拉电路，所述下拉电路电连接于所述第三输出节点与所述第一供电节点之间，所述下拉电路具有所述第一输入节点；和

上拉电路，所述上拉电路电连接于所述第三输出节点与所述第三供电节点之间，所述上拉电路具有所述第二输入节点；

所述第一供电节点被配置为具有第一供电电压；

所述第二供电节点被配置为具有大于所述第一供电电压的第二供电电压；并且

所述第三供电节点被配置为具有大于所述第二供电电压的第三供电电压。

6.根据权利要求4所述的集成电路，其中：

所述第二反相器和所述第三反相器具有相同的可驱动性；并且

所述第五反相器和所述第六反相器具有相同的可驱动性。

7.根据权利要求1所述的集成电路，其中所述输出级电路包括：

下拉电路，所述下拉电路电连接于所述第三输出节点与第一供电节点之间，所述下拉电路具有所述第一输入节点，所述第一供电节点被配置为具有第一供电电压；和

上拉电路，所述上拉电路电连接于所述第三输出节点与第二供电节点之间，所述上拉电路具有所述第二输入节点，所述第二供电节点被配置为具有大于所述第一供电电压的第二供电电压。

8.根据权利要求7所述的集成电路，其中：

所述下拉电路包括n型晶体管，所述n型晶体管具有电连接于所述第三输出节点与所述第一供电节点之间的源极节点和漏极节点，所述n型晶体管的栅极节点电连接到所述第一输入节点；并且

所述上拉电路包括p型晶体管，所述p型晶体管具有电连接于所述第三输出节点与所述第二供电节点之间的源极节点和漏极节点，所述p型晶体管的栅极节点电连接到所述第二输入节点。

9.一种集成电路，包括：

电平移位器电路，所述电平移位器电路包括：

非电平移位锁存电路，所述非电平移位锁存电路具有第一锁存节点和第一输出节点，所述第一锁存节点电耦合到所述电平移位器电路的信号输入节点，所述非电平移位锁存电路包括第一DC偏置电路，所述第一DC偏置电路被配置为在所述第一锁存节点处提供第一DC偏置电压；和

电平移位锁存电路，所述电平移位锁存电路具有第二锁存节点和第二输出节点，所述第二锁存节点电耦合到所述电平移位器电路的所述信号输入节点，所述电平移位锁存电路包括第二DC偏置电路，所述第二DC偏置电路被配置为在所述第二锁存节点处提供第二DC偏置电压。

10.根据权利要求9所述的集成电路，其中所述电平移位器电路还包括：

下拉电路，所述下拉电路电连接到所述电平移位器电路的输出节点，所述下拉电路被配置为响应于所述第一输出节点的电压，将所述电平移位器电路的所述输出节点电压下拉；和

上拉电路，所述上拉电路电连接到所述电平移位器电路的所述输出节点，所述上拉电路被配置为响应于所述第二输出节点的电压，将所述电平移位器电路的所述输出节点电压上拉。

11.根据权利要求9所述的集成电路，其中：

所述第一DC偏置电路包括第一反相器，所述第一反相器具有都电连接到所述第一锁存节点的输入节点和输出节点；并且

所述第二DC偏置电路包括第二反相器，所述第二反相器具有都电连接到所述第二锁存节点的输入节点和输出节点。

12.根据权利要求9所述的集成电路，其中：

所述非电平移位锁存电路具有电连接到第一供电节点和第二供电节点的相应电源节点，所述第一供电节点被配置为具有第一供电电压，所述第二供电节点被配置为具有大于所述第一供电电压的第二供电电压，所述非电平移位锁存电路被配置为在所述第一输出节点上输出具有在所述第一供电电压与所述第二供电电压之间的电压摆动的信号；并且

所述电平移位锁存电路具有电连接到所述第二供电节点和第三供电节点的相应电源节点，所述第三供电节点被配置为具有大于所述第二供电电压的第三供电电压，所述电平移位锁存电路被配置为在所述第二输出节点上输出具有在所述第二供电电压与所述第三供电电压之间的电压摆动的信号。

13.根据权利要求12所述的集成电路，其中所述电平移位器电路还包括输出级电路，所述输出级电路包括：

下拉电路，所述下拉电路电连接于所述第一供电节点与所述电平移位器电路的输出节点之间；和

上拉电路，所述上拉电路电连接于所述电平移位器电路的输出节点与所述第三供电节点之间，所述输出级电路被配置为在所述电平移位器电路的输出节点上输出具有在所述第一供电电压与所述第三供电电压之间的电压摆动的输出信号。

14.根据权利要求9所述的集成电路，其中所述电平移位器电路还包括缓冲电路，所述缓冲电路具有电连接到所述信号输入节点的输入节点并且具有电耦合到所述第一锁存节点和所述第二锁存节点的输出节点。

15.一种操作集成电路的方法，所述方法包括：

在输入节点处接收输入信号，所述输入节点电耦合到第一锁存节点和第二锁存节点、包括所述第一锁存节点以及电连接到所述第一锁存节点的第一DC偏置电路的非电平移位锁存电路、包括所述第二锁存节点以及电连接到所述第二锁存节点的第二DC偏置电路的电平移位锁存电路；

基于所述第一锁存节点上的信号，由所述非电平移位锁存电路生成非电平移位信号；

基于所述第二锁存节点上的信号，由所述电平移位锁存电路生成电平移位信号；以及

从输出级电路输出输出信号，所述输出级电路响应于所述非电平移位信号和所述电平移位信号而生成所述输出信号。