JP3146467B2 - 半導体レーザ駆動回路 - Google Patents
半導体レーザ駆動回路Info
- Publication number
- JP3146467B2 JP3146467B2 JP28288892A JP28288892A JP3146467B2 JP 3146467 B2 JP3146467 B2 JP 3146467B2 JP 28288892 A JP28288892 A JP 28288892A JP 28288892 A JP28288892 A JP 28288892A JP 3146467 B2 JP3146467 B2 JP 3146467B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- circuit
- modulation
- fet
- semiconductor laser
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】本発明は、光通信技術の分野に適
用され、電気入力信号を光信号に変換して送信するため
の半導体レーザ駆動回路に関する。
用され、電気入力信号を光信号に変換して送信するため
の半導体レーザ駆動回路に関する。
【０００２】
【従来の技術】近時の光通信技術の発展はめざましく、
電気入力信号を光信号に変換して送信するための半導体
レーザ駆動回路の更なる性能向上、特に電気入力信号に
対する光出力信号の応答性の向上、省電力化等が極めて
重要となっている。
電気入力信号を光信号に変換して送信するための半導体
レーザ駆動回路の更なる性能向上、特に電気入力信号に
対する光出力信号の応答性の向上、省電力化等が極めて
重要となっている。
【０００３】従来、かかる半導体レーザ駆動回路は、図
３に示す構成のものが一般的であった。例えば、所定の
２電源ＶDDとＶEE（相互の電圧関係は、ＶDD＞ＶEE）か
らの電力供給によって作動する回路構成となっており、
相互に位相が１８０°ずれた（以下、逆位相という）２
入力信号から成る電気入力信号Ｓinを増幅する入力バフ
ァ回路１と、入力バッファ回路１から出力される相互に
逆位相の反転信号Ｓｉｖ及び非反転信号Ｓｎｖを差動増
幅する差動増幅回路２と、差動増幅回路２から出力され
る相互に逆位相の駆動信号Ｓ1 ，Ｓ2 に基いて半導体レ
ーザダイオードＬＤの駆動電流ＩDDを発生する変調回路
３で構成されている。
３に示す構成のものが一般的であった。例えば、所定の
２電源ＶDDとＶEE（相互の電圧関係は、ＶDD＞ＶEE）か
らの電力供給によって作動する回路構成となっており、
相互に位相が１８０°ずれた（以下、逆位相という）２
入力信号から成る電気入力信号Ｓinを増幅する入力バフ
ァ回路１と、入力バッファ回路１から出力される相互に
逆位相の反転信号Ｓｉｖ及び非反転信号Ｓｎｖを差動増
幅する差動増幅回路２と、差動増幅回路２から出力され
る相互に逆位相の駆動信号Ｓ1 ，Ｓ2 に基いて半導体レ
ーザダイオードＬＤの駆動電流ＩDDを発生する変調回路
３で構成されている。
【０００４】差動増幅回路２は、差動対を構成する電界
効果トランジスタ（以下、ＦＥＴという）４，５と、そ
れらの負荷抵抗６，７と、それらの共通ソースに接続さ
れ所定値の直流バイアス電流Ｉa を設定する為の定電流
源用ＦＥＴ８で構成され、ＦＥＴ４，５の各々のドレイ
ンに差動増幅出力である駆動信号Ｓ1 ，Ｓ2 が発生す
る。
効果トランジスタ（以下、ＦＥＴという）４，５と、そ
れらの負荷抵抗６，７と、それらの共通ソースに接続さ
れ所定値の直流バイアス電流Ｉa を設定する為の定電流
源用ＦＥＴ８で構成され、ＦＥＴ４，５の各々のドレイ
ンに差動増幅出力である駆動信号Ｓ1 ，Ｓ2 が発生す
る。
【０００５】変調回路３は、ゲートに一方の駆動信号Ｓ
1 が入力されるＦＥＴ９と、ゲートに他方の駆動信号Ｓ
2 が入力されるとＦＥＴ１０とによって差動対が形成さ
れ、更に、これらＦＥＴ９，１０の共通ソースと電源Ｖ
EE間に接続されて直流バイアス設定電圧Ｖ1 に対応する
直流の変調電流Ｉb を設定する可変定電流源用ＦＥＴ１
１と、ＦＥＴ９のドレインと電源ＶEE間に接続されて調
整用直流電圧Ｖ2 に応じてドレイン・ソース間インピー
ダンスが変化するＦＥＴ１２とを備え、ＦＥＴ９のドレ
インが半導体レーザダイオードＬＤを介して電源ＶDDに
接続され、ＦＥＴ１０のドレインが電源ＶDDに接続され
た構成となっている。
1 が入力されるＦＥＴ９と、ゲートに他方の駆動信号Ｓ
2 が入力されるとＦＥＴ１０とによって差動対が形成さ
れ、更に、これらＦＥＴ９，１０の共通ソースと電源Ｖ
EE間に接続されて直流バイアス設定電圧Ｖ1 に対応する
直流の変調電流Ｉb を設定する可変定電流源用ＦＥＴ１
１と、ＦＥＴ９のドレインと電源ＶEE間に接続されて調
整用直流電圧Ｖ2 に応じてドレイン・ソース間インピー
ダンスが変化するＦＥＴ１２とを備え、ＦＥＴ９のドレ
インが半導体レーザダイオードＬＤを介して電源ＶDDに
接続され、ＦＥＴ１０のドレインが電源ＶDDに接続され
た構成となっている。
【０００６】したがって、半導体レーザダイオードＬＤ
の駆動電流ＩDDは、調整用直流電圧Ｖ2 に応じてＦＥＴ
１２を流れる直流バイアス電流Ｉc と、駆動信号Ｓ1 ，
Ｓ2の振幅に応じてＦＥＴ９のドレインを流れる交流変
調電流Ｉm との和の電流となるので、半導体レーザダイ
オードＬＤは、電気入力信号Ｓinに対応する光信号ｈν
を励起して、光伝送路等への情報伝送を実現する。
の駆動電流ＩDDは、調整用直流電圧Ｖ2 に応じてＦＥＴ
１２を流れる直流バイアス電流Ｉc と、駆動信号Ｓ1 ，
Ｓ2の振幅に応じてＦＥＴ９のドレインを流れる交流変
調電流Ｉm との和の電流となるので、半導体レーザダイ
オードＬＤは、電気入力信号Ｓinに対応する光信号ｈν
を励起して、光伝送路等への情報伝送を実現する。
【０００７】
【発明が解決しようとする課題】ところで、半導体レー
ザ駆動回路の重要な特性として、電気入力信号Ｓinに対
する駆動電流ＩD の応答性がある。これは、図４（ａ）
に示すような矩形波の電気入力信号Ｓinが印加され、そ
れに伴って同図（ｂ）に示すような駆動信号Ｓ1,S2 が
変調回路３に入力される場合に、同図（ｃ）に示すよう
に、駆動電流ＩDDの立上りエッジ部と立下りエッジ部に
おいてオーバーシュートやアンダーシュート及びリンギ
ングが発生せずに入力信号Ｓinの波形に忠実な電流変化
が得られることを理想として評価されるものである。
尚、時間ｔr1，ｔr2，ｔf1，ｔf2は遅延時間である。
ザ駆動回路の重要な特性として、電気入力信号Ｓinに対
する駆動電流ＩD の応答性がある。これは、図４（ａ）
に示すような矩形波の電気入力信号Ｓinが印加され、そ
れに伴って同図（ｂ）に示すような駆動信号Ｓ1,S2 が
変調回路３に入力される場合に、同図（ｃ）に示すよう
に、駆動電流ＩDDの立上りエッジ部と立下りエッジ部に
おいてオーバーシュートやアンダーシュート及びリンギ
ングが発生せずに入力信号Ｓinの波形に忠実な電流変化
が得られることを理想として評価されるものである。
尚、時間ｔr1，ｔr2，ｔf1，ｔf2は遅延時間である。
【０００８】しかし、省電力化等を図るために直流の変
調電流Ｉb を減少させて、図４（ａ）（ｂ）と同条件の
電気入力信号Ｓin及び駆動信号Ｓ1 ，Ｓ2 が変調回路３
に入力されると、変調電流Ｉb の減少に伴って電流切り
替えに必要なＦＦＥＴ９，１０のゲート間電圧が小さく
なるために、駆動電流ＩDDの立上りエッジ部と立下りエ
ッジ部の変化が同図（ｄ）に示すように急峻となり、こ
の結果生じる高周波成分に起因して回路内部や配線に付
随する寄生インダクタンス及び寄生容量が励振されて、
オーバーシュートやアンダーシュート及びリンギングが
発生する。この結果、半導体レーザダイオードＬＤの励
起状態が不安定となるため、省電力化及び応答特性の両
立が困難となっていた。
調電流Ｉb を減少させて、図４（ａ）（ｂ）と同条件の
電気入力信号Ｓin及び駆動信号Ｓ1 ，Ｓ2 が変調回路３
に入力されると、変調電流Ｉb の減少に伴って電流切り
替えに必要なＦＦＥＴ９，１０のゲート間電圧が小さく
なるために、駆動電流ＩDDの立上りエッジ部と立下りエ
ッジ部の変化が同図（ｄ）に示すように急峻となり、こ
の結果生じる高周波成分に起因して回路内部や配線に付
随する寄生インダクタンス及び寄生容量が励振されて、
オーバーシュートやアンダーシュート及びリンギングが
発生する。この結果、半導体レーザダイオードＬＤの励
起状態が不安定となるため、省電力化及び応答特性の両
立が困難となっていた。
【０００９】本発明は、このような従来の解決すべき課
題に鑑みてなされたものであり、消費電力が少なく且つ
応答特性の優れた半導体レーザ駆動回路を提供すること
を目的とする。
題に鑑みてなされたものであり、消費電力が少なく且つ
応答特性の優れた半導体レーザ駆動回路を提供すること
を目的とする。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために本発明は、入力信号を差動増幅する差動増幅回
路と、第１の可変定電流源により設定される直流バイア
ス電流で決定される駆動能力に基いて該差動増幅回路か
らの出力信号を電力増幅して駆動信号を発生するバッフ
ァ回路と、該バッファ回路から出力される上記駆動信号
により駆動される差動対と半導体レーザに流れる変調電
流を設定する第２の可変定電流源とを有して該駆動信号
に対応して該差動対に発生する駆動電流によって半導体
レーザ素子を駆動する変調回路と、第２の可変定電流源
に設定される変調電流の増減に伴って第１の可変定電流
源の直流バイアス電流を増減させる制御回路とを備える
構成とした。
るために本発明は、入力信号を差動増幅する差動増幅回
路と、第１の可変定電流源により設定される直流バイア
ス電流で決定される駆動能力に基いて該差動増幅回路か
らの出力信号を電力増幅して駆動信号を発生するバッフ
ァ回路と、該バッファ回路から出力される上記駆動信号
により駆動される差動対と半導体レーザに流れる変調電
流を設定する第２の可変定電流源とを有して該駆動信号
に対応して該差動対に発生する駆動電流によって半導体
レーザ素子を駆動する変調回路と、第２の可変定電流源
に設定される変調電流の増減に伴って第１の可変定電流
源の直流バイアス電流を増減させる制御回路とを備える
構成とした。
【００１１】
【作用】このような構成を有する本発明によれば、上記
変調電流が増加すれば上記直流バイアス電流もそれに伴
って増加し、逆に変調電流が減少すれば直流バイアス電
流も同じく減少する結果、上記バッファ回路と変調回路
の両者の駆動能力が常にバランスされる。よって、省電
力化等のために、上記変調電流を減少させると変調回路
の駆動能力が低下するが、同時にバッファ回路の駆動能
力も低下し、バッファ回路から出力される駆動信号の立
上りエッジ部と立下りエッジ部における電位変化が鈍化
（換言すれば、所定電位に達するまでに要する遷移時間
が長くなる）するので、高周波成分が低減される。そし
て、高周波成分の低減された駆動信号によって変調回路
の上記差動対を駆動することとなるので、駆動電流には
リンギングやオーバーシュートあるいはアンダーシュー
トが発生せず、半導体レーザ素子が安定に駆動され、入
力信号に対して忠実な光信号を発生させることができ
る。
変調電流が増加すれば上記直流バイアス電流もそれに伴
って増加し、逆に変調電流が減少すれば直流バイアス電
流も同じく減少する結果、上記バッファ回路と変調回路
の両者の駆動能力が常にバランスされる。よって、省電
力化等のために、上記変調電流を減少させると変調回路
の駆動能力が低下するが、同時にバッファ回路の駆動能
力も低下し、バッファ回路から出力される駆動信号の立
上りエッジ部と立下りエッジ部における電位変化が鈍化
（換言すれば、所定電位に達するまでに要する遷移時間
が長くなる）するので、高周波成分が低減される。そし
て、高周波成分の低減された駆動信号によって変調回路
の上記差動対を駆動することとなるので、駆動電流には
リンギングやオーバーシュートあるいはアンダーシュー
トが発生せず、半導体レーザ素子が安定に駆動され、入
力信号に対して忠実な光信号を発生させることができ
る。
【００１２】
【実施例】以下、本発明の一実施例を図面と共に説明す
る。まず、図１に基いて回路構成を説明する。かかる回
路は、所定の２電源ＶDDとＶEE（相互の電圧関係は、Ｖ
DD＞ＶEE）からの電力供給によって作動する。そして、
相互に逆位相にある２入力信号から成る電気入力信号Ｓ
inを増幅して、相互に逆位相にある反転信号Ｓivと非反
転信号Ｓnvを出力する入力バッファ回路２０と、反転信
号Ｓivと非反転信号Ｓnvを差動増幅することによって相
互に逆位相にある出力信号Ｓ1 ，Ｓ2 を出力する差動増
幅回路２１と、出力信号Ｓ1 ，Ｓ2 を電力増幅する中間
バッファ回路２２と、中間バッファ回路２２から出力さ
れる駆動信号Ｓ3 ，Ｓ4 に基いて半導体レーザダイオー
ドＬＤの駆動電流ＩD を変調する変調回路２３を備えて
いる。差動増幅回路２１は、差動対を構成するＦＥＴ２
４，２５を有し、ＦＥＴ２４のゲートに反転信号Ｓiv、
ＦＥＴ２５のゲートに非反転信号Ｓnvが供給されると共
に、ＦＥＴ２４のドレインが負荷抵抗２６を介して、Ｆ
ＥＴ２５のドレインが負荷抵抗２７を介して共に電源Ｖ
DDに接続されている。更に、ＦＥＴ２４，２５の共通ソ
ースが定電流源用のＦＥＴ２８のドレイン・ソース路を
介して電源ＶEEに接続されており、ＦＥＴ２８のゲート
・ソース間が短絡されているので差動増幅回路２１の直
流バイアス電流Ｉa が設定されている。
る。まず、図１に基いて回路構成を説明する。かかる回
路は、所定の２電源ＶDDとＶEE（相互の電圧関係は、Ｖ
DD＞ＶEE）からの電力供給によって作動する。そして、
相互に逆位相にある２入力信号から成る電気入力信号Ｓ
inを増幅して、相互に逆位相にある反転信号Ｓivと非反
転信号Ｓnvを出力する入力バッファ回路２０と、反転信
号Ｓivと非反転信号Ｓnvを差動増幅することによって相
互に逆位相にある出力信号Ｓ1 ，Ｓ2 を出力する差動増
幅回路２１と、出力信号Ｓ1 ，Ｓ2 を電力増幅する中間
バッファ回路２２と、中間バッファ回路２２から出力さ
れる駆動信号Ｓ3 ，Ｓ4 に基いて半導体レーザダイオー
ドＬＤの駆動電流ＩD を変調する変調回路２３を備えて
いる。差動増幅回路２１は、差動対を構成するＦＥＴ２
４，２５を有し、ＦＥＴ２４のゲートに反転信号Ｓiv、
ＦＥＴ２５のゲートに非反転信号Ｓnvが供給されると共
に、ＦＥＴ２４のドレインが負荷抵抗２６を介して、Ｆ
ＥＴ２５のドレインが負荷抵抗２７を介して共に電源Ｖ
DDに接続されている。更に、ＦＥＴ２４，２５の共通ソ
ースが定電流源用のＦＥＴ２８のドレイン・ソース路を
介して電源ＶEEに接続されており、ＦＥＴ２８のゲート
・ソース間が短絡されているので差動増幅回路２１の直
流バイアス電流Ｉa が設定されている。
【００１３】中間バッファ回路２２は、ＦＥＴ２９とレ
ベルシフト用ダイオード３０、及び直流バイアス電流Ｉ
b を設定するＦＥＴ３１による第１のソースフォロワ回
路と、ＦＥＴ３２とレベルシフト用ダイオード３３、及
び直流バイアス電流Ｉc を設定するＦＥＴ３４による第
２のソースフォロワ回路で構成され、第１のソースフォ
ロワ回路と第２のソースフォロワ回路は共に同一特性を
有している。即ち、ＦＥＴ２９のゲートがＦＥＴ２５の
ドレインに接続され、そのソースがダイオード３０を介
してＦＥＴ３１のドレインに接続され、更にＦＥＴ３１
のソースが電源ＶEEに接続され、ＦＥＴ３２のゲートが
ＦＥＴ２４のドレインに接続され、そのソースがダイオ
ード３３を介してＦＥＴ３４のドレインに接続され、更
にＦＥＴ３４のソースが電源ＶEEに接続されている。そ
して、ＦＥＴ３１，３４は、それらの両方のゲートに、
分圧抵抗Ｒａ，Ｒｂから成る分圧制御回路が直流バイア
ス設定電圧Ｖ1 を分圧することにより生じる直流電圧Ｖ
3 が印加されることによって、第１のソースフォロワ回
路の直流バイアス電流Ｉb と第２のソースフォロワ回路
の直流バイアス電流Ｉc （電流値はＩc ＝Ｉb ）を設定
するための第１の可変定電流源となっている。
ベルシフト用ダイオード３０、及び直流バイアス電流Ｉ
b を設定するＦＥＴ３１による第１のソースフォロワ回
路と、ＦＥＴ３２とレベルシフト用ダイオード３３、及
び直流バイアス電流Ｉc を設定するＦＥＴ３４による第
２のソースフォロワ回路で構成され、第１のソースフォ
ロワ回路と第２のソースフォロワ回路は共に同一特性を
有している。即ち、ＦＥＴ２９のゲートがＦＥＴ２５の
ドレインに接続され、そのソースがダイオード３０を介
してＦＥＴ３１のドレインに接続され、更にＦＥＴ３１
のソースが電源ＶEEに接続され、ＦＥＴ３２のゲートが
ＦＥＴ２４のドレインに接続され、そのソースがダイオ
ード３３を介してＦＥＴ３４のドレインに接続され、更
にＦＥＴ３４のソースが電源ＶEEに接続されている。そ
して、ＦＥＴ３１，３４は、それらの両方のゲートに、
分圧抵抗Ｒａ，Ｒｂから成る分圧制御回路が直流バイア
ス設定電圧Ｖ1 を分圧することにより生じる直流電圧Ｖ
3 が印加されることによって、第１のソースフォロワ回
路の直流バイアス電流Ｉb と第２のソースフォロワ回路
の直流バイアス電流Ｉc （電流値はＩc ＝Ｉb ）を設定
するための第１の可変定電流源となっている。
【００１４】変調回路２３は、ダイオード３３のアノー
ドに発生する駆動信号Ｓ3 がゲートに供給されるＦＥＴ
３５と、ダイオード３０のアノードに発生する駆動信号
Ｓ4がゲートに供給されるＦＥＴ３６とから成る差動対
を有し、ＦＥＴ３５のドレインが半導体レーザダイオー
ドＬＤを介して、ＦＥＴ３６のドレインが直接に電源Ｖ
DDに接続されている。又、ＦＥＴ３５，３６の共通ソー
スが、変調電流Ｉd を設定するための可変定電流源用の
ＦＥＴ３７のドレイン・ソース路を介して電源ＶEEに接
続され、ＦＥＴ３７のゲートには変調電流設定用端子３
８に印加される直流電圧Ｖ1 が入力されるようになって
いる。即ち、ＦＥＴ３７は直流電圧Ｖ１に対応する直流
の変調電流Ｉｄ を設定するための第２の可変定電流源
となっている。
ドに発生する駆動信号Ｓ3 がゲートに供給されるＦＥＴ
３５と、ダイオード３０のアノードに発生する駆動信号
Ｓ4がゲートに供給されるＦＥＴ３６とから成る差動対
を有し、ＦＥＴ３５のドレインが半導体レーザダイオー
ドＬＤを介して、ＦＥＴ３６のドレインが直接に電源Ｖ
DDに接続されている。又、ＦＥＴ３５，３６の共通ソー
スが、変調電流Ｉd を設定するための可変定電流源用の
ＦＥＴ３７のドレイン・ソース路を介して電源ＶEEに接
続され、ＦＥＴ３７のゲートには変調電流設定用端子３
８に印加される直流電圧Ｖ1 が入力されるようになって
いる。即ち、ＦＥＴ３７は直流電圧Ｖ１に対応する直流
の変調電流Ｉｄ を設定するための第２の可変定電流源
となっている。
【００１５】更に、ＦＥＴ３５のドレインがＦＥＴ３９
のドレイン・ソース路を介して電源ＶEEに接続され、直
流バイアス設定端子４０を介してゲートに印加される調
整用直流電圧Ｖ2 に応じてＦＥＴ３５のドレイン・ソー
ス間インピーダンスが設定されることにより、駆動電流
ＩDDの直流バイアス電流分Ｉe が決定されるようになっ
ている。
のドレイン・ソース路を介して電源ＶEEに接続され、直
流バイアス設定端子４０を介してゲートに印加される調
整用直流電圧Ｖ2 に応じてＦＥＴ３５のドレイン・ソー
ス間インピーダンスが設定されることにより、駆動電流
ＩDDの直流バイアス電流分Ｉe が決定されるようになっ
ている。
【００１６】尚、かかる回路がＩＣ化等される場合に
は、端子３８と端子４０は半導体パッケージのリード端
子等が適用され、ユーザーが外部から所望の直流電圧Ｖ
1 及びＶ2 を印加することができるようになっている。
は、端子３８と端子４０は半導体パッケージのリード端
子等が適用され、ユーザーが外部から所望の直流電圧Ｖ
1 及びＶ2 を印加することができるようになっている。
【００１７】次に、かかる実施例の動作を説明する。ま
ず、端子４０を所定の調整用直流電圧Ｖ2 に保持するこ
とによって半導体レーザダイオードＬＤの直流バイアス
電流ＩC を調節すると共に、端子３８を所定の直流電圧
Ｖ1 に保持することによって直流の変調電流Ｉd と駆動
電流ＩDDが設定される。
ず、端子４０を所定の調整用直流電圧Ｖ2 に保持するこ
とによって半導体レーザダイオードＬＤの直流バイアス
電流ＩC を調節すると共に、端子３８を所定の直流電圧
Ｖ1 に保持することによって直流の変調電流Ｉd と駆動
電流ＩDDが設定される。
【００１８】更に、直流電圧Ｖ1 が設定されると、ＦＥ
Ｔ３１と３４のゲート電圧Ｖ3 は、Ｖ1 ・Ｒb ／（Ｒa
＋Ｒb ）となり、該電圧Ｖ3 に対応する直流バイアス電
流Ｉb ，Ｉc が自動的に設定される。そして、電流Ｉb
，Ｉc は直流電圧Ｖ1 に比例するので、消費電力の低
減化は、直流電圧Ｖ1 の値を小さくすることによって実
現することができる。
Ｔ３１と３４のゲート電圧Ｖ3 は、Ｖ1 ・Ｒb ／（Ｒa
＋Ｒb ）となり、該電圧Ｖ3 に対応する直流バイアス電
流Ｉb ，Ｉc が自動的に設定される。そして、電流Ｉb
，Ｉc は直流電圧Ｖ1 に比例するので、消費電力の低
減化は、直流電圧Ｖ1 の値を小さくすることによって実
現することができる。
【００１９】入力信号Ｓinは、まず入力バッファ回路２
０によって増幅され、相互に逆位相の関係にある反転信
号ＳivとＳnvとなって更に差動増幅回路２１のＦＥＴ２
４，２５で差動増幅されて、相互に逆位相の出力信号Ｓ
1 ，Ｓ2 が出力される。出力信号Ｓ2 は、ＦＥＴ２９で
電力増幅されると共に、ダイオード３０で所定のバイア
ス点にレベルシフトされて駆動信号Ｓ4 となり、ＦＥＴ
３６のゲートに印加される。一方、出力信号Ｓ1 は、Ｆ
ＥＴ３２で電力増幅されると共に、ダイオード３３で所
定のバイアス点にレベルシフトされて駆動信号Ｓ3 とな
り、ＦＥＴ３５のゲートに印加される。
０によって増幅され、相互に逆位相の関係にある反転信
号ＳivとＳnvとなって更に差動増幅回路２１のＦＥＴ２
４，２５で差動増幅されて、相互に逆位相の出力信号Ｓ
1 ，Ｓ2 が出力される。出力信号Ｓ2 は、ＦＥＴ２９で
電力増幅されると共に、ダイオード３０で所定のバイア
ス点にレベルシフトされて駆動信号Ｓ4 となり、ＦＥＴ
３６のゲートに印加される。一方、出力信号Ｓ1 は、Ｆ
ＥＴ３２で電力増幅されると共に、ダイオード３３で所
定のバイアス点にレベルシフトされて駆動信号Ｓ3 とな
り、ＦＥＴ３５のゲートに印加される。
【００２０】そして、変調回路２３のＦＥＴ３５，３６
が、駆動信号Ｓ3 ，Ｓ4 に基く差動動作をすることによ
り交流変調電流Ｉm ，（Ｉb −Ｉm ）を発生し、駆動電
流ＩDDの交流変調電流Ｉm の変化分に応じて半導体レー
ザダイオードＬＤが励起されて出力光ｈνを発生する。
が、駆動信号Ｓ3 ，Ｓ4 に基く差動動作をすることによ
り交流変調電流Ｉm ，（Ｉb −Ｉm ）を発生し、駆動電
流ＩDDの交流変調電流Ｉm の変化分に応じて半導体レー
ザダイオードＬＤが励起されて出力光ｈνを発生する。
【００２１】ここで、最高電位と最低電位の差が一定で
ある図２（ａ）に示すような矩形波の電気入力信号Ｓin
が印加されるものとし、直流電圧Ｖ1 をある高い電圧値
に設定してリンギング等の発生を招来しない従来技術同
様の変調電流Ｉd を設定した場合（以下、ケースＩとす
る）と、従来技術ではリンギング等を招来する小電流値
の変調電流Ｉd を設定した場合（以下、ケースＩＩとす
る）に別けて動作を説明する。
ある図２（ａ）に示すような矩形波の電気入力信号Ｓin
が印加されるものとし、直流電圧Ｖ1 をある高い電圧値
に設定してリンギング等の発生を招来しない従来技術同
様の変調電流Ｉd を設定した場合（以下、ケースＩとす
る）と、従来技術ではリンギング等を招来する小電流値
の変調電流Ｉd を設定した場合（以下、ケースＩＩとす
る）に別けて動作を説明する。
【００２２】まず、直流電圧Ｖ1 をケースＩの条件に設
定すると、電圧Ｖ1 に比例して電圧Ｖ3 が高くなり、直
流バイアス電流Ｉb ，Ｉc の値も大きくなるので、中間
バッファ回路２２の駆動能力はこれらの電流値に対応し
て大きくなる。したがって、図４（ｂ）に示した駆動信
号Ｓ1 ，Ｓ2 と同様に、入力信号Ｓinに対する駆動信号
Ｓ3 ，Ｓ4 の立上りエッジ部と立下りエッジ部は急峻と
なる。そして、このような駆動信号Ｓ3 ，Ｓ4 が変調回
路２３のＦＥＴ３５，３６に印加されることとなるが、
変調電流Ｉd の値も大きく、したがって電流切り替えに
必要なＦＥＴ３５，３６のゲート間電圧も大きくなって
いるので、駆動電流ＩDDにリンギング等が発生せず、半
導体レーザダイオードＬＤは安定して入力信号Ｓinに忠
実な光信号ｈνを励起する。
定すると、電圧Ｖ1 に比例して電圧Ｖ3 が高くなり、直
流バイアス電流Ｉb ，Ｉc の値も大きくなるので、中間
バッファ回路２２の駆動能力はこれらの電流値に対応し
て大きくなる。したがって、図４（ｂ）に示した駆動信
号Ｓ1 ，Ｓ2 と同様に、入力信号Ｓinに対する駆動信号
Ｓ3 ，Ｓ4 の立上りエッジ部と立下りエッジ部は急峻と
なる。そして、このような駆動信号Ｓ3 ，Ｓ4 が変調回
路２３のＦＥＴ３５，３６に印加されることとなるが、
変調電流Ｉd の値も大きく、したがって電流切り替えに
必要なＦＥＴ３５，３６のゲート間電圧も大きくなって
いるので、駆動電流ＩDDにリンギング等が発生せず、半
導体レーザダイオードＬＤは安定して入力信号Ｓinに忠
実な光信号ｈνを励起する。
【００２３】一方、直流電圧Ｖ1 をケースＩＩの条件に
設定すると、低い電圧Ｖ1 に応じて変調電流Ｉd と直流
バイアス電流Ｉb ，Ｉc の値が共に小さくなり、変調回
路２３の電流切り替えに必要なＦＥＴ３５，３６のゲー
ト間電圧が小さくなると同時に、中間バッファ回路２２
の駆動能力も小さくなる。この状態で、ケースＩと同条
件の電気入力信号Ｓinが入力されると、中間バッファ回
路２２の駆動能力の低下に起因して、図２（ｂ）（ｃ）
に示すように、駆動信号Ｓ3 ，Ｓ4 の立上りエッジ部と
立下りエッジ部の変化が鈍化する。換言すれば、立上り
エッジ部において所定の最高電位に到達するまでの遅延
時間ｔr3と、立下りエッジ部において所定の最低電位に
到達するまでの遅延時間ｔf3が長くなり、駆動信号Ｓ3
，Ｓ4 の高周波成分が抑制されることとなる。この結
果、変調回路２３のＦＥＴ３５，３６のゲート間電圧が
小さくなっていたとしても、高周波成分が抑制された駆
動信号Ｓ3 ，Ｓ4 によって駆動されることとなるので、
図２（ｄ）に示すように、駆動電流ＩDDにはリンギング
やオーバーシュートあるいはアンダーシュートが発生せ
ず、半導体レーザダイオードＬＤが安定に励起され、入
力信号Ｓinに忠実な光信号ｈνを発生することとなる。
設定すると、低い電圧Ｖ1 に応じて変調電流Ｉd と直流
バイアス電流Ｉb ，Ｉc の値が共に小さくなり、変調回
路２３の電流切り替えに必要なＦＥＴ３５，３６のゲー
ト間電圧が小さくなると同時に、中間バッファ回路２２
の駆動能力も小さくなる。この状態で、ケースＩと同条
件の電気入力信号Ｓinが入力されると、中間バッファ回
路２２の駆動能力の低下に起因して、図２（ｂ）（ｃ）
に示すように、駆動信号Ｓ3 ，Ｓ4 の立上りエッジ部と
立下りエッジ部の変化が鈍化する。換言すれば、立上り
エッジ部において所定の最高電位に到達するまでの遅延
時間ｔr3と、立下りエッジ部において所定の最低電位に
到達するまでの遅延時間ｔf3が長くなり、駆動信号Ｓ3
，Ｓ4 の高周波成分が抑制されることとなる。この結
果、変調回路２３のＦＥＴ３５，３６のゲート間電圧が
小さくなっていたとしても、高周波成分が抑制された駆
動信号Ｓ3 ，Ｓ4 によって駆動されることとなるので、
図２（ｄ）に示すように、駆動電流ＩDDにはリンギング
やオーバーシュートあるいはアンダーシュートが発生せ
ず、半導体レーザダイオードＬＤが安定に励起され、入
力信号Ｓinに忠実な光信号ｈνを発生することとなる。
【００２４】このように、この実施例によれば、変調電
流Ｉd の電流値に応じて中間バッファ回路２２の直流バ
イアス電流Ｉb ，Ｉc も同じ傾向に変化する。即ち、直
流バイアス電流Ｉb ，Ｉc の値は変調電流Ｉd が増加す
れば増加、減少すれば減少するように制御されるので、
変調回路２３の駆動能力と中間バッファ回路２２の駆動
能力のバランスが常に最適状態に設定され、電気入力信
号Ｓinに対して忠実な出力光ｈνを半導体レーザダイオ
ードＬＤに励起させることができる。そして、消費電力
の低減化を実現することが可能となり、ＩＣ化による装
置の小型ユニット化を容易に実現することができ、簡易
で性能の良い半導体レーザ駆動装置を提供することがで
きる。
流Ｉd の電流値に応じて中間バッファ回路２２の直流バ
イアス電流Ｉb ，Ｉc も同じ傾向に変化する。即ち、直
流バイアス電流Ｉb ，Ｉc の値は変調電流Ｉd が増加す
れば増加、減少すれば減少するように制御されるので、
変調回路２３の駆動能力と中間バッファ回路２２の駆動
能力のバランスが常に最適状態に設定され、電気入力信
号Ｓinに対して忠実な出力光ｈνを半導体レーザダイオ
ードＬＤに励起させることができる。そして、消費電力
の低減化を実現することが可能となり、ＩＣ化による装
置の小型ユニット化を容易に実現することができ、簡易
で性能の良い半導体レーザ駆動装置を提供することがで
きる。
【００２５】尚、この実施例では、分圧抵抗Ｒａ，Ｒｂ
は固定であるが、例えば図１中の点線で示すように、分
圧抵抗Ｒａ，Ｒｂ間に接続する配線と外部端子Ｐを設
け、端子Ｐと端子３８間に外部抵抗を適宜に接続するこ
とによって分圧抵抗値を外部調整して、電圧Ｖ3 を微調
整することができるようにしてもよい。
は固定であるが、例えば図１中の点線で示すように、分
圧抵抗Ｒａ，Ｒｂ間に接続する配線と外部端子Ｐを設
け、端子Ｐと端子３８間に外部抵抗を適宜に接続するこ
とによって分圧抵抗値を外部調整して、電圧Ｖ3 を微調
整することができるようにしてもよい。
【００２６】又、この実施例の半導体レーザ駆動回路
は、、ガリウム・砒素（ＧａＡｓ）半導体プロセスを適
用したデバイスで実現されるが、シリコン半導体プロセ
スを適用したＭＯＳデバイスで実現する場合にも効果的
である。
は、、ガリウム・砒素（ＧａＡｓ）半導体プロセスを適
用したデバイスで実現されるが、シリコン半導体プロセ
スを適用したＭＯＳデバイスで実現する場合にも効果的
である。
【００２７】
【発明の効果】以上説明したように本発明によれば、変
調回路の変調電流が増加すれば中間バッファ回路の直流
バイアス電流もそれに伴って増加し、逆に変調電流が減
少すれば直流バイアス電流も同じく減少するように構成
したので、中間バッファ回路と変調回路の両者の駆動能
力が常にバランスされる。したがって、省電力化等のた
めに、変調電流を減少させると変調回路の駆動能力が低
下するが、同時に中間バッファ回路の駆動能力も低下
し、中間バッファ回路から出力される駆動信号の立上り
エッジ部と立下りエッジ部における変化が鈍化するので
高周波成分が低減され、そして、高周波成分の低減され
た駆動信号によって変調回路が駆動されることとなるの
で、駆動電流にはリンギングやオーバーシュートあるい
はアンダーシュートが発生せず、半導体レーザ素子が安
定に駆動されて、入力信号に対して忠実な光信号を発生
させることができる。
調回路の変調電流が増加すれば中間バッファ回路の直流
バイアス電流もそれに伴って増加し、逆に変調電流が減
少すれば直流バイアス電流も同じく減少するように構成
したので、中間バッファ回路と変調回路の両者の駆動能
力が常にバランスされる。したがって、省電力化等のた
めに、変調電流を減少させると変調回路の駆動能力が低
下するが、同時に中間バッファ回路の駆動能力も低下
し、中間バッファ回路から出力される駆動信号の立上り
エッジ部と立下りエッジ部における変化が鈍化するので
高周波成分が低減され、そして、高周波成分の低減され
た駆動信号によって変調回路が駆動されることとなるの
で、駆動電流にはリンギングやオーバーシュートあるい
はアンダーシュートが発生せず、半導体レーザ素子が安
定に駆動されて、入力信号に対して忠実な光信号を発生
させることができる。
【００２８】この結果、消費電力の低減化と応答特性の
向上を同時実現することができ、光通信技術の発展に大
きく寄与するものである。
向上を同時実現することができ、光通信技術の発展に大
きく寄与するものである。
【図１】本発明による一実施例の構成を示す回路図であ
る。
る。
【図２】一実施例の動作を説明するためのタイミングチ
ャートである。
ャートである。
【図３】従来例の構成を示す回路図である。
【図４】従来例の動作及び技術的問題点を説明するため
のタイミングチャートである。
のタイミングチャートである。
２０…入力バッファ回路、２１…差動増幅回路、２２…
中間バッファ回路、２３…変調回路、２４，２５，２
８，２９，３１，３２，３４，３５，３６，３７，３９
…ＦＥＴ、２６，２７，Ｒａ，Ｒｂ…抵抗、３０，３３
…ダイオード、３８，４０…端子、ＬＤ…半導体レーザ
ダイオード。
中間バッファ回路、２３…変調回路、２４，２５，２
８，２９，３１，３２，３４，３５，３６，３７，３９
…ＦＥＴ、２６，２７，Ｒａ，Ｒｂ…抵抗、３０，３３
…ダイオード、３８，４０…端子、ＬＤ…半導体レーザ
ダイオード。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０４Ｂ 10/28
Claims (1)
- 【請求項１】 入力信号を差動増幅する差動増幅回路
と、 第１の可変定電流源により設定される直流バイアス電流
で決定される駆動能力に基いて、該差動増幅回路からの
出力信号を電力増幅して駆動信号を発生するバッファ回
路と、 該バッファ回路から出力される上記駆動信号により駆動
される差動対と、半導体レーザに流れる変調電流を設定
する第２の可変定電流源とを有し、該駆動信号に対応し
て該差動対に発生する駆動電流によって半導体レーザ素
子を駆動する変調回路と、 上記第２の可変定電流源に
設定される変調電流の増減に伴って上記第１の可変定電
流源の直流バイアス電流を増減させる制御回路と、 を備えたことを特徴とする半導体レーザ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28288892A JP3146467B2 (ja) | 1992-10-21 | 1992-10-21 | 半導体レーザ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28288892A JP3146467B2 (ja) | 1992-10-21 | 1992-10-21 | 半導体レーザ駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06132591A JPH06132591A (ja) | 1994-05-13 |
| JP3146467B2 true JP3146467B2 (ja) | 2001-03-19 |
Family
ID=17658398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28288892A Expired - Fee Related JP3146467B2 (ja) | 1992-10-21 | 1992-10-21 | 半導体レーザ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3146467B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3708767B2 (ja) | 1999-06-25 | 2005-10-19 | 株式会社東芝 | 半導体集積回路とこれを含む光ピックアップ光学系ユニット及び光ピックアップ装置 |
| EP1311040B1 (en) * | 2000-07-19 | 2007-06-06 | Hamamatsu Photonics K.K. | Light-emitting device drive circuit |
| JP4809064B2 (ja) * | 2006-01-13 | 2011-11-02 | ルネサスエレクトロニクス株式会社 | 電流スイッチ回路 |
| JP5327883B2 (ja) * | 2010-03-18 | 2013-10-30 | 日本電信電話株式会社 | ゲート回路およびレーザ駆動回路 |
-
1992
- 1992-10-21 JP JP28288892A patent/JP3146467B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06132591A (ja) | 1994-05-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7411987B2 (en) | System and method for using an output transformer for laser diode drivers | |
| US5796767A (en) | Driver circuit of light-emitting device | |
| US8009709B2 (en) | DC coupled driver with active termination | |
| KR101606400B1 (ko) | 고속 차동 레벨 쉬프터 및 이를 포함하는 부트스트랩 드라이버 | |
| US5194760A (en) | Slew rate limited inductive load driver | |
| US5177450A (en) | Cmos power amplifier | |
| JPH04345317A (ja) | ドライバ回路、低ノイズドライバ回路及び低ノイズ低電圧スイングドライバ・レシーバ回路 | |
| US6242980B1 (en) | Differential amplifier circuit | |
| JP3347615B2 (ja) | 半導体集積回路および光送信モジュール | |
| US20060012429A1 (en) | Self biased differential amplifier | |
| US6437628B1 (en) | Differential level shifting buffer | |
| JPS62241410A (ja) | 高速度演算増幅器、回路および差動入力信号に対応して出力信号を生じるための方法 | |
| US20030002551A1 (en) | Laser diode driver | |
| US5646560A (en) | Integrated low-power driver for a high-current laser diode | |
| JP3146467B2 (ja) | 半導体レーザ駆動回路 | |
| WO2016197111A1 (en) | Driver with transformer feedback | |
| US4587494A (en) | Quasi-complementary class B IC output stage | |
| JP3146466B2 (ja) | 半導体レーザ駆動回路 | |
| US5903175A (en) | D-type latch circuit and device using the same | |
| JP2001244800A (ja) | Ｈブリッジドライバ | |
| US10847947B2 (en) | GaN laser diode drive FET with gate current reuse | |
| US5721456A (en) | Optical transmitter | |
| JP3217079B2 (ja) | 半導体集積回路 | |
| US6175277B1 (en) | Bias network for CMOS power devices | |
| US6741375B2 (en) | Optical modulator drive circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090112 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090112 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100112 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110112 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |