JP5701939B2 - 高信号レベル対応入出力回路 - Google Patents

Description

本開示は、一般に入出力回路に関し、より詳細には、高信号レベルに適合する入出力回路に関する。

様々な電子デバイスの使用は、現代社会では、ほとんどユビキタスになっている。たとえば、事務員および専門家が仕事をするのに一般にデスクトップおよびポータブル電子デバイスが毎日使用される。そのような人達が、パーソナルコンピュータシステム、携帯情報端末（ＰＤＡ）、セルラー電話、ページャ、デジタル音声および／または画像レコーダなどの電子デバイスを定期的に使用することは珍しくない。そのような電子デバイスが、外部表示デバイス、メモリデバイス、プリンタ、ドッキングステーション、ネットワークインターフェースなどの１つまたは複数の周辺機器と組み合わせて使用されることは珍しくない。しかしながら、周辺機器と適切にインターフェースするために、電子デバイスは、適切な物理接続および基礎をなすインターフェースプロトコルを提供するだけでなく、電子デバイスは、一般に周辺インターフェースに対してネイティブな信号レベル（たとえば、電圧レベル）に適応しなければならない。

様々な周辺機器が、それらの関連する周辺インターフェースにおいて様々な信号レベルを利用することは珍しくない。たとえば、特定の製造業者によって提供され、および／または特定の規格に従って動作するメモリデバイスが、１．８Ｖのオーダーの周辺インターフェース信号レベルを利用するが、異なる製造業者によって提供され、および／または異なる規格に従って動作する同様のメモリデバイスが、２．６Ｖまたは３．０Ｖのオーダーの周辺インターフェース信号レベルを利用することがある。上記の例は、最初は信号レベルの差が大きいとは思われないが、電子構成要素は、１．８Ｖなどのより低い信号レベルに対して設計され、２．６Ｖまたは３．０Ｖなどのより高い信号レベルを用いて動作する場合、信頼性（長い時間期間にわたってパフォーマンスの劣化なしに動作する構成要素の能力）問題を経験することがある。

トランジスタなどの個々の電子構成要素の信頼性は、トランジスタの端子間に長期印加される電界によって生じる電気的ストレスなど、多くの形で損なわれることがある。これらの電界が高くなるにつれて、電子構成要素の寿命は減少する。例として、シリコン（ＭＯＳ）トランジスタ上の金属酸化物の信頼性限界は、経時絶縁破壊（ＴＤＤＢ）、ホットキャリア注入（ＨＣＩ）、および負バイアス温度不安定性（ＮＢＴＩ）を含む様々な破壊現象に依存する。４５ｎｍ ＭＯＳ（１．８Ｖ）電子構成要素の上記の現象の各々に関連する信頼性限界を下記の表に示す。この表から、２．６Ｖまたは３．０Ｖの信号レベルを使用するそのような電子構成要素の動作が信頼性問題を提示する可能性があることが容易に諒解される。

関連する異なる信号レベルを有する周辺機器に適応しようとする試みにおいて、様々な技法が採用されている。図１に、各々が特定の信号レベルに適応するように構成された複数の入出力回路を有する例示的な従来技術の電子デバイス１００を示す。たとえば、入出力回路１２０は、第１の信号レベル（たとえば、１．８Ｖ）に適応するように設計された電子構成要素を備えるが、入出力回路１３０は、第２の信号レベル（たとえば、２．６Ｖ）に適応するように設計された電子構成要素を備えることができる。すなわち、出力経路１２１の回路および入力経路１２２の回路は、１．８Ｖ信号を使用してインターフェースする周辺機器とともに確実に動作するように適合できる。一方、出力経路１３１の回路および入力経路１３２の回路は、２．６Ｖ信号を使用してインターフェースする周辺機器とともに確実に動作するように適合できる。デバイス１００のコア動作機能を提供することができるものなど、ホスト回路１０１は、それぞれの信号レベルを使用する入出力回路１２０および１３０とインターフェースするように適合できる。

図１に示す異なる信号レベルを有する周辺機器に適応するための技法は、サイズおよびコストに関する問題を提示する。詳細には、図示の実施形態は２つの別々の入出力回路を提供し、したがって、回路を格納するための追加の物理的面積を必要とする。その上、図示の技法では、追加の構成要素に関連するコストが生じる。

異なる信号レベルを有する周辺機器に適応するための別の技法は、周辺機器がより高い信号レベル（たとえば、２．６Ｖ）を使用してインターフェースされる場合と、周辺機器がより低い信号レベル（たとえば、１．８Ｖ）を使用してインターフェースされる場合の両方で、そのより高い信号レベルに適応するように設計された、図１の入出力回路１３０などの入出力回路を利用することである。デバイスの設計電界よりも低い電界をもつ電子デバイスを動作させると、一般に上記の信頼性問題は生じない。しかしながら、より高い信号レベル用に設計された回路を使用すると、一般にエネルギー効率が悪くなり、パフォーマンスも劣化する。詳細には、より低い信号レベルを処理する際に、より高い信号レベルに適応するように設計された電子構成要素を利用すると、一般に、適切に設計された電子構成要素を利用する場合よりも多くのエネルギーを消費する。

電子デバイスは今日ではより小さくなっており、電力管理は極めて重要になっている。たとえば、携帯デバイスにおいてバッテリ寿命を最大にするために、電力消費量の比較的小さい節約さえ重要となる。したがって、より低い信号レベルを処理するときに、より高い信号レベルに適応するように設計された入出力回路を利用すると、一般に信頼性問題を与えないが、不要な電力消費量を生じる。

この出願は、プルアップまたはプルダウン回路いずれかの少なくとも１つを持つレベルシフタを開示する。この回路は、レベルシフタから出力される最大信号レベルより低い信頼性の限界を伴う電子構成要素で作られる。このレベルシフタはまた、プルアップまたはプルダウン回路いずれかの少なくとも１つに結合されるタイミング回路を持つ。このタイミング回路は、電子構成要素が経験する端子〜端子信号レベルが信頼性の限界を超えることを防止するプルアップまたはプルダウン回路いずれかの少なくとも１つへの、入力信号の印加時間を制御する。

この出願はまた、動作モードに依存して第１信号レベルおよび第２信号レベルへ入力信号を選択的にレベルシフトするレベルシフト回路を持つレベルシフタを開示する。第１信号レベルは第２信号レベルより低い。電子構成要素は第２信号レベルより低い信頼性の限界を持つ。レベルシフタはまた、レベルシフト回路に結合され、電子構成要素が経験する端子〜端子信号レベルが信頼性の限界を超えることを防止するようにレベルシフト回路への入力信号の印加時間を制御する、タイミング回路を持つ。

この出願はまた、動作モードに依存して第１信号レベルおよび第２信号レベルへ入力信号を選択的にレベルシフトするレベルシフト回路を提供することを含む方法を開示する。第１信号レベルは第２信号レベルより低く、電子構成要素は第２信号レベルより低い信頼性の限界を持つ。この方法はまた、レベルシフト回路へタイミング回路を結合することと、レベルシフト回路への入力信号の印加時間を制御するようにタイミング回路を適合させることを含む。このことは、電子構成要素が経験する端子〜端子信号レベルが信頼性の限界を超えることを防止する。

上記では、以下の本発明の詳細な説明がより良く理解できるように、本発明の特徴および技術的利点についてやや広く概説した。本発明の特許請求の範囲の主題を形成する本発明の追加の特徴および利点については、以下で説明する。開示される概念および特定実施形態は、本発明の同じ目的を実行するための他の構造を変更または設計するための基礎として容易に利用できることを、当業者は諒解されたい。また、そのような等価な構成は、添付の特許請求の範囲に記載の本発明の趣旨または範囲から逸脱しないことを、当業者は了解されたい。さらなる目的および利点とともに、本発明の編成と動作の方法の両方に関して、本開示を特徴づけると考えられる新規の特徴は、添付の図に関連して以下の説明を検討するとより良く理解されよう。ただし、図の各々は、例示および説明のみの目的で提供され、本発明の範囲の限界を定めるものではないことを明白に理解されたい。

本発明のより完全な理解のために、次に添付の図面とともに行う以下の説明を参照する。

各々が特定の信号レベルに適応するように構成された、複数の入出力回路を有する従来技術の電子デバイスを示す図。 高信号レベル対応入出力回路の一実施形態のハイレベルブロック図。 図２の高信号レベル対応入出力回路において使用されるプリドライバの一実施形態に関する詳細を示す図。 図３のプリドライバにおいて使用されるレベルシフタの一実施形態に関する詳細を示す図。 図３のプリドライバにおいて使用されるテーパーバッファの一実施形態に関する詳細を示す図。 図２の高信号レベル対応入出力回路において使用されるドライバの一実施形態に関する詳細を示す図。 図２の高信号レベル対応入出力回路において使用されるレベル検出器の一実施形態に関する詳細を示す図。 図２の高信号レベル対応入出力回路において使用されるモードコントローラの一実施形態に関する詳細を示す図。 図８のモードコントローラにおいて使用されるバイアス発生器の一実施形態に関する詳細を示す図。 図２の高信号レベル対応入出力回路において使用されるレベルシフトコントローラの一実施形態に関する詳細を示す図。

図２に、本明細書の概念による高信号レベル対応入出力回路の一実施形態のハイレベルブロック図を示す。図２の入出力回路２００は、パーソナルコンピュータシステム、携帯情報端末（ＰＤＡ）、セルラー電話、ページャ、デジタル音声レコーダ、デジタルカメラ、デジタルビデオカメラ、パーソナルエンターテインメントプレーヤ、ゲーム機などのホスト電子デバイスのホスト回路（図示せず）と、メモリデバイス、ディスプレイ、プリンタ、電子ポインタ、トランスデューサなどの周辺機器との間のインターフェースを行うように適合される。特に、入出力回路２００は、高レベル（たとえば、２．６Ｖおよび／または３．０Ｖ）と低レベル（たとえば、１．８Ｖ）の両方の周辺インターフェース信号に適応するように適合される。高信号レベルに適応する際に、入出力回路２００は、低信号レベルに対して使用するために設計された電子構成要素を利用する。それによって、実施形態は、サイズおよび電力消費量に関する効率を与える。以下の説明からより良く諒解されるように、低信号レベル用に設計された電子構成要素を使用して高信号レベルに適応する際に、入出力回路２００は、電子構成要素の端子の両端間の比較的大きい電界の印加に関連する信頼性問題を回避するように適合される。

図２に示す入出力回路２００は、ホストデバイスの回路から周辺機器の回路に信号をインターフェースするための出力経路２１０と、周辺機器の回路からホストデバイスの回路に信号をインターフェースするための入力経路２２０とを備える。図示の実施形態の入出力回路２００は出力経路２１０と入力経路２２０の両方を備えるが、実施形態は、本明細書で説明する概念を入力経路回路のみ、または出力経路回路のみにおいて実装することができる。その上、本明細書で説明する概念は、入力および出力回路の他の回路に適用可能であり、したがって、特定の電子構成要素が動作するように設計された信号レベルよりも高い信号レベルに適応すべき多数の状況において、本明細書の教示に一致する実施形態を与えることができる。

図示の実施形態の出力経路２１０および入力経路２２０は、それぞれ高レベル（たとえば、２．６Ｖまたは３．０Ｖ）と低レベル（たとえば、１．８Ｖ）の両方の信号に適応するように適合される。特に、以下で詳細に説明するように、入力経路２２０は、電子構成要素からなるレベルシフト制御２２１を含み、その電子構成要素は、低信号レベル用に設計され、それに結合された周辺機器によって供給される低レベル信号と高レベル信号の両方に対して確実に動作するように適合される。同様に、以下で詳細に説明するように、出力経路２１０は、各々が電子構成要素からなる、ドライバ２１２に結合されたプリドライバ２１１を含み、その電子構成要素は、低信号レベル用に設計され、それに結合された周辺機器に供給される低レベル信号と高レベル信号の両方に対して確実に動作するように適合される。図示の実施形態のモード制御２１４は、低信号レベル動作および高信号レベル動作のためにその中の回路の制御を行うようにプリドライバ２１１に結合され、いくつかの実施形態ではドライバ２１２に結合される。

特定の実施形態による動作では、入出力回路２００は、所定の低信号レベルを使用してホストデバイスの回路と対話し、現在インターフェースされている特定の周辺デバイスに適した信号レベルを使用して周辺デバイスの回路と対話するように適合される。多くの構成では、ホストシステムの回路は、１つまたは複数の電源出力（たとえば、コア電圧）を遮断するなど、節電動作を実行する。入出力回路動作の曖昧な状態を生じることなしにそのような節電動作に適応するために、実施形態のモード制御２１４は、ホスト回路節電動作の期間中に利用される内部制御信号の発生を含む。すなわち、ホスト回路の１つまたは複数の出力が節電動作により利用不可能であるとき、実施形態のモード制御２１４は、その回路を選択された低信号レベル状態または高信号レベル状態にラッチさせておくために、プリドライバ２１１および／またはドライバ２１２の適切な制御を内部に発生するように動作する。したがって、ホスト回路が節電動作から動作状態に戻ったとき、入出力回路２００は周辺機器とインターフェースし続けるように構成される。

図２に示す入出力回路２００は、適切な信号レベルに対して動作するようにそれ自体を自動的かつ自律的に構成するように動作可能であるという点で汎用性がある。すなわち、図示の実施形態の入出力回路２００は、低信号レベル動作または高信号レベル動作を自動的に選択するように適宜に適合される。したがって、出力経路２１０のレベル検出２１３は、周辺機器の信号レベルを検出し、モード選択信号をモード制御２１４に供給するために、インターフェースが提供されている周辺機器に結合される。したがって、モード制御２１４は、レベル検出２１３によって示されたモード（たとえば、低信号レベルまたは高信号レベル）に従って、プリドライバ２１１および／またはドライバ２１２の回路に対して制御を行うことができる。図示の実施形態中の入力経路２２０のレベルシフト制御２２１は、モード制御信号がなければ、高信号レベル動作を補償するように動作可能である。

高レベルにおける図示の実施形態の入出力回路２００の動作について説明したが、実施形態による個々の機能ブロックについて以下で詳細に説明する。本明細書で説明する特定の実施形態は、例示的な実施形態であり、説明する概念は、図示の実施形態に追加してまたはその代替として、実施形態中で実装できることを諒解されたい。

図３に注目すると、プリドライバ２１１の一実施形態に関する詳細が示されている。図示の実施形態のプリドライバ２１１は、ホスト回路から、インターフェースされた周辺機器に向けられたデータ信号の入力を受け付け、ホストデバイス内部の信号レベルから、インターフェースされた特定の周辺機器に適した信号レベルにデータ信号のレベルシフトを行い、適切な信号レベルにおいて周辺機器に対するデータ出力を行うようにドライバ２１２を駆動するための出力を与える。上記の動作を行うために、図示の実施形態のプリドライバ２１１は、レベルシフタ３１１〜３１３とバッファ３３１〜３３５とを含む。レベルシフタ３１１〜３１３は、モード制御２１４によって供給されたモード選択信号などに従って、ホスト回路によって供給されたレベルから、インターフェースされた周辺機器の回路に適したレベルにデータ信号のレベルシフトを行うように動作する。バッファ３３１〜３３５は、ドライバ２１２を適宜に駆動するのに好適なデータ信号を生じるようにデータ信号バッファリングを行うように動作する。図示の実施形態では、プリドライバ２１１の出力を制御可能にイネーブルおよびディセーブルにすることを可能にするために、論理ゲート３２１および３２２が設けられる。詳細には、論理ゲート３２１（本明細書ではＮＡＮＤゲート）の端子と論理ゲート３２２（本明細書ではＮＯＲゲート）の端子とに適切なイネーブル信号を印加することが、プリドライバ２１１の出力を選択的にイネーブル／ディセーブルにするように動作する。

プリドライバ２１１の電子構成要素の設計信号レベルよりも高い信号レベルに適応する際に、プリドライバ２１１は、より高い信号レベル（たとえば、２．６Ｖおよび３．０Ｖのパッド電圧）を処理するとき、０でない信号レベル（たとえば、１．１Ｖのコア電圧）を（たとえば、仮想接地として供給される）バイアス供給電圧として利用する。したがって、図示の実施形態のプリドライバ２１１のレベルシフトは複数のステージにおいて行われる。詳細には、レベルシフタ３１１は、ホストデバイス内部の信号レベル（たとえば、１．１Ｖなどのコア電圧）において供給されたホスト回路からのデータ信号を、（たとえば、本明細書では１．８Ｖパッド電圧として示される）適応された最低周辺信号レベルにレベルシフトするように動作する。プリドライバ２１１のｐデータ経路中に配設されたレベルシフタ３１２は、（必要な場合）レベルシフタ３１１によって出力されたデータ信号を、インターフェースされた周辺機器に適したレベル（たとえば、２．６Ｖまたは３．０Ｖのパッド電圧）にレベルシフトするように動作する。インターフェースされた周辺機器が（本明細書では１．８Ｖとして示される）適応された最低周辺信号レベルに対して動作する場合、図示の実施形態のレベルシフタ３１２は、レベルシフトを行わず、遅延デバイスとして効果的に動作する。

（モード制御２１４から受信したモード信号によって選択される）２．６／３．０Ｖ動作モードでは、図示の実施形態のレベルシフタ３１２の入力は０Ｖと１．８Ｖとの間でトグルするが、レベルシフトされた出力は１．１Ｖと２．６Ｖまたは３．０Ｖとの間でトグルする。（モード制御２１４から受信したモード信号によって選択される）１．８Ｖ動作モードの間、図示の実施形態のレベルシフタ３１２は、レベル変換を実行せず、出力レベルは入力レベル（０Ｖ〜１．８Ｖの間）と同じままである。したがって、レベルシフタは、以下の図４に示すレベルシフタ回路の一実施形態の説明からより良く理解されるように、所与の動作モードに対する信頼性の観点から矛盾しないレベルに、その入力信号を変換する。

その中の電子構成要素の良好な信頼性レベルを維持するように動作することに加えて、データ経路に関する良好なスイッチングパフォーマンスを与えることが望ましい。たとえば、プリドライバ２１１によって供給された信号は、データ高レベル（たとえば、プリドライバ２１１の出力ｐデータを使用して１．８Ｖ、２．６Ｖ、または３．０Ｖ）にプルアップするようにドライバ２１２の電子構成要素を制御し、データ低レベル（たとえば、プリドライバ２１１の出力ｎデータを使用して０Ｖ）にプルダウンするようにドライバ２１２の電子構成要素を制御するように動作する。したがって、実施形態は、プリドライバ出力（ｎデータまたはｐデータ）のうちの一方において高または駆動信号を開始する前に、プリドライバ出力（ｐデータまたはｎデータ）のうちの他方において高または駆動信号を終了するように動作し、それによってドライバ２１２の「ブレークビフォアメーク」スイッチング制御を確立する。そのようなスイッチング制御は、データ出力に関する曖昧さを回避し、ならびにドライバ２１２中の不要な待機電流を回避する。

上記のスイッチングパフォーマンスは、図示の実施形態によれば、プリドライバ２１１中のｐデータ経路とｎデータ経路とに関連する信号伝搬遅延を整合することによって達成される。たとえば、レベルシフタ３１１によって供給されるレベルを越えてレベルシフトすることは、プリドライバ２１１のｎデータ経路では不要であるが、プリドライバ２１１のｐデータ経路とｎデータ経路との間の遅延整合を与えるためにレベルシフタ３１３がｎデータ経路中に設けられる。すなわち、レベルシフタ３１３の図示の実施形態は、信号をレベルシフトすることなしに適応された最低周辺信号レベル（本明細書では１．８Ｖパッド電圧）において信号レベルを受け付けることと、その信号レベルを出力することの両方を行うように動作するが、ｐデータ経路とｎデータ経路との総遅延を整合するのに有用な伝搬遅延を与える。ｎデータ経路の出力チェーン中の追加のインバータ（たとえば、ｐデータ経路中のインバータ３３１および３３２に比較してｎデータ経路中のインバータ３３３〜３３５）など、追加の要素の使用は、追加または代替として、上記の遅延整合のために使用できる。遅延整合は、最終出力信号に対して良好なデューティサイクルを保証する。遅延は、モード制御２１４から受信したモード信号に基づいてｎデータ経路の各構成要素中でプログラムできる。上記から、低信号レベル（たとえば、１．８Ｖ）は、ドライバ２１２に対してスイッチングオフを行うのに十分であり、したがって、図示の実施形態のｎデータ経路は、出力経路２１０が動作している特定のモードにかかわらず、より高い信号レベル（たとえば、２．６Ｖまたは３．０Ｖ）においては動作しないことを諒解されたい。

プリドライバ２１１のｐデータ経路に供給される仮想接地信号は、モード制御２１４によって、すなわち、システムが実施形態による１．８Ｖ、２．６Ｖ、または３．０Ｖ動作モードであるかに基づいて制御される。一実施形態では、システムが１．８Ｖ周辺機器に接続されたときは、０Ｖ接地が設けられ、システムが２．６Ｖまたは３．０Ｖ周辺機器とともに動作しているときは、１．１Ｖ接地が設けられる。

図４に注目すると、レベルシフタ３１２を設ける際に利用されるレベルシフタの一実施形態に関する詳細が示されている。図４に示すレベルシフタ４１０は、その電子構成要素がともに確実に動作するように設計された信号レベルよりも高い信号レベルに適応するためのタイミングベースのレベルシフタ構成を与える。その構成は、レベルシフタ４１０の電子構成要素の信頼性を損なわない。

動作中、レベルシフタ４１０などのデジタルレベルシフタは、接地と電源レベルとの間のフルスイングデジタル入力を、接地と異なる電源レベルとの間でスイングするフルスイングデジタル出力に変換する。理想的には、レベルシフタ回路は、入力信号から出力信号への位相情報を保持する。入出力回路によって利用される電圧レベルシフタは、一般に、信号をコア電圧（たとえば、１．１Ｖ）から単一のパッド電圧（たとえば、１．８Ｖ、２．６Ｖ、または３．０Ｖのいずれか）にシフトする。したがって、１．１Ｖのコア電圧および２．６Ｖまたは３．０Ｖのパッド電圧の場合、行われる電圧レベルシフトは、それぞれ１．１Ｖから２．６Ｖまたは３．０Ｖまでである。ただし、１．８Ｖに対して動作するように設計された電子構成要素（たとえば、４５ｎｍの１．８Ｖトランジスタ）の信頼性限界を満たすためには、これらの電子構成要素の端子（たとえば、トランジスタのゲート）を０と２．６Ｖまたは３．０Ｖとの間でトグルさせるべきではない。したがって、図示の実施形態による動作中に、図３の２ステージレベルシフト構成では、レベルシフタ３１１および３１３は、それらの出力を０Ｖと１．８Ｖとの間でトグルするように動作し、レベルシフタ３１２は、その出力を（１．８Ｖモードでは）０Ｖと１．８Ｖとの間で、（２．６Ｖまたは３．０Ｖモードでは）１．１Ｖと２．６Ｖまたは３．０Ｖとの間でトグルするように動作することになる。たとえば、２．６Ｖモードでは、レベルシフタ４１０は、信号を（ｖｄｄ＿１８として示される）１．８Ｖから（ｖｄｄｐとして示される）２．６Ｖに、および（ｖｓｓｘとして示される）０Ｖから（ｖｄｄｃとして示される）１．１Ｖにレベルシフトする。

この図示の実施形態のレベルシフタ４１０が動作するモードは、モード制御２１４によって供給された仮想接地信号を使用して制御される。たとえば、２．６Ｖモードでは、仮想接地は１．１Ｖに設定されるが、１．８Ｖモードでは、仮想接地は０Ｖに設定される。レベルシフタ３１２の構成要素ならびに入出力回路２００の他の構成要素によって使用される（ｖｄｄｐとして示される）高レベル電圧は、インターフェースされた周辺機器によって使用されるそのパッド電圧により、各モードにおいて変化する（たとえば、１．８Ｖモードでは１．８Ｖ、または２．６Ｖモードでは２．６Ｖ）ことを諒解されたい。たとえば、インターフェースされた周辺機器がパッド電圧を供給する場合、この電圧は、インターフェースされている周辺機器により変化する。ホスト回路がパッド電圧を供給する場合、この電圧は、周辺機器とインターフェースするように構成されるホスト回路により変化する。たとえば、レベル検出２１３などの汎用回路をホスト回路と組み合わせて利用して、ホスト回路による適切なパッド電圧の選択を自動的かつ自律的に行うことができる。代替的に、特定のインターフェースされた周辺機器に適したパッド電圧を供給するように、ホスト回路を手作業で切り替えることができる。

２．６Ｖモードでは、レベルシフタ４１０への入力が１．８Ｖであるとき、トランジスタＭ２およびＭ１（本明細書では、電界効果トランジスタ（ＦＥＴ）、より詳細にはＮＦＥＴとして示される）はオンにされ、トランジスタＭ４およびＭ３（同じくＮＦＥＴとして示される）はオフにされる。動作中、トランジスタＭ１へのゲート電圧は、ある時間「ｄ」の間、高（レベルシフタ４１０への１．８ｖの入力）であり、次いで低になり、トランジスタをオフにする。遅延「ｄ」はプログラマブル遅延論理４１１によって与えられ、プログラマブル遅延論理４１１は、ノードｏｕｔｐｕｔ＿ｎにおける電圧をｖｄｄｃ（１．１Ｖのコア電圧）を下回ってプルダウンするのに十分長いが、ノードｏｕｔｐｕｔ＿ｎにおける電圧をずっとプルダウンすること（０Ｖ）を回避するのに十分短い、選択された遅延を与える。したがって、ノードｏｕｔｐｕｔにおける電圧は２．６Ｖ（パッド電圧ｖｄｄｐ）になり、ノードｏｕｔｐｕｔ＿ｎにおける電圧は１．８Ｖになる。

上記の動作とは逆に、レベルシフタ４１０への入力が０Ｖであるとき、トランジスタＭ４およびＭ３はオンにされ（レベルシフタ４１０への入力とトランジスタＭ３およびＭ４との間に配設されたインバータ４３０に留意されたい）、トランジスタＭ２およびＭ１はオフにされる。トランジスタＭ３へのゲート電圧は、時間「ｄ」の間、高（レベルシフタ４１０への０ｖの入力）であり、次いで低になり、トランジスタをオフにする。遅延「ｄ」は、プログラマブル遅延論理４１１の回路に対応する回路などのプログラマブル遅延論理４２１によって与えられる。このプログラマブル遅延論理４２１は、ノードｏｕｔｐｕｔにおける電圧をｖｄｄｃ（１．１Ｖのコア電圧）を下回ってプルダウンするのに十分長いが、ノードｏｕｔｐｕｔにおける電圧をずっとプルダウンすること（０Ｖ）を回避するのに十分短い、選択された遅延を与える。したがって、ノードｏｕｔｐｕｔ＿ｎにおける電圧は２．６Ｖ（パッド電圧ｖｄｄｐ）になり、ノードｏｕｔｐｕｔにおける電圧は１．８Ｖになる。

プルダウンスタックおよびインバータの構成要素を相対的にサイズ決定することが、電圧ノードｏｕｔｐｕｔおよびｏｕｔｐｕｔ＿ｎがどのレベルまでプルダウンされるかを制御する。たとえば、インバータ４１２および４２２と、対応するプルダウンスタックのトランジスタ（インバータ４１２に対するトランジスタＭ１およびＭ２、ならびにインバータ４２２に対するトランジスタＭ３およびＭ４）との電子構成要素を適宜にサイズ決定することによって、ノードｏｕｔｐｕｔおよびｏｕｔｐｕｔ＿ｎがプルダウンされる電圧を制御することができる。トランジスタＭ１およびＭ２の主要な機能は、ラッチ４１２、４２２に書き込むのに十分にプルダウンすることである。同様に、トランジスタＭ３およびＭ４も同じ機能を有する。

上記のレベルシフタ４１０のタイミングベースの動作は、Ｍ１およびインバータ４１２の端子（たとえば、Ｐ形ＦＥＴ（ＰＦＥＴ）のゲート）が、ｏｕｔｐｕｔ＿ｎが０Ｖにプルダウンされた場合に生じるであろうフルパッド電圧（たとえば、ｖｄｄｐ＝２．６Ｖ）にさらされることを回避する。電子構成要素が確実に耐えることができる電圧よりも大きいフルパッド電圧は電子構成要素の端子の両端間に決して存在しないので、このタイミングベースの動作は信頼性問題を回避する。

１．８Ｖモードでは、図示の実施形態のレベルシフタ４１０は、電圧レベルのレベルシフトを実行しないが、代わりにバッファのように働く。このモードでは、仮想接地が０Ｖである場合、プログラマブル遅延論理４１１および４２１の遅延論理は、時間シフトされたパルスを発生しないが、代わりに入力に従う。したがって、レベルシフタ４１０への入力が１．８Ｖであるとき、トランジスタＭ１およびＭ２は両方ともオンにされ（トランジスタＭ３およびＭ４は両方ともオフにされ）、入力が高である限り、オンのままである。同様に、レベルシフタ４１０への入力が０Ｖであるとき、トランジスタＭ３およびＭ４は両方ともオンにされ（トランジスタＭ１およびＭ２は両方ともオフにされ）、入力が低である限り、オンのままである。入力と出力の両方が１．８Ｖと０Ｖとの間でのみトグルするとき、信頼性制限がないので、この連続動作が許可される。

プリドライバ２１１の実施形態において利用されるレベルシフタの動作について説明したが、再び、図３に注目する。前述のように、図示の実施形態のプリドライバ２１１は、ドライバ２１２を適宜に駆動するのに好適なデータ信号を生じるために、データ信号バッファリングを行うためのバッファ３３１〜３３５を含む。実施形態によるバッファリングは、図５に示すように仮想接地（たとえば、１．１Ｖのコア電圧ｖｄｄｃ）とパッド電圧（たとえば、２．６Ｖのｖｄｄｐ）との間でトグルするテーパーバッファによって実行される。１．８Ｖモード中に、テーパーバッファは、０Ｖと１．８Ｖとの間でトグルする。チェーン（たとえば、バッファ３３１〜３３２およびバッファ３３３〜３３５）中の各バッファは、十分なバッファリングを行い（たとえば、より大きいトランジスタから構成され）、それによって、はるかに大きいドライバ２１２の電子構成要素を十分に駆動するために、レベルシフトされた信号のドライブを上昇させる。

再び図２を参照すると、プリドライバ２１１の出力が図示の実施形態によるドライバ２１２の入力に結合されることがわかる。上記で説明したように、プリドライバ２１１によって出力された、バッファされ、レベルシフトされた信号は、適切な信号レベルにおいてインターフェースされた周辺機器に信号を駆動するためのドライバ２１２に供給される。

図６に、ドライバ２１２の一実施形態に関する詳細を示す。ドライバ２１２の図示の実施形態はスタックデバイスドライバストラテジを採用する。そのようなスタックドライバ構成は、以下で説明するＨＣＩ破壊現象を回避するなどのために、信頼性問題を提示することなしに、より高い信号レベルとともに動作する、より低い信号レベル用に設計された電子構成要素の使用を可能にする。その上、スタックドライバ構成は、ドライバＦＥＴ中のスナップバックを防ぐことなどによって静電放電（ＥＳＤ）保護を可能にする。

図６に示すスタックドライバ構造は、プリドライバ２１１からのｐデータ信号を、ソースがＶｄｄｐに結合されたトランジスタＭ１７（本明細書ではＰＦＥＴ）に供給するが、ドレインが出力のより近くにあるトランジスタＭ１８（同じく本明細書ではＰＦＥＴ）は、バイアス電圧ｐバイアスによって制御される。プルアップ中に、トランジスタＭ１７が完全にオンにされず、したがってトランジスタＭ１８が、そのドレイン端子とソース端子の両端間のより高い電圧を経験し、過渡的なＨＣＩ問題を潜在的に生じるであろう短い持続時間がある。しかしながら、上述のＨＣＩ問題を回避することにおいて、トランジスタＭ１８のドレインは抵抗Ｒｐを通して出力ノードに結合される。抵抗Ｒｐを使用すると、トランジスタＭ１８の過渡的なＶｄｓオーバーシュートが減少し、それにより、その端子の両端間の電圧が信頼性限界内に保たれる。

信号出力のデータ高部分を与えるために使用される、ドライバ２１２の例示的な回路の上半分について上述したが、信号出力のデータ低部分を与えるために使用される、ドライバ２１２の下半分が同様に動作することを諒解されたい。詳細には、プリドライバ２１１からのｎデータ信号は、ソースが接地に結合されたトランジスタＭ２０（本明細書ではＮＦＥＴ）に供給されるが、ドレインが出力のより近くにあるトランジスタＭ１９（同じく本明細書ではＮＦＥＴ）は、バイアス電圧ｎバイアスによって制御される。プルダウン中に、トランジスタＭ２０が完全にオンにされず、したがってトランジスタＭ１９が、そのドレイン端子とソース端子の両端間のより高い電圧を経験するであろう短い持続時間がある。ドライバ２１２の上半分のスタック構成と同様に、トランジスタＭ１９のドレインは抵抗Ｒｎを通して出力ノードに結合される。抵抗Ｒｎを使用すると、トランジスタＭ１９の過渡的なＶｄｓオーバーシュートが減少し、それにより、その端子の両端間の電圧が信頼性限界内に保たれる。一実施形態では、抵抗は、ほぼ１００オームである。選択される抵抗タイプは、高い電流搬送容量を有しなければならない。

上記で説明したように、プリドライバ２１１およびドライバ２１２は、ホスト回路からインターフェースされた周辺回路に供給されるデータ信号のレベルシフトおよび出力を行う。図２に示すように、図示の実施形態のモード制御２１４およびレベル検出２１３は、本明細書で説明するプリドライバ２１１およびドライバ２１２の動作を可能にするために、出力経路２１０の動作において利用される。レベル検出２１３の一実施形態に関する詳細を図７に示し、モード制御２１４の一実施形態に関する詳細を図８に示す。

図７に注目すると、レベル検出２１３の一実施形態に関する詳細が示されている。入出力回路２００は、レベル検出２１３を使用して適切な信号レベルに対して動作するようにそれ自体を自動的かつ自律的に構成するように動作可能であるので、レベル検出２１３は入出力回路２００に対して汎用性がある動作を行う。図７に示すように、レベル検出２１３は周辺機器に結合され、その周辺機器に対して、その信号レベルを検出し、入出力回路２００の動作モード（たとえば、１．８Ｖモード、２．６Ｖモード、または３．０Ｖモード）を制御するための１つまたは複数の信号を供給するように、インターフェースを行う。たとえば、実施形態のレベル検出２１３は、インターフェースされた周辺機器の電源電圧を自動的に検出し、それに応じて入出力回路２００の回路にパッド電圧をバイアスさせる。したがって、レベル検出２１３は、インターフェースされた周辺機器の電源の電圧を自動的に検出することが可能である。そのようなレベル検出回路を使用して、モード選択のための外部入力または制御の使用を回避することができ、あるいは、モード選択がない場合に、異なる信号レベルに適応する別個の入出力回路の使用を回避することができる。

信号レベルの自動検出を可能にすることにおいて、レベル検出２１３の回路は高信号レベル対応（たとえば、高電圧対応）である。しかしながら、以下でさらに詳細に説明するように、そのような高信号レベル対応は、図示の実施形態によれば、より低い信号レベルとともに使用するように電子デバイス自体が設計された電子デバイスを使用して行われる。したがって、それに印加される１．８Ｖから３．０Ｖまでの範囲の電圧レベルを潜在的に有するにもかかわらず、（本明細書ではＦＥＴとして示される）トランジスタＭ５〜Ｍ７の実施形態は１．８Ｖトランジスタを備える。

動作中、図示の実施形態のレベル検出２１３は、デジタル信号レベル（モード）を、適切なモードを示す入出力回路２００の様々な部分に供給し、それによって、入出力回路２００にインターフェースされた特定の周辺機器によって使用される信号レベルにかかわらず、入出力回路２００がシームレスに機能することを可能にする。

図示の実施形態のレベル検出２１３の動作をより良く理解するために、インターフェースされた周辺機器が動作している電圧レベルが２．６Ｖであると仮定する。したがって、トランジスタＭ５に供給されるｖｄｄｐは、２．６Ｖである。ｖｄｄ＿１８が１．８Ｖであると仮定すると、このデバイスのゲートソース間電圧（Ｖｇｓ）−トランジスタＭ５のしきい値電圧（Ｖｔｈ）がＶｔｈよりも大きいので、トランジスタＭ５が１．８Ｖにおいて動作するように設計された場合でさえ、トランジスタＭ５は、Ｖｇｓが確実な電圧レベルより下であることを保証する１．８Ｖのゲート電圧を用いてバイアスされる。これは、トランジスタＭ５の２つの端子が、信頼性について許容できる最大電圧レベルを超えないことを保証する。上記の例（ｖｄｄｐは２．６Ｖである）では、トランジスタＭ５はオンにされ、ノード１をｖｄｄｐ（２．６Ｖ）に充電する。トランジスタＭ５がオンであり、Ｍ６およびＭ７もオンであるとき、ノード１における電圧がｖｄｄｐとなるようにＭ５が十分に大きくなるように、Ｍ５をサイズ決定する。インターフェースされた周辺機器の電圧レベルが１．８Ｖ（またはホスト回路に適合する電圧）である場合、ｖｄｄｐが１．８であり、Ｍ５へのバイアス電圧が１．８であるので、Ｍ５はオフである。したがって、ノード１はＭ６およびＭ６によって０にプルダウンされる。いずれの場合も、以下で説明するように、ラッチ７１０は、ノード１における値に関係する値（ノード３）をラッチする。

ｖｄｄｐが２．６である例では、トランジスタＭ６はノード１においてドレイン電圧ｖｄｄｐ（２．６Ｖ）を受ける。ただし、トランジスタＭ５と同様に、トランジスタＭ６のゲートは、その端子の両端間の確実な電圧を保証するように適切にバイアスされる（本明細書ではｖｄｄ＿１８を用いてバイアスされる）。トランジスタＭ７が（以下で説明するリセット状態に応じて）オンであるかオフであるかにかかわらず、トランジスタＭ６が常にオンであり、そのゲートが１．８Ｖにおいてバイアスされるので、トランジスタＭ６は、ノード２において許容できる電圧を保証される。したがって、図示の実施形態のレベル検出２１３の入力スタックは、そのトランジスタのいずれも、信頼性問題を生じるそれらの端子の両端間の電圧を経験しないことを保証する。

図７でわかるように、トランジスタＭ８もそのドレインがノード１に結合されており、ノード１は上記の例では２．６Ｖに充電される。図示の実施形態のトランジスタＭ８がＮＦＥＴであるので、トランジスタＭ８は、ノード３に、Ｖｄｄ＿１８（１．８Ｖ）−Ｍ８のしきい値電圧（Ｖｔｈ）よりも多く充電させない。これは、トランジスタＭ８の端子の両端間の許容できる電圧を保証する。その上、トランジスタＭ８に関連するノード３における電圧降下の結果として、レベル検出２１３の他の電子構成要素のいずれも、Ｖｄｄ＿１８（１．８Ｖ）よりも大きい電圧を受けない。上記から、図示の実施形態のレベル検出２１３の回路は、構成要素レイアウトによって、および適宜に構成要素をバイアスすることによって高電圧耐性になることが諒解できよう。

高／低スタック７１０は、トランジスタＭ８のソース電圧に従ってモードレベルをラッチすることを行う。たとえば、ｖｄｄｐが２．６Ｖまたは３．０Ｖであることが検出されたときに高電圧（図示の実施形態では１．８Ｖ）がラッチされ、ｖｄｄｐが１．８Ｖであることが検出されたときに、低電圧（図示の実施形態中では０Ｖ）がラッチされる。トランジスタＭ８がノード３をＶｄｄ＿１８（１．８Ｖ）−しきい値電圧（Ｖｔｈ）となるように制御するので、これらの値が発生する。図示の実施形態のバッファ７２１〜７２３は、入出力回路２００の様々な構成要素を適宜に駆動するのに好適なモード制御信号を生じるために、モード信号バッファリングを行うように動作する。

図示の実施形態のレベルシフタ７３１、インバータ遅延７３２およびＮＯＲゲート７３３は、レベル検出２１３の一実施形態によるモードリセット制御を行う。レベルシフタ７３１は、レベルシフタ３１１〜３１３に関して上述したレベルシフタ回路などのレベルシフタ回路からなる。インバータ遅延７３２は、プログラマブル遅延論理４１１および４２１に関して上述した遅延論理などの遅延論理からなる。

実施形態による動作中、ホスト回路によって供給されたリセット信号は、レベル検出２１３の回路が使用するために、入出力回路２００によって使用される信号電圧（上記の例では、ｖｄｄ＿１ｐ８（１．８Ｖ））に、レベルシフタ７３１によってレベル変換される。図７に示す構成は、すべてのホスト回路電源が完全に電源投入されて、安定した後に、高（１．１Ｖ）から低（０Ｖ）になるリセット信号に適応するが、本明細書の概念による他の構成を使用することができる。インバータ遅延７３２は、適切なモードの検出を可能にするために、次いで、電力を節約するためにレベル検出２１３の回路をオフに切り替えさせるために、遅延量を追加する。また、図示の実施形態によれば、インバータ遅延７３２によって供給される遅延したリセット信号を使用して、ＮＯＲゲート７３３を通して、モード制御信号出力をゲート制御し、リセット信号が低になるまで、モード制御信号出力が０Ｖ（２．６−Ｖモード）になっていることを保証する。上記のゲートは、実施形態によれば、入出力回路２００の電子デバイスの信頼性限界内である、入出力回路２００の電子デバイス端子の両端間の電圧を保証するために設けられる。ホスト回路によって供給されたリセット信号が低になると、モード制御信号はラッチ７１０によってラッチされる。

図８に注目すると、モード制御２１４の一実施形態に関する詳細が示されている。実施形態によれば、モード制御２１４は、入出力回路２００の回路（たとえば、バッファ３３１〜３３５、レベルシフタ３１２および３１３、インバータ４１２および４２２など）に「接地」の正しい値を与えて、それらの電子デバイスの信頼性限界内である、入出力回路２００の電子デバイス端子の両端間の電圧が信頼性限界を満たすことを可能にする。

（レベル検出２１３によって供給されたモード制御信号によって示される）１．８Ｖモード中に、信号電圧は、信頼性が問題にならないほど十分に低いので、仮想接地の値は、図示の実施形態のスイッチング回路８１０によって０Ｖ（本明細書ではｖｓｓ）に切り替えられる。しかしながら、（同じくモード制御信号によって示される）２．６Ｖまたは３．０Ｖモード中に、コア電圧は、信頼性限界を超える電子構成要素の端子の両端間の電圧を回避するのに十分に高いので、図示の実施形態の仮想接地は、スイッチング回路８１０によってコア電圧（本明細書では１．１Ｖ）に切り替えられる。

実施形態のスイッチング回路８１０は様々な構成において設けられる。たとえば、ＦＥＴなどの固体スイッチングデバイスを使用することができる。追加または代替として、必要な場合、機械的スイッチング機構を利用することができる。

図示の実施形態のモード制御２１４は、選択された動作モードに一致する信号出力を供給するように適合されるだけでなく、ホスト回路の１つまたは複数の出力（たとえば、電源電圧）が入出力回路２００にとって利用不可能である、ホスト回路節電モード（たとえば、スリープまたはフリーズ入出力モード）を通して特定のモードの選択を維持するようにも適合される。入出力回路動作の曖昧な状態を生じることなしにそのような節電動作に適応するために、図示の実施形態のモード制御２１４はバイアス発生８２０を含む。実施形態のバイアス発生８２０は、ホスト回路節電動作の期間中に適切な「仮想接地」レベルを発生するように動作する。すなわち、ホスト回路の１つまたは複数の出力が節電動作により利用不可能であるとき、バイアス発生８２０は、その回路を選択された低信号レベル状態または高信号レベル状態にラッチさせておくために、プリドライバ２１１および／またはドライバ２１２の適切な制御を内部に発生するように動作する。したがって、ホスト回路が節電動作から動作状態に戻ったとき、入出力回路２００は周辺機器とインターフェースし続けるように構成される。

図９に注目すると、バイアス発生８２０の一実施形態に関する詳細が示されている。動作中、コア電圧など、ホスト回路によって供給される電源電圧は、（ｆｒｅｅｚｉｏモード信号によって示される）節電モード中に急落する。インバータ９１１および９１２ならびにＮＯＲゲート９２１は、フリーズ入出力モード中にバイアスを供給するようにバイアス発生８２０の回路を制御するように協働する。

図示の実施形態によるバイアス発生は、ノードｖｉｒ＿ｇｒｎｄ＿ｎｆｅｔ＿ｇａｔｅおよびｖｉｒ＿ｇｎｄ＿ｐｆｅｔ＿ｇａｔｅにおける電圧をｖｄｄｐ（たとえば、２．６Ｖ）およびｖｄｄ＿１８（たとえば、１．８Ｖ）にプルするように動作可能な（本明細書では、オフ状態でラッチされたトランジスタＭ９〜Ｍ１２として示される）オフデバイスを備える分圧器９３０によって供給される。トランジスタＭ１３およびＭ１４は、インバータ９１１および９１２ならびにＮＯＲゲート９２１の出力によってオンに切り替えられて、それによって、ノードｖｉｒ＿ｇｎｄ＿ｎｆｅｔ＿ｇａｔｅの電圧とｖｉｒ＿ｇｎｄ＿ｐｆｅｔ＿ｇａｔｅの電圧との間の差である仮想接地における出力を与える。実施形態によれば、仮想接地ノードは、比較的高いインピーダンスのノードであり、したがってチャージシンクとして機能するものではない。したがって、フリーズ入出力モード中のある状態において保持すべきすべてのノードは、バイアス発生８２０の仮想接地バイアスがそれらに供給される前に、それらの定常状態値に落ち着くことが予想される。

高信号レベルモード（たとえば、２．６Ｖまたは３．０Ｖモード）中に分圧器９３０によって供給されたバイアスは、図示の実施形態中のホスト回路によって供給されたフリーズ入出力信号が１．１Ｖである場合、ほぼコア電圧（たとえば、１．１Ｖ）である。図示の実施形態によれば、トランジスタＭ９およびＭ１０は、スタック構成中に配設されたＰＦＥＴである。同様に、トランジスタＭ１１およびＭ１２は、スタック構成中に配設されたＰＦＥＴである。ただし、上記のスタックの各々に供給される電圧は異なる。詳細には、ｖｄｄｐ（たとえば、２．６Ｖ）はトランジスタＭ９のゲートに供給されるが、ｖｄｄ＿１８（たとえば、１．８Ｖ）はトランジスタＭ１１のゲートに供給される。図示の構成中のこれらのトランジスタ（およびそれらのオフ状態に関連するリーケージ）を使用して、トランジスタＭ１５およびＭ１６のゲートにおける電圧の差は、１．１Ｖに極めて近い電圧に落ち着く。仮想接地ノードから、または仮想接地ノードに電流を引く雑音イベントがある場合、仮想接地ノードの電圧が定常状態条件からある範囲外に出ると、ＦＥＴのうちの１つがオンになる。この時点で、バイアスは、低インピーダンスバイアスになり、ノードが定常状態条件に戻ったことを確認する。したがって、入出力回路２００が高信号レベルモードで動作しているとき、ホスト回路フリーズ入出力モード中に入出力回路２００の他の回路をバイアスするために、仮想接地出力において供給される、この電圧を使用する。

モード制御２１４の実施形態による動作中、入出力回路２００が高信号レベルモード（たとえば、２．６Ｖまたは３．０Ｖ）であるときのみ、バイアス発生はアクティブにされる。入出力回路２００が、レベル検出２１３からのモード制御信号レベルによって示されるなどの低信号レベルモード（たとえば、１．８Ｖ）である場合、ホスト回路がフリーズ入出力モードであるか、または動作モードであるかにかかわらず、実施形態のモード制御２１４は、仮想接地をｖｓｓ（本明細書では０Ｖ）に結合するように動作する。

出力経路２１０の汎用性がある動作を行うためのレベル検出２１３およびモード制御２１４の実施形態について上述し、その動作は高信号レベル処理または低信号レベル処理に対して自動的かつ自律的に調整されるが、入出力回路２００の実施形態はモードの手作業の選択を利用することができる。たとえば、実施形態のスイッチング回路８１０は、必要な場合、インターフェースされた周辺機器の信号レベルに従って手作業で制御できる。

実施形態の出力経路２１０の機能ブロックに関する詳細について説明したが、入力経路２２１の一実施形態に関する詳細を示す図１０に注目する。ホスト回路に対して適切である信号レベルを供給するために、図示の実施形態の入力経路２２０はレベルシフト制御２２１を含む。レベル検出２１３の動作と同様に、レベルシフト制御は、好ましくは、その電子構成要素の端子の両端間の電圧が信頼性限界を超えることなしに、高レベル信号と低レベル信号の両方の入力に適応するように動作する。特に、高信号レベル（たとえば、２．６Ｖおよび／または３．０Ｖ）ならびに低レベル信号（たとえば、１．８Ｖ）が、「ｐａｄｌｏｃ」と標示されたレベルシフト制御２２１のデータ入力ノードにおいて供給されることがあるが、レベルシフト制御２２１は、そのような信号に自動的に適応し、「ｓｃｈｍ＿ｏｕｔ」と標示されたデータ出力ノードにおいて所望の信号レベル（たとえば、１．８Ｖ）を供給するように構成される。

図１０の高電圧対応構成では、パスゲート構成中に配設された、常時オンＮＦＥＴトランジスタＭ２１が、レベルシフト制御２２１の電子構成要素が高電圧レベルを受けないことを保証する。より詳細には、トランジスタＭ２１は、ｌｖｌ＿ｄｎ＿ｉｎｔと標示されたノードを１．８−Ｖｔまで下げるように動作する。第１のステージ受信機、たとえば、シュミットトリガ（Schmitt trigger）１０２０は、１．８−Ｖｔ信号を受信し、周辺機器によって送信されたのが０か１かを判断する。第１のステージ受信機１０２０は、入力信号とは異なる電圧を基準にされることがあるので、正しいトリップポイントを有することが重要である。スタック構成において（本明細書ではＰＦＥＴとして示される）トランジスタＭ２２およびＭ２３からなるプルアップキーパー回路１０１１、ならびにスタック構成において（本明細書ではＮＦＥＴとして示される）トランジスタＭ２４およびＭ２５からなるプルダウンキーパー回路１０１２は、入力トリップポイント（Ｖｉｈ、Ｖｉｌ）が満たされ、信号レベルが入力経路の供給を基準にされることを保証する。図示の実施形態のプルアップキーパー回路１０１１の弱いＰＦＥＴキーパー構成は、シュミットトリガ１０２０への入力がｖｄｄ＿１８（１．８Ｖ）までずっと上昇し、リーケージを遮断することを保証する。これは、このノードが、トランジスタＭ２１のＮＦＥＴパスゲートによって駆動されるにもかかわらず、急速に上昇することを保証する。ＮＦＥＴプルダウンキーパー回路１０１２は、立上りエッジを分圧し、信号の立上りエッジ上により良いトリップポイント（Ｖｉｌ）を与える。そのような構成は、レベルシフト制御２２１への入力がより高い電圧にあり、レベルシフト制御２２１の第１のステージがより低い電圧（たとえば、１．８Ｖ）を基準にされるので、高信号レベルモード（たとえば、２．６Ｖおよび／または３．０Ｖ）で良好なトリップポイントを達成する際に特に有用である。したがって、高信号レベルにおいて動作するか、または低信号レベルにおいて動作するかにかかわらず、レベルシフト制御２２１の上記の実施形態は所望のトリップポイントを維持する。一実施形態では、高電圧信号を受信したとき、ＮＦＥＴキーパーをイネーブルにするイネーブル信号とともに、ｃｏｒｅ＿ｉｅ＿ｈ信号が供給される。また、イネー
ブル信号は、高電圧信号（たとえば、２．６Ｖまたは３．０Ｖ）を受信したとき、ＰＦＥＴキーパーをイネーブルにするために供給される。

図示の実施形態のトランジスタＭ２６は、周辺入力経路をディセーブルにすることを可能にするために設けられる。詳細には、「ｃｏｒｅ＿ｉｅ＿ｈ」と標示されたノードへの適切な信号レベル（たとえば、１．８Ｖ）の供給を使用して、レベルシフト制御２２１の出力をディセーブルにし、したがって入力経路２２０をディセーブルにすることができる。

説明した実施形態に関して様々な機能ブロックについて本明細書で説明したが、説明した回路に加えて、またはその代替として様々な回路が、本明細書で説明する概念に沿って使用できることを諒解されたい。たとえば、出力経路２１０のデータ出力において人体モデル（ＨＢＭ）ＥＳＤ保護を行うため、入力経路２２０のデータ入力においてデバイス帯電モデル（ＣＤＭ）ＥＳＤ保護を行うためなど、入出力回路２００に対してＥＳＤを設けることができる。

その上、図示の実施形態の回路構成とは異なる回路構成を、本明細書の概念に従って使用することができる。たとえば、様々な図示の実施形態は、説明した例示的な電圧レベルに適応するために、スタック構成中に配設された特定の数の電子構成要素（たとえば、ＦＥＴ）を示すが、異なる数のそのような電子構成要素を、そのようなスタック構成において使用することができる。たとえば、図６に示すスタックドライバ構造は、上述した信号レベルよりも高い信号レベル（たとえば、４．０Ｖ）が適応される場合などに、ｐデータ（プルアップ）ドライバスタックおよび／またはｎデータ（プルダウン）ドライバスタック中の３つのＦＥＴのスタックを利用することができる。

上記から、入出力回路２００は、１．８Ｖなどのより低い信号レベル用に設計され、２．６Ｖまたは３．０Ｖなどのより高い信号レベルとともに動作する、電子構成要素の使用を可能にすることが諒解できよう。したがって、単一の入出力インターフェースは、様々な信号レベルを使用する周辺機器に対して使用できるだけでなく、その入出力インターフェースは、物理的により小さく、より速いスイッチング電子構成要素（たとえば、４５ｎｍ ＭＯＳ、１．８Ｖ電子構成要素）を使用することができる。その上、本明細書で説明する実施形態は、適切な信号レベルに対して動作するようにそれ自体を自動的かつ自律的に構成するように動作可能な汎用性を使用して、そのような様々な信号レベルに適応する。

本発明およびその利点について詳細に説明したが、添付の特許請求の範囲によって規定される本発明の趣旨および範囲から逸脱することなく様々な変更、置換および改変を本明細書で行うことができることを理解されたい。さらに、本出願の範囲は、本明細書で説明するプロセス、機械、製造、組成物、手段、方法およびステップの特定の実施形態に限定されるものではない。当業者が本発明の開示から容易に諒解するように、ほぼ同じ機能を実行するか、または本明細書で説明する対応する実施形態とほぼ同じ結果を達成する、現在存在する、または後に開発される、プロセス、機械、製造、組成物、手段、方法またはステップは本発明に従って利用できる。したがって、添付の特許請求の範囲は、それらの範囲内にそのようなプロセス、機械、製造、組成物、手段、方法、またはステップを含むものとする。

以下に、本願出願当初の特許請求の範囲に記載された発明を付記する。

［１］ レベルシフタから出力される最大信号レベルより低い信頼性の限界を持つ電子構成要素で構成される、少なくとも１つのプルアップまたはプルダウン回路と、
前記少なくとも１つのプルアップまたはプルダウン回路に結合されるタイミング回路、ここで、このタイミング回路は、前記電子構成要素が経験する端子〜端子信号レベルが前記信頼性の限界を超えることを防止するように前記少なくとも１つのプルアップまたはプルダウン回路への入力信号の印加時間を制御するように動作可能に構成される、
を具備するレベルシフタ。

［２］ 前記電子構成要素が複数のトランジスタを具備する、［１］に記載のレベルシフタ。

［３］ 前記複数のトランジスタがスタック構成内に配設される、［２］に記載のレベルシフタ。

［４］ 前記タイミング回路が、前記レベルシフタの入力と前記複数のトランジスタに属するトランジスタのゲートとの間に配設され時間遅延動作を提供する遅延を具備する、［２］に記載のレベルシフタ。

［５］ 前記少なくとも１つのプルアップまたはプルダウン回路に属するもののうちの他の１つ、ここで、前記少なくとも１つのプルアップまたはプルダウン回路に属するもののうちの他の１つは、前記最大信号レベルより低い信頼性の限界を持つ電子構成要素で構成される、と
前記プルアップまたはプルダウン回路に属するもののうちの他の１つに結合されるタイミング回路、ここで、このタイミング回路は、前記電子構成要素が経験する端子〜端子信号レベルが前記信頼性の限界を超えることを防止するように前記プルアップまたはプルダウン回路に属するもののうちの他の１つへの前記入力信号の印加時間を制御するように動作可能に構成される、
を更に具備する、［１］に記載のレベルシフタ。

［６］ 前記レベルシフタは、動作モードに依存して第１信号レベルおよび第２信号レベルへ入力信号を選択的にレベルシフトするように動作し、前記第２信号レベルは前記最大信号レベルであり、ここで、前記タイミング回路は、前記動作モードに従い前記入力信号の印加時間を変更するように動作可能なモード選択入力を含む、［１］に記載のレベルシフタ。

［７］ 前記第１信号レベルが１．８ボルト以下であり、前記第２信号レベルが２．６ボルト以上である、［６］に記載のレベルシフタ。

［８］ 動作モードに依存して第１信号レベルおよび第２信号レベルへ入力信号を選択的にレベルシフトするように動作可能なレベルシフト回路を具備するレベルシフタ、ここで、前記第１信号レベルは前記第２信号レベルより低く、この回路が、
前記レベルシフト回路に結合され、前記電子構成要素が経験する端子〜端子信号レベルが前記信頼性の限界を超えることを防止するようにレベルシフト回路への入力信号の印加時間を制御するように動作可能な、タイミング回路を具備する。

［９］ 前記レベルシフト回路は前記電子構成要素で構成されるプルダウン回路を具備し、前記タイミング回路が前記プルダウン回路の入力に結合される、［８］に記載のレベルシフタ。

［１０］ 前記レベルシフト回路は前記電子構成要素で構成されるプルアップ回路を具備し、前記タイミング回路が前記プルアップ回路の入力に結合される、［８］に記載のレベルシフタ。

［１１］ 前記レベルシフト回路は、
プルダウン回路と、
プルアップ回路を具備し、前記プルダウン回路および前記プルアップ回路は前記電子構成要素で構成され、前記タイミング回路が前記プルダウン回路の入力および前記プルアップ回路の入力に結合される、［８］に記載のレベルシフタ。

［１２］ 前記電子構成要素が複数のトランジスタを具備する、［１１］に記載のレベルシフタ。

［１３］ 前記プルアップ回路に属する複数のトランジスタがスタック構成内に配設され、前記プルダウン回路に属する複数のトランジスタがスタック構成内に配設される、［１２］に記載のレベルシフタ。

［１４］ 前記第１信号レベルが１．８ボルト以下であり、前記第２信号レベルが２．６ボルト以上である、［１２］に記載のレベルシフタ。

［１５］ 動作モードに依存して第１信号レベルおよび第２信号レベルへ入力信号を選択的にレベルシフトするように動作可能なレベルシフト回路を提供すること、ここで、前記第１信号レベルは前記第２信号レベルより低く、この回路が前記第２信号レベルより低い信頼性の限界を持つ電子構成要素を具備する、と
前記レベルシフト回路へタイミング回路を結合することと、
前記電子構成要素が経験する端子〜端子信号レベルが前記信頼性の限界を超えることを防止するようにレベルシフト回路への入力信号の印加時間を制御するように前記タイミング回路を適合させること
を具備した方法。

［１６］ 前記レベルシフト回路を提供することは、
プルダウン回路を提供することと、
プルアップ回路を提供することを具備し、前記プルダウン回路および前記プルアップ回路が前記電子構成要素で構成される、［１５］に記載の方法。

［１７］ 前記レベルシフト回路へ前記タイミング回路を結合することは、
前記プルダウン回路の入力へ前記タイミング回路を結合することと、
前記プルアップ回路の入力へ前記タイミング回路を結合すること
を具備する、［１６］に記載の方法。

［１８］ 前記電子構成要素が複数のトランジスタを具備する、［１６］に記載の方法。

［１９］ 前記プルダウン回路を提供することが、前記プルダウン回路に属する前記複数のトランジスタをスタック構成内に配設することを具備する、［１８］に記載の方法。

［２０］ 前記プルアップ回路を提供することが、前記プルアップ回路に属する前記複数のトランジスタをスタック構成内に配設することを具備する、［１９］に記載の方法。

Claims (12)

1. 入力信号を受けて出力経路に出力信号を生成するレベルシフタであって、
   前記出力経路に結合され、前記出力経路上の信号レベルに応答してモード選択信号を生成するように動作可能なレベル検出回路と、
   前記出力信号の最大信号レベルより低い信号レベル信頼性限界を持つ電子構成要素で構成されるレベルシフト回路と、ここで、前記電子構成要素はスタック構成内に配設される複数のトランジスタを備え、前記レベルシフト回路は前記電子構成要素からなるプルアップ回路およびプルダウン回路のうちの少なくとも１つを備える、と、
   前記レベルシフト回路に結合されるタイミング回路と、ここで、このタイミング回路は、前記電子構成要素の１以上の端子における信号レベルが前記信号レベル信頼性限界を超えることを防止するように前記レベルシフト回路への入力信号の印加時間を制御するように動作可能である、と、
   追加のレベルシフト回路と、ここで、この追加のレベルシフト回路は、前記出力信号の前記最大信号レベルより低い信号レベル信頼性限界を持つ追加の電子構成要素で構成される、と、
   前記追加のレベルシフト回路に結合される追加のタイミング回路と、ここで、この追加のタイミング回路は、前記追加の電子構成要素の少なくとも１の端子における信号レベルが前記信号レベル信頼性限界を超えることを防止するように前記追加のレベルシフト回路への前記入力信号の印加時間を制御するように動作可能である、
   とを備え、
   前記タイミング回路は、前記モード選択信号に応答して動作モードに従い前記入力信号の印加時間を変更するために用いられる前記モード選択信号を受けるモード選択入力を含む、レベルシフタ。
2. 前記タイミング回路が、前記レベルシフタの入力と前記複数のトランジスタに属するトランジスタのゲートとの間に配設され時間遅延動作を提供する遅延を具備する、請求項１に記載のレベルシフタ。
3. 前記レベルシフト回路は、動作モードに依存して第１信号レベルおよび第２信号レベルへ入力信号の信号レベルを選択的にシフトするようにさらに動作可能であり、
   前記第１信号レベルが１．８ボルト以下であり、前記第２信号レベルが２．６ボルト以上である、請求項１に記載のレベルシフタ。
4. レベルシフタの出力経路に結合され、前記出力経路上の信号レベルに応答してモード選択信号を生成するように動作可能なレベル検出回路と、
   動作モードに依存して第１信号レベルおよび第２信号レベルへ入力信号の信号レベルを選択的にシフトするように動作可能なレベルシフト回路と、ここで、前記第１信号レベルは前記第２信号レベルより低く、前記レベルシフト回路は前記第２信号レベルより低い信号レベル信頼性限界を持つ電子構成要素を備え、前記電子構成要素はスタック構成内に配設される複数のトランジスタを備え、前記レベルシフト回路は前記電子構成要素からなるプルアップ回路およびプルダウン回路のうちの少なくとも１つを備える、と、
   前記レベルシフト回路に結合され、前記電子構成要素の少なくとも１つの端子の信号レベルが前記信号レベル信頼性限界を超えることを防止するように前記レベルシフト回路への入力信号の印加時間を制御するように動作可能なタイミング回路と、
   追加のレベルシフト回路と、ここで、この追加のレベルシフト回路は、前記出力信号の前記最大信号レベルより低い信号レベル信頼性限界を持つ追加の電子構成要素で構成される、と、
   前記追加のレベルシフト回路に結合される追加のタイミング回路と、ここで、この追加のタイミング回路は、前記追加の電子構成要素の少なくとも１の端子における信号レベルが前記信号レベル信頼性限界を超えることを防止するように前記追加のレベルシフト回路への前記入力信号の印加時間を制御するように動作可能である、と、を備え、
   前記タイミング回路は、前記モード選択信号に応答して前記動作モードに従い前記入力信号の印加時間を変更するために用いられる前記モード選択信号を受けるモード選択入力を含む、レベルシフタ。
5. 前記タイミング回路が前記プルダウン回路の入力に結合される、請求項４に記載のレベルシフタ。
6. 前記タイミング回路が前記プルアップ回路の入力に結合される、請求項４に記載のレベルシフタ。
7. 前記タイミング回路が前記プルダウン回路の入力および前記プルアップ回路の入力に結合される、請求項４に記載のレベルシフタ。
8. 前記第１信号レベルが１．８ボルト以下であり、前記第２信号レベルが２．６ボルト以上である、請求項４に記載のレベルシフタ。
9. 動作モードに依存して第１信号レベルおよび第２信号レベルへ入力信号の信号レベルを選択的にシフトするように動作可能なレベルシフト回路を提供することと、ここで、前記第１信号レベルは前記第２信号レベルより低く、前記レベルシフト回路は前記第２信号レベルより低い信号レベル信頼性限界を持つ電子構成要素を備え、前記電子構成要素はスタック構成内に配設される複数のトランジスタを備え、前記レベルシフト回路は前記電子構成要素からなるプルアップ回路およびプルダウン回路のうちの少なくとも１つを備える、と、
   追加のレベルシフト回路を提供することと、ここで、この追加のレベルシフト回路は、前記出力信号の前記最大信号レベルより低い信号レベル信頼性限界を持つ追加の電子構成要素で構成される、と、
   前記追加のレベルシルト回路と前記レベルシフト回路の出力経路へレベル検出回路を結合することと、ここで、前記レベル検出回路は、前記出力経路上の信号レベルに応答してモード選択信号を生成するように動作可能である、と、
   前記レベルシフト回路へタイミング回路を結合することと、
   前記追加のレベルシフト回路へ追加のタイミング回路を結合することと、
   前記電子構成要素の１以上の端子の信号レベルが前記信号レベル信頼性限界を超えることを防止するように前記レベルシフト回路への入力信号の印加時間を制御するように前記タイミング回路を適合させることと、
   前記追加の電子構成要素の少なくとも１の端子における信号レベルが前記信号レベル信頼性限界を超えることを防止するように前記追加のレベルシフト回路への前記入力信号の印加時間を制御するように前記追加のタイミング回路を適合させることと、
   を具備する方法であって、
   前記タイミング回路は、前記モード選択信号に応答して前記動作モードに従い前記入力信号の印加時間を変更するために用いられる前記モード選択信号を受けるモード選択入力を含む、方法。
10. 前記レベルシフト回路へ前記タイミング回路を結合することは、
    前記プルダウン回路の入力へ前記タイミング回路を結合することと、
    前記プルアップ回路の入力へ前記タイミング回路を結合することと、を具備する、請求項９に記載の方法。
11. 前記レベルシフト回路を提供することが、前記プルダウン回路に属する前記複数のトランジスタをスタック構成内に配設することを具備する、請求項９に記載の方法。
12. 前記レベルシフト回路を提供することが、前記プルアップ回路に属する前記複数のトランジスタをスタック構成内に配設することを具備する、請求項１１に記載の方法。

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