JP2006140884A - レベルシフト回路 - Google Patents
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Abstract
【解決手段】 相補信号入力用の2個のN型トランジスタN1、N2は、低い閾値電圧を有する低電圧側の素子で構成される。従って、低電圧源VDDを電圧源とする相補信号IN、XINが一層に低く設定される場合であっても、前記N型トランジスタN1、N2は確実に動作して、レベルシフト動作は所期通り行われる。前記相補信号入力用のN型トランジスタN1、N2のドレインは、そのかかる電圧値が、保護回路Aにより、低電圧源VDDの電圧以下(N型トランジスタN1、N2の耐圧以下)に制限される。
【選択図】 図1
Description
図1は本実施形態のレベルシフト回路の具体的構成を示す。同図において、INは信号の入力端子、INV1は前記入力端子INに入力された信号を反転するインバータである。前記入力端子INへの入力信号は、例えば1.5vの低電圧源VDDを電圧源としている。
図2は、本発明の第2の実施形態のレベルシフト回路の具体的構成を示す図である。
図3は本発明の第3の実施形態のレベルシフト回路の具体的構成を示す図である。
図5は本発明の第4の実施形態のレベルシフト回路の具体的構成を示す図である。
図6は本発明の第5の実施形態のレベルシフト回路の具体的構成を示す図である。
図7は本発明の第6の実施形態のレベルシフト回路の具体的構成を示す図である。
OUT 出力端子
VDD 低電圧源
VDD3 高電圧源
D1、D2 ダイオード
N1、N2 一対の相補信号入力用のN型トランジスタ
N5、N6、N51、N52 N型トランジスタ
P3 P型トランジスタ(抵抗)
INV1〜INV3 インバータ回路
DINV1、DINV2 遅延回路
DL1、DL2 遅延回路
NAND1、NAND2 NAND回路
D1 ダイオード
D2 クランプ回路
LD1、LD2 レベルシフター(降下回路)
W1 第1ノード
W2 第2ノード
A 保護回路
B1 電源供給回路
B2 断続回路
C ラッチ回路
E 断続回路兼保護回路
F 電源供給及び断続制御回路
G 電源供給制御回路
GP1、GP2 接地経路
Claims (13)
- 低電圧源を電源とする相補の第1及び第2の信号を入力し、その第1及び第2の信号の電位を高電圧源の電位にレベルシフトするレベルシフト回路であって、
前記相補の第1及び第2の入力信号が各々ゲートに入力され、一端が接地され、他端が第1及び第2のノードに各々接続された2個の信号入力用の低電圧側N型トランジスタと、
一端が高電圧源に接続され、他端が前記第1及び第2のノードに各々接続され、前記第1及び第2のノードの一方に前記高電圧源の電圧を供給すると同時に、その他方のノードへの前記高電圧源の供給を遮断する電源供給回路と、
前記電源供給回路を制御する電源供給制御回路と、
前記第1のノードと前記第2のノードとを接続する抵抗と、
前記第1及び第2のノードの電位を各々ラッチするラッチ回路と、
前記第1及び第2のノードから前記2個の信号入力用の低電圧側N型トランジスタを経て接地に至る2つの接地経路に配置され、その両接地経路の一方を接続し且つ他方を切断する断続回路と、
前記断続回路を制御する断続制御回路と、
前記第1及び第2のノードと前記2個の信号入力用の低電圧側N型トランジスタとの間に配置され、前記2個の低電圧側N型トランジスタの端子間にかかる電圧を前記2個の低電圧側N型トランジスタの耐圧以下に制限する保護回路とを備えた
ことを特徴とするレベルシフト回路。 - 前記請求項1記載のレベルシフト回路において、
前記保護回路は、前記断続回路を兼用する
ことを特徴とするレベルシフト回路。 - 前記請求項1又は2記載のレベルシフト回路において、
前記保護回路は、前記2つの接地経路の各々に1つのN型トランジスタが配置されて構成される
ことを特徴とするレベルシフト回路。 - 前記請求項1又は2記載のレベルシフト回路において、
前記保護回路は、前記2つの接地経路の各々に2つのN型トランジスタが直列に配置されて構成される
ことを特徴とするレベルシフト回路。 - 前記請求項1又は2記載のレベルシフト回路において、
前記保護回路は、前記2つの接地経路の各々に1つのN型トランジスタと1つのダイオードとが直列に配置されて構成される
ことを特徴とするレベルシフト回路。 - 前記請求項4又は5記載のレベルシフト回路において、
前記保護回路は、前記各直列回路を構成する2つの素子同士の接続点と、前記低電圧源とを接続し、前記2つの素子同士の接続点の電位を前記低電圧源の電圧にクランプするクランプ回路を備える
ことを特徴とするレベルシフト回路。 - 前記請求項1〜6の何れか1項に記載のレベルシフト回路において、
前記保護回路以外の回路の何れかには、前記高電圧源の電圧に対する耐圧を有する高電圧源側のN型トランジスタが含まれ、
前記保護回路は、閾値電圧が前記高電圧源側のN型トランジスタの閾値電圧よりも低く設定されたN型トランジスタを有する
ことを特徴とするレベルシフト回路。 - 前記請求項1又は2記載のレベルシフト回路において、
前記断続制御回路は、前記ラッチ回路でラッチされた前記第1及び第2のノードの電位に基づいて、前記2つの接地経路の一方を接続し且つ他方を切断するよう前記断続回路を制御する
ことを特徴とするレベルシフト回路。 - 前記請求項1又は2記載のレベルシフト回路において、
前記断続制御回路は、前記相補の第1及び第2の入力信号を受け、この相補の第1及び第2の入力信号に基づいて、前記2つの接地経路の一方を接続し且つ他方を切断するよう前記断続回路を制御する
ことを特徴とするレベルシフト回路。 - 前記請求項9記載のレベルシフト回路において、
前記断続制御回路は、前記相補の第1及び第2の入力信号を各々反転する2つのインバータ回路から成る
ことを特徴とするレベルシフト回路。 - 前記請求項9記載のレベルシフト回路において、
前記断続制御回路は、前記相補の第1及び第2の入力信号を各々設定時間遅延する2つの遅延回路から成る
ことを特徴とするレベルシフト回路。 - 前記請求項1又は2記載のレベルシフト回路において、
前記ラッチ回路は、第1及び第2のNAND回路を有し、
前記第1のNAND回路は、前記第1のノードの電位と前記第2のNAND回路の出力とが入力され、
前記第2のNAND回路は、前記第2のノードの電位と前記第1のNAND回路の出力とが入力される
ことを特徴とするレベルシフト回路。 - 前記請求項2記載のレベルシフト回路において、
前記断続制御回路は、前記高電圧源を電源として高電圧の制御信号を生成し、
前記断続回路を兼用する保護回路は、前記断続制御回路からの高電圧の制御信号を前記低電圧源の電圧に降下させる降下回路を有する
ことを特徴とするレベルシフト回路。
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