JP6071521B2 - 量子化器，比較回路および半導体集積回路 - Google Patents

量子化器，比較回路および半導体集積回路 Download PDF

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Description

本明細書で言及する実施例は、量子化器，比較回路および半導体集積回路に関する。
近年、携帯電話などのワイヤレス電子機器には、リチウムイオン二次電池等が広く用いられている。このような機器内には、例えば、電源電圧が十分得られているかどうかを知らせるためのパワーオンリセット(ＰＯＲ)信号を生成するための回路、或いは、それを管理するパワーマネジメントＩＣ(半導体集積回路)が搭載されている。
このＰＯＲ信号を生成する回路は、例えば、電源電圧が十分得られている場合は高レベル『Ｈ』を出力し、そうでない場合は低レベル『Ｌ』を出力するために、通常、ある規定電位に基づいて電圧比較を行う比較回路が適用される。
この比較回路は、例えば、規定電位(基準信号)と、電源電圧を分圧した電位(入力信号)との差をアナログ増幅器で増幅し、後段の量子化器によってＨ／Ｌのデジタル信号に変換して出力する。なお、規定電位は、例えば、バンドギャップリファレンスなどによって回路内部で生成することができる。
従来、低消費電力で高速な判定動作が可能な比較回路(コンパレータ回路)としては、様々なものが提案されている。
特開２０１１−１８２１８８号公報
K. Isono et al., "A 18.9-nA Standby Current Comparator with Adaptive Bias Current Generator," IEEE Asian Solid-State Circuits Conference, pp.237-240, November 14-16, 2011
ところで、例えば、量子化器がＣＭＯＳインバータの場合、基準信号と入力信号の電位の大小関係が入れ替わって出力のＰＯＲ信号が反転するとき、増幅器の出力電位が中間電位になるため、量子化器には貫通電流が流れる。
この量子化器の貫通電流は、例えば、発生時間が非常に短い場合や電源に蓄えられている電荷量が多い(電力リソースが十分にある)場合はよいが、例えば、電源に蓄えられている電荷が非常に少ない場合には問題が生じる。
すなわち、電源に蓄えられている電荷が非常に少ない場合、それらの電荷は、量子化器の出力が反転する時に流れる貫通電流に全て用いられてしまい、正常な動作を行うことが困難になる虞が有る。
一実施形態によれば、アナログ信号を入力して二値化した信号を出力する量子化器であって、第１インバータと、第１貫通電流検出素子と、第２貫通電流検出素子と、フィードバック部と、を有する量子化器が提供される。
前記第１貫通電流検出素子は、前記二値化した信号が第１の値に遷移する場合の、前記第１インバータを流れる第１貫通電流を検出し、前記第２貫通電流検出素子は、前記二値化した信号が第２の値に遷移する場合の、前記第１インバータを流れる第２貫通電流を検出し、前記フィードバック部は、第１貫通電流または前記第２貫通電流に基づいて、前記量子化器の入力の電荷の充放電を制御する。
開示の量子化器，比較回路および半導体集積回路は、量子化器に貫通電流が流れる時間を短縮して正常な動作を行うことができるという効果を奏する。
図１は、パワーマネジメントＩＣ(半導体集積回路)の中に搭載される一般的な比較回路を示すブロック図である。 図２は、図１に示す比較回路の一例を示す回路ブロック図である。 図３は、図２に示す比較回路の動作を説明するための図である。 図４は、微小電力の電源に適用した一般的な比較回路の一例を示す図である。 図５は、図４に示す比較回路における課題を説明するための図である。 図６は、従来の比較回路の一例を示す回路図である。 図７は、第１実施例の比較回路(量子化器)を示す回路図である。 図８は、図７に示す比較回路の動作を説明するための図(その１)である。 図９は、図７に示す比較回路の動作を説明するための図(その２)である。 図１０は、図７に示す比較回路の動作を説明するための図(その３)である。 図１１は、第２実施例の量子化器を示す回路図である。 図１２は、第３実施例の量子化器を示す回路図である。 図１３は、第４実施例の比較回路(量子化器)を示す回路図である。 図１４は、第５実施例の比較回路(量子化器)を示す回路図である。 図１５は、図１４に示す比較回路の動作を説明するための図である。
まず、本実施例に係る量子化器，比較回路および半導体集積回路を詳述する前に、図１〜図６を参照して、量子化器，比較回路および半導体集積回路の例、並びに、その問題点を説明する。
前述したように、携帯電話などのワイヤレス電子機器には、リチウムイオン二次電池等が広く用いられている。このような機器内には、例えば、電源電圧が十分得られているかどうかを知らせるためのパワーオンリセット(ＰＯＲ)信号を生成するための回路、或いは、それを管理するパワーマネジメントＩＣ(半導体集積回路)が搭載されている。
このＰＯＲ信号を生成する回路は、例えば、電源電圧が十分得られている場合は高レベル『Ｈ』、そうでない場合は低レベル『Ｌ』を出力するというように、通常、ある規定電位に基づいて電圧比較を行う比較回路が適用されている。
図１は、パワーマネジメントＩＣ(半導体集積回路)の中に搭載される一般的な比較回路を示すブロック図であり、図２は、図１に示す比較回路の一例を示す回路ブロック図である。
パワーマネジメントＩＣは、例えば、電源電圧ＶＤＤが十分得られているかどうかを知らせるパワーオンリセット信号ＰＯＲを生成するための比較回路１００を有し、比較回路１００は、図１に示されるように、増幅器１０１および量子化器１０２を含む。
図２に示されるように、比較回路１００は、規定電位(基準信号)ＶＰと、電源電圧ＶＤＤを分圧した電位(入力信号)ＶＭの電位差をアナログ増幅器１０１によって増幅し、後段の量子化器１０２によってＨ／Ｌのデジタル信号に変換する。
ここで、規定電位ＶＰは、例えば、バンドギャップリファレンスなどによって回路内部で生成することができる。そして、例えば、入力信号の電位が規定電位よりも高くなるＶＭ＞ＶＰの時、出力のＰＯＲ信号は『Ｈ』となり、これにより、十分な電源電圧ＶＤＤが得られていることを認識することができる。
すなわち、図２に示されるように、比較回路１００は、アナログ回路部ＡＣＰおよびデジタル回路部ＤＣＰ(量子化器１０２)を含み、アナログ回路部ＡＣＰは、抵抗Ｒ１０１，Ｒ１０２、および、増幅器１０１を含む。
増幅器１０１は、抵抗Ｒ１０１，Ｒ１０２により電源電圧ＶＤＤを分圧した電位ＶＭと規定電位ＶＰを比較し、アナログの出力電圧(信号Ｑ)を出力する。量子化器１０２は、ｐＭＯＳトランジスタＭ１０１およびｎＭＯＳトランジスタＭ１０２によるインバータであり、信号Ｑの電位がインバータの閾値電圧を超えるか否かによりデジタルの出力信号ＸＱ(ＰＯＲ信号)を出力する。
図３は、図２に示す比較回路の動作を説明するための図であり、図３(a)は、時間の経過に伴う電源の分圧電位ＶＭと規定電位ＶＰの関係を示し、図３(b)は、時間の経過に伴うインバータ(量子化器)１０２を流れる電流Ｉの変化を示す。
図３(a)に示されるように、電源の分圧電位ＶＭは、電源電圧ＶＤＤに従って変化、すなわち、時間の経過に伴って上昇し、時間ｔ１１で規定電位ＶＰよりも高くなる。さらに、分圧電位ＶＭは、上昇を続けた後、時間ｔ１２から下降に転じて、時間ｔ１３で規定電位ＶＰよりも低くなる。
従って、時間ｔ１１〜ｔ１３の期間、パワーオンが可能となるＰＯＲ信号が『Ｈ』になる。このとき、図３(b)に示されるように、量子化器(インバータ)１０２を流れる電流Ｉは、電源の分圧電位ＶＭと規定電位ＶＰの大小関係が変化する時間ｔ１１およびｔ１３で大きく変化する。
すなわち、ＶＰとＶＭの大小関係が入れ替わり、出力のＰＯＲ信号が反転する時間ｔ１１およびｔ１３において、増幅器１０１の出力信号Ｑが中間電位になるため、量子化器１０２には貫通電流Ｉが発生し、大きな電流を消費する。
ここで、貫通電流Ｉの発生時間が非常に短い場合、或いは、電源(ＶＤＤ)に蓄えられている電荷量が非常に多い(電力リソースが十分にある)場合、図２に示す比較回路は、なんら問題を生じることなく動作することができる。
しかしながら、電源ＶＤＤに蓄えられている電荷量が非常に少ない(電力リソースが限られている)場合、例えば、環境発電のような微小電力の電源に適用する場合には、問題が生じる虞がある。
図４は、微小電力の電源に適用した一般的な比較回路の一例を示す図であり、図５は、図４に示す比較回路における課題を説明するための図である。ここで、図５は、図４に示す比較回路によるシミュレーション波形を理想的な波形と共に示すものである。
図４において、参照符号１０３は、電力リソースの限られた微小電流供給部を示す。微小電流供給部１０３の電流源は、例えば、２μＡ程度の電流を供給し、キャパシタ(入力容量)１０４は、例えば、１００μＦ程度の容量を有する。
すなわち、図４に示す比較回路において、入力が２μＡ、入力容量が１００μＦ、すなわち、ＳＲ＝２０ｍＶ／ｓｅｃの入力スルーレートで電源電圧が徐々に上昇して変化する場合、シミュレーション波形は、図５のように変化する。
ここで、図５(a)は、時間の経過に伴う電源電圧ＶＤＤと増幅器１０１の出力信号Ｑを示し、図５(b)は、時間の経過に伴う量子化器１０２を流れる貫通電流Ｉを示す。
なお、図５(a)において、破線Ｌ101は理想的な電源電圧の変化を示し、実線Ｌ102は図４の比較回路における電源電圧ＶＤＤの変化を示し、Ｌ103は増幅器１０１の出力信号Ｑの変化を示す。また、図５(b)において、破線Ｌ201は理想的な量子化器１０２を流れる貫通電流の変化を示し、実線Ｌ202は図４の比較回路(量子化器１０２)における貫通電流Ｉの変化を示す。
図５(a)に示されるように、図４に示す比較回路をリソースの限られた電源に適用した場合、電源電圧ＶＤＤは、理想的な電源電圧の曲線Ｌ101のように上昇することなく、例えば、時間ｔ２０以降、一定の電位を維持する。そのため、電源電圧ＶＤＤにより動作する増幅器１０１の出力信号Ｑも、時間ｔ２０以降、一定の電位となる。
このとき、図５(b)に示されるように、量子化器１０２を流れる貫通電流Ｉは、理想的な曲線Ｌ201のように変化することなく、時間ｔ２０以降、一定の電流を流し続けることになる。
すなわち、ＶＭとＶＰの大小関係が入れ替わる時には貫通電流が発生するが、電力リソースの限られた電源においては、蓄えられている電荷が貫通電流のパスによって放電され、反転するために必要な電荷が十分確保できない。そのため、電源電圧ＶＤＤがアナログ的な中間電位になり、量子化器１０２に定常電流が流れて平衡状態になる。
その結果、図４に示す比較回路は、例えば、入力電流２μＡで決まる電位にバランスされ、電源電圧ＶＤＤおよび増幅器１０１の出力信号Ｑ等が一定の中間電位になってしまう。
図６は、従来の比較回路の一例を示す回路図であり、上述した課題を解決するために提案されたものである。図６に示す比較回路では、貫通電流が発生したことを検知すると、貫通電流に相当する電流を増幅器のテイル電流にフィードバックし、増幅器の増幅動作を高速化させるようになっている。
図６において、参照符号１１Ａは電流源、Ｑ２１〜Ｑ２３，Ｑ３３およびＱ７１，Ｑ７２はｐＭＯＳトランジスタ、そして、Ｑ１４，Ｑ２４，Ｑ２５，Ｑ３４，Ｑ７３およびＱ７４はｎＭＯＳトランジスタを示す。
通常動作時において、増幅器１０１のテイル電流Ｉｔは、トランジスタＱ２１とカレントミラー接続されたトランジスタＱ７１、および、トランジスタＱ７４によって制御される。
すなわち、増幅器１０１の出力電位(ノードＮ１１の電位)が中間電位になり、貫通電流ＩｐがトランジスタＱ７２およびＱ７３で発生すると、トランジスタＱ７１に流れる電流Ｉｔが増加し、その電流Ｉｔが増幅器１０１のテイル電流としてフィードバックされる。
これにより、増幅器１０１の駆動能力が大きくなり、ノードＮ１１の電位を高速に高レベル『Ｈ』または低レベル『Ｌ』に変化させることが可能になり、入力電位が反転する際に発生する貫通電流の影響を低減することができるようになっている。
しかしながら、上述した図６に示す従来の比較回路では、例えば、増幅器１０１とは別に、トランジスタＱ７１およびＱ７４に流れる追加のテイル電流を使用するため、消費電流が増加する。
また、ノードＮ１１が『Ｌ』の時には、トランジスタＱ７２がオンするため、量子化器１０２の入力(ノードＮ１３)は、バイアス中間電位(ノードＮ１２の電位)と等しくなる。そのため、量子化器１０２に定常電流が流れることになり、消費電流が増加する。
以下、量子化器，比較回路および半導体集積回路の実施例を、添付図面を参照して詳述する。図７は、第１実施例の量子化器(比較回路)を示す回路図である。
なお、以下では、主として比較回路に注目して説明するが、本実施例の量子化器は、増幅器および量子化器を有する比較回路への適用に限定されるものではなく、アナログ信号を入力して二値化(量子化)した信号を出力する様々な用途に適用することができる。
図７に示されるように、比較回路１は、増幅器１１および量子化器１２を含む。量子化器１２は、増幅器１１の出力(Ｑ)に接続された２段のインバータ１２１，１２２、並びに、インバータ(第１インバータ)１２１と電源／グランド間に貫通電流が発生したことを検知するトランジスタＭ１，Ｍ２を含む。
量子化器１２は、インバータ(第２インバータ)１２２の出力信号ＳＳを受けてトランジスタＭ１，Ｍ２の検知動作を制御するスイッチＭ３，Ｍ４、並びに、貫通電流の発生をインバータ１２１の入力にフィードバックするカレントミラー回路Ｍ５〜Ｍ１０を含む。
ここで、トランジスタＭ１，Ｍ２は貫通電流検出部に対応し、トランジスタＭ１は第１貫通電流検出素子に対応し、トランジスタＭ２は第２貫通電流検出素子に対応する。また、トランジスタＭ４は第１スイッチ素子に対応し、トランジスタＭ３は第２スイッチ素子に対応する。
さらに、カレントミラー回路Ｍ５〜Ｍ１０は、フィードバック部に対応し、トランジスタＭ５〜Ｍ７は第１フィードバック素子群に対応し、トランジスタＭ８〜Ｍ１０は第２フィードバック素子群に対応する。
図８〜図１０は、図７に示す比較回路の動作を説明するための図である。ここで、図８(a)，図９(a)および図９(b)は増幅器１１の出力信号Ｑの立ち上がり時の動作を説明するためのものであり、図８(b)，図１０(a)および図１０(b)は増幅器１１の出力信号Ｑの立ち下がり時の動作を説明するためのものである。
増幅器１１の出力信号Ｑが立ち上がる前は、図８(a)に示されるように、Ｑの電位(ノードＮ１の電位)は『Ｌ』になっている。従って、インバータ１２２の出力ＳＳ(図７のノードＮ３の電位)も同様に『Ｌ』になっている。
これにより、スイッチ(ｎＭＯＳトランジスタ)Ｍ３はオフし、スイッチ(ｐＭＯＳトランジスタ)Ｍ４はオンし、インバータ１２１は、トランジスタＭ２を介してグランド(グランドＧＮＤ)に接続され、また、電源(電源電圧ＶＤＤ)とは直接接続される。
ここで、スイッチＭ４がオンすると、トランジスタＭ１は貫通電流の発生を検知することができなくなるため、トランジスタＭ５〜Ｍ７は動作せず、量子化器１２は、図８(a)のように、トランジスタＭ２およびＭ８〜Ｍ１０のみが動作できる状態になる。
すなわち、図８(a)および図９(a)に示されるように、信号Ｑが立ち上がり中間電位になると、インバータ１２１に貫通電流(第２貫通電流)が流れ始める。このとき、トランジスタＭ２によって検知された貫通電流は、トランジスタＭ１０，Ｍ９およびＭ８の順にミラーされ、ノードＮ１(信号Ｑ)に電荷が充電されるようにフィードバックが掛かる。
このブースト動作により、図９(a)および図９(b)に示されるように、ノードＮ１(信号Ｑ)の電位上昇が加速される。そして、トランジスタＭ２によって検知される貫通電流は、信号Ｑの電位上昇によって徐々に小さくなり、状態が『Ｌ』から『Ｈ』に遷移するとゼロになり、トランジスタＭ８〜Ｍ１０のカレントミラー回路にも電流が流れなくなる。
一方、ノードＮ１(信号Ｑ)の電位が『Ｈ』に遷移した後、ノードＮ３(出力ＳＳ)の電位が『Ｈ』になると、スイッチＭ３がオンして、スイッチＭ４がオフする。このとき、インバータ１２１は、トランジスタＭ１を介して電源(ＶＤＤ)に接続され、また、グランド(ＧＮＤ)とは直接接続されることになる。
ここで、スイッチＭ３がオンすると、トランジスタＭ２は貫通電流の発生を検知することができなくなるため、トランジスタＭ８〜Ｍ１０は動作せず、量子化器１２は、図８(b)のように、トランジスタＭ１およびＭ５〜Ｍ７のみが動作できる状態になる。
すなわち、図８(b)および図１０(a)に示されるように、信号Ｑが立ち下がり中間電位になると、インバータ１２１に貫通電流(第１貫通電流)が流れ始める。このとき、トランジスタＭ１によって検知された貫通電流は、トランジスタＭ５，Ｍ６およびＭ７の順にミラーされ、ノードＮ１(信号Ｑ)の電荷が放電されるようにフィードバックが掛かる。
このブースト動作により、図１０(a)および図１０(b)に示されるように、ノードＮ１(信号Ｑ)の電位降下が加速される。そして、トランジスタＭ１によって検知される貫通電流は、信号Ｑの電位降下によって徐々に小さくなり、状態が『Ｈ』から『Ｌ』に遷移するとゼロになり、トランジスタＭ５〜Ｍ７のカレントミラー回路にも電流が流れなくなる。
上述したように、増幅器１１の出力信号Ｑの立ち上がりおよび立ち下がり時に動作させる回路を適切に切り替え、量子化器１２の入力信号(Ｑ)の電荷の充放電をブーストすることにより加速させることで、貫通電流発生時の動作を高速化させることが可能になる。
なお、貫通電流が発生するとカレントミラー分の消費電流が増加することになるが、即座に量子化器１２の入力信号(Ｑ)の電位が変化して貫通電流が小さくなる方向にフィードバックが掛かるため、消費電流の増加の時間を短くすることができる。
また、量子化器１２の各トランジスタのサイズは、インバータ１２１の貫通電流およびカレントミラーによって充放電させる電荷量が、電源ＶＤＤに蓄えられている電荷量を超えないように適切に選択することができる。
図９(a)および図９(ｂ)、並びに、図１０(a)および図１０(ｂ)に示されるように、本第１実施例の比較回路によれば、電力リソースの限られた電源に適用した場合でも、信号Ｑ(ノードＮ１)が中間電位に留まることなく、変化点で『Ｈ』または『Ｌ』に遷移する。
このように、本第１の実施例の比較回路によれば、貫通電流の発生を検知すると、量子化器１２の入力ノードＮ１の電荷が、状態の遷移が加速されるように充放電されるため、量子化器内の各ノードは中間電位に留まることなく高速に遷移する。
これにより、電源電圧ＶＤＤの立ち上がりまたは立ち下がり時に貫通電流が定常的に流れることを防ぎ、低消費電流で正確な動作を行うことのできる比較回路を提供することが可能になる。
なお、上述した効果は、第１実施例の比較回路に限定されるものではなく、以下に説明する第２〜第５実施例の比較回路でも同様である。また、本実施例の比較回路は、例えば、電源電圧が十分得られているかどうかを知らせる回路やパワーマネジメントＩＣを始めとする様々な半導体集積回路に対して幅広く適用することができる。
図１１は、第２実施例の量子化器を示す回路図である。図１１と図７の比較から明らかなように、この量子化器は、図７に示す第１実施例の比較回路(量子化器)において、インバータ１２１の貫通電流の発生を検知するトランジスタＭ１およびＭ２の代わりに、抵抗Ｒ１およびＲ２を適用したものである。
この量子化器によれば、貫通電流量が抵抗Ｒ１およびＲ２の抵抗値によって制限できるため、例えば、貫通電流のピークを規定して設計する場合に適したものである。
具体的に、例えば、ＶＤＤ＝２Ｖで、貫通電流を１ｍＡ以下に抑えたいときには、抵抗Ｒ１およびＲ２の抵抗値を２ｋΩに選べばよい。ここで、貫通電流が１ｍＡ流れると、スイッチＭ３がオンしていれば、ノードＮａが瞬時に２Ｖから０Ｖ付近まで変化し、また、スイッチＭ４がオンしていれば、ノードＮｂが瞬時に０Ｖから２Ｖ付近まで変化することになる。
このように、本第２実施例の量子化器(比較回路)によれば、インバータ１２１の貫通電流を瞬時に停止させる時間を設けることができるため、貫通電流のピークを抵抗値によって規定することが可能になる。
なお、貫通電流の発生は、ノードＮａの電圧降下またはノードＮｂの電圧上昇によって検知することができ、この電圧変動を第１実施例と同様のカレントミラーによりノードＮ１にフィードバックさせることで、変化のブースト動作を加速させることが可能になる。
図１２は、第３実施例の量子化器を示す回路図である。図１２と図７の比較から明らかなように、この量子化器は、図７に示す第１実施例の比較回路(量子化器)において、カレントミラー接続された各トランジスタのサイズを調整してカレントミラー比を変え、ノードＮ１に充放電される電荷量を制御したものである。
例えば、図８(b)に示すトランジスタＭ１およびＭ５〜Ｍ７において、トランジスタＭ１とＭ５のサイズ(ゲート幅)を１：Ｋ1とし、トランジスタＭ６とＭ７のサイズを１：Ｋ2とする。これにより、トランジスタＭ７から放電する電荷量は、トランジスタＭ１で得られた電荷量のＫ1×Ｋ2倍となる。
また、例えば、図８(a)に示すトランジスタＭ２およびＭ８〜Ｍ１０において、トランジスタＭ２とＭ１０のサイズを１：Ｋ3とし、トランジスタＭ９とＭ８のサイズを１：Ｋ4とする。これにより、トランジスタＭ８から充電できる電荷量は、トランジスタＭ２で得られた電荷量のＫ3×Ｋ4倍となる。
ここで、各トランジスタのミラー比を規定する定数Ｋ1〜Ｋ4は、例えば、全て１以上にすることで、ノードＮ１において充放電を行う電荷量を多く設定することができ、ブースト動作をより一層加速させることが可能になる。ただし、充放電を行う電荷量は、電源の容量(ＶＤＤ)によって制限されるため、動作速度と使用可能な電荷量を考慮してミラー比の定数Ｋ1〜Ｋ4を設定することになる。
図１３は、第４実施例の比較回路(量子化器)を示す回路図である。図１３に示されるように、この比較回路は、増幅器１１および量子化器１２を含む。増幅器１１は、規定電位ＶＰと、電源(ＶＤＤ)の分圧電位ＶＭの電位差を増幅するアナログ増幅器であり、このアナログ増幅器１１の出力信号Ｑを後段の量子化器１２によってＨ／Ｌのデジタル信号に変換する。
ここで、規定電位ＶＰは、例えば、バンドギャップリファレンスなどのアナログ規定電位生成回路、或いは、電源電圧ＶＤＤとグランドＧＮＤの間に挿入した抵抗ラダーの分圧電位で生成することができる。このように、増幅器１１を適用することで、微小なアナログ電位差(ＶＰ−ＶＭ)を増幅して、２値化することが可能になる。
図１４は、第５実施例の比較回路(量子化器)を示す回路図であり、図１５は、図１４に示す比較回路の動作を説明するための図である。図１４において、参照符号１３はヒステリシス生成部を示す。
図１４と図７の比較から明らかなように、本第５実施例の比較回路は、図７に示す第１実施例の比較回路に対して、ヒステリシス生成部１３を追加したものに相当する。ヒステリシス生成部１３は、直列接続された３つの抵抗Ｒ１１〜Ｒ１３、並びに、抵抗Ｒ１１とＲ１２の接続ノードおよび抵抗Ｒ１２とＲ１３の接続ノードからそれぞれ規定電位ＶＰ１，ＶＰ２を取り出すスイッチＳＷ１，ＳＷ２を含む。
ヒステリシス生成部１３は、インバータ１２２の出力信号ＳＳに従って電位の異なる規定電位ＶＰを選択して出力する。すなわち、図１４に示す第５の実施例の比較回路は、増幅器１１の入力(規定電位)ＶＰ１，ＶＰ２を、量子化器１２の出力信号ＳＳに従って異なる電位とするようになっている。
具体的に、図１５に示されるように、ＶＭ＞ＶＰの時、ＳＳの電位は『Ｌ』であるため、スイッチＳＷ２がオンしてスイッチＳＷ１がオフし、規定電位ＶＰとしては、電位の低いＶＰ２が選択されて増幅器１１に入力される。
そして、ＶＭの電位が徐々に下がってＶＰに到達する時間ｔ３０になると、量子化器１２には貫通電流が流れ、信号Ｑの電位は電源(ＶＤＤ)から電荷が充電されることにより高速に『Ｈ』に持ち上げられる。
このとき、ＳＳの電位は『Ｈ』に変化するため、スイッチＳＷ１がオンしてスイッチＳＷ２がオフし、規定電位ＶＰとしては、抵抗ラダーの分圧電位だけ高いＶＰ１が選択されて増幅器１１に入力される。
このように、入力信号の電位ＶＭの電位が徐々に下がって規定電位ＶＰに到達したとき(ｔ３０)、ＶＭとの差が大きくなるようにＶＰを切り替えることで、チャタリングの発生を防止して比較回路１の動作を安定させるようになっている。
チャタリングとは、例えば、信号Ｑの電位が『Ｌ』から『Ｈ』に変化するとき、ノードＮ１に電荷を充電しブーストしても、増幅器１１の入力の変化が遅いためノードＮ１の電位を前の『Ｌ』状態に戻そうとして、一時的に『Ｈ』と『Ｌ』を繰り返す現象である。
すなわち、本第５実施例の比較回路は、チャタリングの発生を防止するために、一般にヒステリシス制御と言われているような、変化点に到達すると増幅器１１の入力にその変化が助長されるような電位変化を加えるフィードバック制御を与えている。
これにより、量子化器１２を安定させることができる。なお、規定電位ＶＰではなく、入力信号の電位ＶＭにヒステリシスを持たせてもよい。また、信号Ｑの電位が『Ｈ』から『Ｌ』に変化するときも同様に動作できることはいうまでもない。
上述したように、各実施例の比較回路は、比較回路内の量子化器に流れる貫通電流を検知し、その情報を量子化器の入力端子の電位調節にフィードバックすることによって、２値化の遷移を高速に行うことができ、消費電力を低減することが可能になる。
以上、実施形態を説明したが、ここに記載した全ての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
アナログ信号を入力して二値化した信号を出力する量子化器であって、
前記量子化器を流れる貫通電流を検出する貫通電流検出部と、
前記貫通電流検出部からの信号をフィードバックして、前記量子化器の入力の電荷を制御するフィードバック部と、を有する、
ことを特徴とする量子化器。
（付記２）
前記量子化器は、ｐチャネル型ＭＯＳトランジスタおよびｎチャネル型ＭＯＳトランジスタを有する第１インバータを含み、
前記貫通電流検出部は、
前記二値化した信号が第１の値に遷移する場合の、前記第１インバータを流れる第１貫通電流を検出する第１貫通電流検出素子と、
前記二値化した信号が第２の値に遷移する場合の、前記第１インバータを流れる第２貫通電流を検出する第２貫通電流検出素子と、を含む、
ことを特徴とする付記１に記載の量子化器。
（付記３）
前記第１貫通電流検出素子は、第１電源線と前記第１インバータの間に設けられ、
前記第２貫通電流検出素子は、前記第１インバータと第２電源線の間に設けられている、
ことを特徴とする付記２に記載の量子化器。
（付記４）
前記フィードバック部は、
前記第１貫通電流検出素子により検出された前記第１貫通電流をカレントミラーする第１フィードバック素子群と、
前記第２貫通電流検出素子により検出された前記第２貫通電流をカレントミラーする第２フィードバック素子群と、を含む、
ことを特徴とする付記３に記載の量子化器。
（付記５）
前記第１フィードバック素子群は、前記第１貫通電流検出素子で検出された前記第１貫通電流に相当する電荷を、前記量子化器の入力に与えて放電させ、
前記第２フィードバック素子群は、前記第２貫通電流検出素子で検出された前記第２貫通電流に相当する電荷を、前記量子化器の入力に与えて充電させる、
ことを特徴とする付記４に記載の量子化器。
（付記６）
前記第１フィードバック素子群は、前記第１貫通電流検出素子で検出された前記第１貫通電流に相当する電荷よりも大きい電荷を、前記量子化器の入力に与えて放電させ、
前記第２フィードバック素子群は、前記第２貫通電流検出素子で検出された前記第２貫通電流に相当する電荷よりも大きい電荷を、前記量子化器の入力に与えて充電させる、
ことを特徴とする付記４に記載の量子化器。
（付記７）
前記第１貫通電流検出素子および前記第１フィードバック素子群は、トランジスタサイズを調整してカレントミラー比が制御され、
前記第２貫通電流検出素子および前記第２フィードバック素子群は、トランジスタサイズを調整してカレントミラー比が制御されている、
ことを特徴とする付記６に記載の量子化器。
（付記８）
前記量子化器は、さらに、
前記第１インバータの出力を受け取り、ｐチャネル型ＭＯＳトランジスタおよびｎチャネル型ＭＯＳトランジスタを有する第２インバータを含み、
前記第２インバータは、前記第１インバータの出力を反転して前記二値化した信号を出力する、
ことを特徴とする付記２乃至付記７のいずれか１項に記載の量子化器。
（付記９）
前記量子化器は、さらに、
前記第１貫通電流検出素子と並列に設けられ、前記二値化した信号により制御される第１スイッチ素子と、
前記第２貫通電流検出素子と並列に設けられ、前記二値化した信号により制御される第２スイッチ素子と、
を含む、ことを特徴とする付記８に記載の量子化器。
（付記１０）
前記第１フィードバック素子群は、前記第１スイッチ素子がオフして前記第２スイッチ素子がオンし、前記第１貫通電流検出素子が前記第１貫通電流を検出したとき、前記第１インバータの入力における電荷を放電し、
前記第２フィードバック素子群は、前記第１スイッチ素子がオンして前記第２スイッチ素子がオフし、前記第２貫通電流検出素子が前記第２貫通電流を検出したとき、前記第１インバータの入力における電荷を充電する、
ことを特徴とする付記９に記載の量子化器。
（付記１１）
入力信号と基準信号のレベルを比較増幅する増幅器と、
前記増幅器の出力アナログ信号を入力して二値化した信号を出力する量子化器と、
前記量子化器を流れる貫通電流を検出する貫通電流検出部と、
前記貫通電流検出部からの信号をフィードバックして、前記量子化器の入力の電荷を制御するフィードバック部と、を有する、
ことを特徴とする比較回路。
（付記１２）
前記量子化器は、付記２乃至付記１０のいずれか１項に記載の量子化器である、
ことを特徴とする比較回路。
（付記１３）
さらに、
前記二値化した信号に従って、前記入力信号と前記基準信号のレベルの差を広げるように、前記入力信号および前記基準信号の少なくとも一方のレベルを制御するヒステリシス生成部、を有する、
ことを特徴とする付記１１または付記１２に記載の比較回路。
（付記１４）
付記１１乃至付記１３のいずれか１項に記載の比較回路を含み、
前記比較回路は、前記入力信号のレベルが前記基準信号のレベルよりも高いときに前記二値化した信号を出力する、
ことを特徴とする半導体集積回路。
（付記１５）
前記入力信号は、微小電力の電源出力から生成され、
前記半導体集積回路は、前記入力信号の電位が前記基準信号の電位よりも高いときにパワーオンリセット信号である前記二値化した信号を出力する、パワーマネジメントＩＣである、
ことを特徴とする付記１４に記載の半導体集積回路。
１，１００ 比較回路
１１，１０１ 増幅器
１２，１０２ 量子化器
１３ ヒステリシス生成部
ＶＤＤ 第１電源線(電源電圧)
ＶＭ 入力信号(入力電位)
ＶＰ 基準信号(規定電位)
ＧＮＤ 第２電源線(グランド)

Claims (9)

  1. アナログ信号を入力して二値化した信号を出力する量子化器であって、
    第１インバータと、
    前記二値化した信号が第１の値に遷移する場合の、前記第１インバータを流れる第１貫通電流を検出する第１貫通電流検出素子と、
    前記二値化した信号が第２の値に遷移する場合の、前記第１インバータを流れる第２貫通電流を検出する第２貫通電流検出素子と、
    前記第１貫通電流または前記第２貫通電流に基づいて、前記量子化器の入力の電荷を制御するフィードバック部と、を有する、
    ことを特徴とする量子化器。
  2. 前記第１貫通電流検出素子は、第１電源線と前記第１インバータの間に設けられ、
    前記第２貫通電流検出素子は、前記第１インバータと第２電源線の間に設けられている、
    ことを特徴とする請求項１に記載の量子化器。
  3. アナログ信号を入力して二値化した信号を出力する量子化器であって、
    前記量子化器を流れる貫通電流を検出する貫通電流検出部と、
    前記貫通電流検出部からの信号をフィードバックして、前記量子化器の入力の電荷を制御するフィードバック部と、
    ｐチャネル型ＭＯＳトランジスタおよびｎチャネル型ＭＯＳトランジスタを有する第１インバータと、を有し、
    前記貫通電流検出部は、
    第１電源線と前記第１インバータの間に設けられ、前記二値化した信号が第１の値に遷移する場合の、前記第１インバータを流れる第１貫通電流を検出する第１貫通電流検出素子と、
    前記第１インバータと第２電源線の間に設けられ、前記二値化した信号が第２の値に遷移する場合の、前記第１インバータを流れる第２貫通電流を検出する第２貫通電流検出素子と、を含み、
    前記フィードバック部は、
    前記第１貫通電流検出素子により検出された前記第１貫通電流をカレントミラーする第１フィードバック素子群と、
    前記第２貫通電流検出素子により検出された前記第２貫通電流をカレントミラーする第２フィードバック素子群と、を含む、
    ことを特徴とする量子化器。
  4. 前記量子化器は、さらに、
    前記第１インバータの出力に接続された第２インバータを含み、
    前記第２インバータは、前記第１インバータの出力を反転して前記二値化した信号を出力する、
    ことを特徴とする請求項１乃至請求項３のいずれか１項に記載の量子化器。
  5. アナログ信号を入力して二値化した信号を出力する量子化器であって、
    前記量子化器を流れる貫通電流を検出する貫通電流検出部と、
    前記貫通電流検出部からの信号をフィードバックして、前記量子化器の入力の電荷を制御するフィードバック部と、
    ｐチャネル型ＭＯＳトランジスタおよびｎチャネル型ＭＯＳトランジスタを有する第１インバータと、
    前記第１インバータの出力を受け取り、ｐチャネル型ＭＯＳトランジスタおよびｎチャネル型ＭＯＳトランジスタを有する第２インバータと、
    前記第１貫通電流検出素子と並列に設けられ、前記二値化した信号により制御される第１スイッチ素子と、
    前記第２貫通電流検出素子と並列に設けられ、前記二値化した信号により制御される第２スイッチ素子と、を有し、
    前記貫通電流検出部は、
    前記二値化した信号が第１の値に遷移する場合の、前記第１インバータを流れる第１貫通電流を検出する第１貫通電流検出素子と、
    前記二値化した信号が第２の値に遷移する場合の、前記第１インバータを流れる第２貫通電流を検出する第２貫通電流検出素子と、を含み、
    前記第２インバータは、前記第１インバータの出力を反転して前記二値化した信号を出力する、
    ことを特徴とする量子化器。
  6. 前記第１フィードバック素子群は、前記第１スイッチ素子がオフして前記第２スイッチ素子がオンし、前記第１貫通電流検出素子が前記第１貫通電流を検出したとき、前記第１インバータの入力における電荷を放電し、
    前記第２フィードバック素子群は、前記第１スイッチ素子がオンして前記第２スイッチ素子がオフし、前記第２貫通電流検出素子が前記第２貫通電流を検出したとき、前記第１インバータの入力における電荷を充電する、
    ことを特徴とする請求項５に記載の量子化器。
  7. 入力信号と基準信号のレベルを比較増幅する増幅器と、
    前記増幅器の出力アナログ信号を入力して二値化した信号を出力する量子化器と、を有し、
    前記量子化器は、
    第１インバータと、
    前記二値化した信号が第１の値に遷移する場合の、前記第１インバータを流れる第１貫通電流を検出する第１貫通電流検出素子と、
    前記二値化した信号が第２の値に遷移する場合の、前記第１インバータを流れる第２貫通電流を検出する第２貫通電流検出素子と、
    前記第１貫通電流または前記第２貫通電流に基づいて、前記量子化器の入力の電荷を制御するフィードバック部と、を有する、
    ことを特徴とする比較回路。
  8. さらに、
    前記二値化した信号に従って、前記入力信号と前記基準信号のレベルの差を広げるように、前記入力信号および前記基準信号の少なくとも一方のレベルを制御するヒステリシス生成部、を有する、
    ことを特徴とする請求項７に記載の比較回路。
  9. 請求項７または請求項８の比較回路を含み、
    前記比較回路は、前記入力信号のレベルが前記基準信号のレベルよりも高いときに前記二値化した信号を出力する、
    ことを特徴とする半導体集積回路。
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