JP4988883B2 - コンパレータ回路 - Google Patents
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Description
(a)電流IREFを有するバイアス電流源11A及びpチャンネルMOSFET(以下、pチャンネルMOSFETをpMOSFETという。)Q11からなるゲートバイアス電圧生成回路11と、
(b)3個のpMOSFETQ21〜Q23及び2個のnチャンネルMOSFET(以下、nチャンネルMOSFETをnMOSFETという。)Q24〜Q25からなる差動増幅器12と、
(c)pMOSFETQ31及びnMOSFETQ32からなるソース接地増幅器13とを備えて構成される。
CL1/(IREF+IADP)≒CL1/IADP
[数2]
CL2/(IREF+IADP)≒CL2/IADP
(1)pMOSFETQ41〜Q43と、nMOSFETQ44,Q45とを備えて構成された差動増幅器14aと、
(2)pMOSFETQ46〜Q48と、nMOSFETQ49,Q50とを備えて構成された差動増幅器14bと
を備えて構成される。これらの差動増幅器14a,14bは、コンパレータ回路10本体と同様に入力電圧VINと参照電圧VREFをモニタする。このとき、2つの差動増幅器14a,14bはそれぞれ極性を入れ替えて入力電圧VINと参照電圧VREFをモニタする。なお、MOSFETQ51,Q52からなる回路15は公知のプッシュプル型バイアス制御回路であって、差動増幅器12の動作電流(具体的には、MOSFETQ24の電流)を検出してそれに応じてソース接地増幅器13のMOSFETQ31のバイアス電圧を制御する。
所定の微小電流であるバイアス電流を発生して上記差動増幅器に供給する電流源と、
上記差動増幅器からの差動電圧を反転して反転信号を出力する第1のインバータ回路と、
上記電流源のバイアス電流を検出し、上記第1のインバータ回路の貫通電流を検出し、上記検出したバイアス電流及び上記検出した貫通電流に基づいて、上記差動増幅器が論理判定を行わない期間は上記バイアス電流で上記差動増幅器を動作させる一方、上記差動増幅器が論理判定する期間は上記バイアス電流を増加させてなる適応バイアス電流を用いて上記差動増幅器を動作させるように適応バイアス電流制御を行うための適応バイアス電流を発生して差動増幅器に供給する適応バイアス電流生成回路とを備えたことを特徴とする。
図7は本発明の第1の実施形態に係る、基板バイアス効果を利用した適応バイアス電流制御方式コンパレータ回路の構成を示す回路図である。上述したNPS社のコンパレータ回路(図5)では、サブスレッショルド領域で動作する。このため、2つの差動増幅器14a,14bからなる差動対のサイズ比やカレントミラー回路のサイズ比でオフセット電圧を生成する手法では、サイズ比は対数項に含まれるためオフセット電圧として現れる効果が小さく、微小なオフセット電圧しか生成することができない問題があった。
図9Aは本発明の第2の実施形態に係る、CMOSインバータ回路の貫通電流ISCを用いる適応バイアス電流制御方式コンパレータ回路の構成を示す回路図である。第1の実施形態及びその変形例で提案したコンパレータ回路の構成では、適応バイアス電流生成回路14に2つの差動増幅器14a,14bが必要になる。このため、回路の実装規模が大きい問題点がある。そこで、回路規模を格段に削減することが可能な回路構成を検討した。なお、CMOSインバータ回路の貫通電流ISCとは、両方のMOSFETがともにオンとなったときに流れる電流をいう。
図11は図10のコンパレータ回路の問題点を解決するために、最終段のインバータ13のリーク電流を削減する、本発明の第3の実施形態に係るコンパレータ回路の構成を示す回路図である。図10のコンパレータ回路の問題点を解決するために、微小バイアス電流IREFの生成回路と、貫通電流ISCである適応バイアス電流IADPの生成回路を別々のカレントミラー回路で構成してなる適応バイアス電流生成回路19Bを備えたことを特徴としている。
図13は図12のコンパレータ回路の問題点を解決するための、本発明の第4の実施形態に係るコンパレータ回路の構成を示す回路図である。図13のコンパレータ回路は、入力用の差動増幅器12に代えて、カレントミラー回路ベースのワイドレンジ差動増幅器(差動増幅器12に比較してより大きなダイナミックレンジを有する差動増幅器をいう。)12Bを備えたことを特徴としている。ここで、カレントミラー回路ベースのワイドレンジ差動増幅器は例えば演算相互コンダクタンス増幅器(OTA)であってもよい。
図31は第2の実施形態及び第3の実施形態のコンパレータ回路の構成を示すブロック図であり、これらのコンパレータ回路の構成を動作を中心として総括的に図示するものである。
(1)標準コンパレータ回路(第1の従来例に係る2ステージコンパレータ回路)
(2)2つの差動増幅器を用いた適応バイアス電流制御方式によるコンパレータ回路(第2の従来例及び第1の実施形態に係るコンパレータ回路)
(3)CMOSインバータを用いた適応バイアス電流制御方式によるコンパレータ回路(第2乃至第4の実施形態に係るコンパレータ回路)
(1)低電力を実現できるが、動作周波数が低い問題がある。
(2)適応バイアス制御方式の構成上、パルス信号入力に対する応答は問題が少ない。しかし、三角波信号に対する応答に問題が残る。三角波信号のような緩やかな波形が入力されると、適応バイアス電流制御回路が大電流を発生する可能性がある。つまり、入力波形に応じた設計が必要になる。また、適応バイアス電流制御回路に差動増幅器2個を要するため、回路規模が大きいという問題もある。
(3)入力波形の依存性が極めて小さく、非常にコンパクトな構成で実現できる。(2)の適応バイアス電流制御回路は2つの差動増幅器を用いて適応バイアス電流を生成している。これに対して、(3)のコンパレータ回路では1つの差動増幅器が「適応バイアス電流制御機能」と「論理判定機能」を同時に実現しているため、コンパクト・低電力なコンパレータ回路として機能している点に優位性がある。
11A…電流源、
12,12A,12B,12C…差動増幅器、
13…ソース接地増幅器、
14,14A,19,19A,19B,19C,20…適応バイアス電流生成回路、
14a,14b…差動増幅器、
15,16…バイアス制御回路、
17,18…インバータ回路、
Q11〜Q102…MOSFET、
T1〜T4…端子。
Claims (8)
- 入力電圧と参照電圧とを比較して論理判定を行って論理判定結果の出力電圧を発生して出力する差動増幅器を備えたコンパレータ回路において、
所定の微小電流であるバイアス電流を発生して上記差動増幅器に供給する電流源と、
上記差動増幅器からの差動電圧を反転して反転信号を出力する第1のインバータ回路と、
上記電流源のバイアス電流を検出し、上記第1のインバータ回路の貫通電流を検出し、上記検出したバイアス電流及び上記検出した貫通電流に基づいて、上記差動増幅器が論理判定を行わない期間は上記バイアス電流で上記差動増幅器を動作させる一方、上記差動増幅器が論理判定する期間は上記バイアス電流を増加させてなる適応バイアス電流を用いて上記差動増幅器を動作させるように適応バイアス電流制御を行うための適応バイアス電流を発生して差動増幅器に供給する適応バイアス電流生成回路とを備えたことを特徴とするコンパレータ回路。 - 上記適応バイアス電流生成回路は、上記電流源のバイアス電流及び上記第1のインバータ回路の貫通電流を別々に検出することを特徴とする請求項1記載のコンパレータ回路。
- 上記適応バイアス電流生成回路は、上記電流源のバイアス電流を検出し、上記検出したバイアス電流を上記第1のインバータ回路の貫通電流に加算して上記適応バイアス電流を
発生することを特徴とする請求項1記載のコンパレータ回路。 - 上記適応バイアス電流生成回路は、上記第1のインバータ回路の貫通電流を検出し、上記検出した貫通電流を上記電流源のバイアス電流に加算して上記適応バイアス電流を発生することを特徴とする請求項1記載のコンパレータ回路。
- 上記第1のインバータ回路からの出力電圧を反転して出力する第2のインバータ回路をさらに備えたことを特徴とする請求項2又は3記載のコンパレータ回路。
- 上記差動増幅器からの出力電圧を反転して出力する第2のインバータ回路をさらに備えたことを特徴とする請求項4記載のコンパレータ回路。
- 上記差動増幅器は、接地電位から電源電圧までフルスイングするワイドレンジ差動増幅器であることを特徴とする請求項1乃至6のうちのいずれか1つに記載のコンパレータ回路。
- 上記ワイドレンジ差動増幅器の電源回路にダイオード接続のトランジスタを挿入したことを特徴とする請求項7記載のコンパレータ回路。
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