JP4821954B2

JP4821954B2 - アナログバッファ回路

Info

Publication number: JP4821954B2
Application number: JP2005088875A
Authority: JP
Inventors: 良尚松岡
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2005-03-25
Filing date: 2005-03-25
Publication date: 2011-11-24
Anticipated expiration: 2025-03-25
Also published as: JP2006270810A; US7622964B2; US20060214703A1

Description

本発明は、アナログバッファ回路に関し、特に、線形入出力電圧特性と高入力インピーダンスとを持つアナログバッファ回路に関する。

従来のアナログバッファ回路は、所定範囲の入力電圧に対して線形の出力電圧特性を持たせるため、差動回路及びミラー回路を用いて構成されている（例えば、特許文献１参照。）。

特開平７−１９１３０３号公報

近年のＬＳＩのさらなる高集積化の要求にともない、ＬＳＩに含まれる各回路のサイズを縮小することが求められている。しかしながら、従来のアナログバッファ回路は、その構成が複雑であるため、その要求に応えるのが難しいという問題点がある。

そこで、本発明は、線形の入出力電圧特性と、高入力インピーダンスとを持ち、かつ簡単な構成のアナログバッファ回路を提供することを目的とする。

上記目的を達成するために、本発明の一形態に係るアナログバッファ回路は、電源端子間に直列に接続された３個のＦＥＴを有し、前記３個のＦＥＴは、２個のＰチャネルＦＥＴとその間に接続される１個のＮチャネルＦＥＴであり、それらのゲートは入力端子に共通接続されており、かつ低電位側に位置するＰチャネルＦＥＴとＮチャネルＦＥＴの接続点に出力端子が接続されている、ことを特徴とする。

本発明によれば、３個のＦＥＴを用いてアナログバッファ回路を構成したので、そのサイズを小さくすることができる。これにより、本発明のアナログバッファ回路は、ＬＳＩの高集積化に寄与することができる。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

図１に本発明の一実施の形態に係るアナログバッファ回路１０を示す。このアナログバッファ回路１０は、電源端子間（ＶＤＤ−ＧＮＤ間）に直列接続された３つの電界効果トランジスタ（ＦＥＴ）により構成されている。

詳述すると、高電位側電圧端子ＶＤＤと定電圧側電圧端子ＧＮＤとの間に、第１のＰチャネルＭＯＳＦＥＴ（以下、第１のＰＭＯＳと呼ぶ。）１１、ＮチャネルＭＯＳＦＥＴ（以下、ＮＭＯＳと呼ぶ。）１２、及び第２のＰチャネルＭＯＳＦＥＴ（以下、第２のＰＭＯＳと呼ぶ）１３が、この順で直列に接続されている。これら３つのＭＯＳＦＥＴ１１〜１３のゲートは、入力端子ＩＮに共通に接続されている。また、ＮＭＯＳ１２と第２のＰＭＯＳ１３との接続点には、出力端子ＯＵＴが接続されている。

このアナログバッファ回路１０では、入力端子ＩＮがＭＯＳＦＥＴ１１〜１３のゲートに接続されているので、入力端子ＩＮから出力端子ＯＵＴへ電流は流れない。即ち、このアナログバッファ回路１０は、高い入力インピーダンスを有している。

次に、このアナログバッファ回路１０の動作について説明する。

入力端子ＩＮに入力電圧Ｖinが与えられると、ＭＯＳＦＥＴ１１〜１３には、その入力電圧Ｖinに応じた電流が流れ、入力電圧Ｖinに応じた出力電圧Ｖoutが出力端子ＯＵＴに発生する。

詳述すると、第１のＰＭＯＳ１１は、そのソースに高電位側電源電圧ＶＤＤが供給されているので、ＶＤＤに閾値電圧Ｖthp1を加えた電圧よりも低い入力電圧Ｖinが与えられるとオンする。その結果、ＮＭＯＳ１２のドレインに、０〜ＶＤＤ［Ｖ］の範囲の電位を発生させる。なお、本実施の形態において、入力電圧Ｖinは、第１のＰＭＯＳ１１を常にオンさせる範囲で変化するものとする。

ＮＭＯＳ１２は、入力電圧Ｖinと出力電圧Ｖoutとの差（即ち、ゲート・ソース間電圧）に基づいてオン／オフする。つまり、入力電圧Ｖinが出力電圧Ｖoutよりも閾値電圧Ｖthn以上高ければオンし、それより低ければオフする。

また、第２のＰＭＯＳ１３も、入力電圧Ｖinと出力電圧Ｖoutとの差（即ち、ゲート・ソース間電圧）に基づいてオン／オフする。この第２のＰＭＯＳ１３は、ＮＭＯＳ１２とは異なり、入力電圧Ｖinが出力電圧Ｖoutに閾値電圧Ｖthp2を加えた電圧よりも低ければオンし、それ以上であればオフする。

ここで、閾値電圧Ｖthp1＝Ｖthp2＝Ｖthn＝０［Ｖ］であるとすると、第１のＰＭＯＳ１１は、入力電圧ＶinがＶＤＤよりも低いときオンし、ＮＭＯＳ１２のドレインに０〜ＶＤＤ［Ｖ］の範囲の電位を発生させる。ＮＭＯＳ１２は、入力電圧Ｖinが出力電圧Ｖout以上のときオンし、それより低いときオフする。また、第２のＰＭＯＳ１３は、入力電圧Ｖinが出力電圧Ｖout以下のときオフし、それより高いときオンする。つまり、この場合においては、出力電圧Ｖoutが入力電圧Ｖinよりも低いとき、ＮＭＯＳ１２がオンするとともに、ＰＭＯＳ１３がオフして出力電圧Ｖoutを上昇させる。逆に、出力電圧Ｖoutが入力電圧Ｖinよりも高いとき、ＮＭＯＳ１２がオフするとともに、ＰＭＯＳ１３がオンして出力電圧Ｖoutを減少させる。こうして、本実施の形態に係るアナログバッファ回路１０では、出力電圧Ｖoutが入力電圧Ｖinに一致する。

なお、第１のＰＭＯＳ１１は、入力電圧Ｖinが低いときドレイン電流が流れ易く、入力電圧Ｖinが高いとき流れ難い。それゆえ、ＮＭＯＳ１２のドレイン電圧は、入力電圧Ｖinが低いとき高く、入力電圧Ｖinが高いとき低くなる。これによって、本実施の形態に係るアナログバッファ回路では、入出力電圧特性の線形性を保つことができる。ただし、入力電圧ＶinがＶＤＤに近づきすぎると、第１のＰＭＯＳ１１での電圧降下が大きくなり、ＮＭＯＳ１２のドレインに必要な電圧を与えることができない。その結果、出力電圧Ｖoutは、入力電圧Ｖinより低くなり、入出力電圧特性の線形性が維持できなくなる。

図２に図１のアナログバッファ回路１０の入出力電圧特性のシミュレーション結果（実線）を示す。図２にから理解できるように、このアナログバッファ回路１０では、ＶＤＤ＝１．０［Ｖ］として、入力電圧Ｖinが０．２〜０．６５［Ｖ］の範囲のとき、実質的に入力電圧Ｖinと等しい（差が１０％程度以下の）出力電圧Ｖoutを得ることができる。

アナログバッファ回路１０は、例えば、図３に示すようなデューティ調整回路３０に適用することができる。

デューティ調整回路３０は、差動バッファ３１、インバータ３２、ローパスフィルタ（ＬＰＦ）３３、第１及び第２のアナログバッファ３４及び３５、差動増幅回路３６、及びキャパシタ３７，３８及び３９を有している。

差動バッファ３１は、入力信号Ａと差動増幅回路３６の出力ＳＤoutとに基づいて出力パルス信号Ｄoutを出力する。

インバータ３２は、差動バッファ３１からの出力パルス信号Ｄoutを論理反転させて出力する。

ＬＰＦ３３は、インバータ３２の出力から高周波成分を除去する。

第１のアナログバッファ３４は、複数のアナログバッファ回路１０を並列に接続して構成されており、大きな出力電流（遷移電流）に対応できるようになっている。この第１のアナログバッファ３４は、ＬＰＦ３３の出力電圧に等しい電圧を出力する。

第２のアナログバッファ３５は、第１のアナログバッファ３４と同一に構成されている。この第２のアナログバッファ３６は、差動増幅回路３６の出力ＳＤoutに等しい電圧を出力する。

キャパシタ３７〜３９は、各線路の電圧変化を積分し、電圧の急激な変化（例えば、ノイズによる変化）を抑制する。

差動増幅回路３６は、第１のアナログバッファ３４の出力電圧と、第２のアナログバッファ３５の出力電圧との差に基づいて出力電圧ＳＤoutを発生させる。

上記のように構成されたデューティ調整回路３０において、出力パルス信号Ｄoutのデューティ比が所定の値よりも小さい場合、第１のアナログバッファ３４の入力電圧が高くなるので、その出力電圧も高くなる。その結果、差動増幅回路３６の出力電圧ＳＤoutが低下する。出力電圧ＳＤoutが低下すると、差動バッファ３１から出力される出力パルス信号Ｄoutのデューティ比は大きくなる。

逆に、出力パルス信号Ｄoutのデューティ比が所定の値よりも大きい場合、第１のアナログバッファ３４の入力電圧が低くなるので、その出力電圧も低くなる。その結果、差動増幅回路３６の出力電圧ＳＤoutが上昇する。出力電圧ＳＤoutが上昇すると、差動バッファ３１から出力される出力パルス信号Ｄoutのデューティ比は小さくなる。

以上のようにして、デューティ調整回路３０の出力パルス信号Ｄoutは、所定のデューティ比を持つように自動調整される。

図４乃至図７に、デューティ調整回路３０の各部における電位変化のシミュレーション結果を示す。

図４は、動作開始から３［μsec］が経過するまでの、入力信号Ａ、出力パルス信号Ｄout、及び出力電圧ＳＤoutの変化を表すグラフである。但し、入力信号Ａ及び出力パルス信号Ｄoutは、その周期が極めて短い（周波数２５０ＭＨｚ前後）ので波形は読み取れない（振幅はハッチングで示す通り。）。図４から、時間の経過とともに、出力電圧ＳＤoutが所定の値に近づいていることが分かる。

図５乃至図７は、図４における期間Ｘ，Ｙ及びＺにそれぞれ対応している。図５乃至図７を比べると、入力信号Ａの波形が変化していない一方で、出力電圧ＳＤoutが上昇しているので、出力パルス信号Ｄoutのデューティー比が、出力電圧ＳＤoutの上昇に伴って小さくなっていることが分かる。即ち、出力電圧ＳＤoutが所定の値に近づくに従い、出力パルス信号Ｄoutのデューティー比も所定の値に近づいている。

以上本発明のアナログバッファ回路について一実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではない。例えば、ＭＯＳＦＥＴの以外のＦＥＴを用いて構成してもよいし、異なる入力電圧範囲で線形入出力電圧特性が得られるように構成してもよい。

本発明の一実施の形態に係るアナログバッファ回路の構成を示す回路図である。図１のアナログバッファ回路のシミュレーションによる入出力電圧特性を示すグラフである。図１のアナログバッファ回路を用いたデューティ調整回路の構成を示す回路図である。図３の入力信号Ａ，出力電圧ＳＤout及び出力パルス信号Ｄoutの電位変化を示すグラフである。図４の期間Ｘを時間軸に沿って拡大したグラフである。図４の期間Ｙを時間軸に沿って拡大したグラフである。図４の期間Ｚを時間軸に沿って拡大したグラフである。

符号の説明

１０アナログバッファ回路
１１第１のＰＭＯＳ
１２ＮＭＯＳ
１３第２のＰＭＯＳ
３０デューティ調整回路
３１差動バッファ
３２インバータ
３３ローパスフィルタ
３４第１のアナログバッファ
３５第２のアナログバッファ
３６差動増幅回路
３７，３８，３９キャパシタ

Claims

電源端子間に直列に接続された３個のＦＥＴを有し、
前記３個のＦＥＴは、２個のＰチャネルＦＥＴとその間に接続される１個のＮチャネルＦＥＴであり、それらのゲートは入力端子に共通接続され、かつ低電位側に位置するＰチャネルＦＥＴとＮチャネルＦＥＴの接続点に出力端子が接続されている、
ことを特徴とするアナログバッファ回路。
請求項１に記載されたアナログバッファ回路において、
前記ＦＥＴがＭＯＳＦＥＴであることを特徴とするアナログバッファ回路。
請求項１又は２に記載されたアナログバッファ回路において、
入力電圧と出力電圧が実質的に等しいことを特徴とするアナログバッファ回路。
請求項３に記載されたアナログバッファ回路において、
少なくとも前記入力電圧が０．２〜０．６５Ｖの範囲のとき、前記出力電圧が前記入力電圧に等しいことを特徴とするアナログバッファ回路。