JP3385100B2 - 演算増幅器 - Google Patents
演算増幅器Info
- Publication number
- JP3385100B2 JP3385100B2 JP13542694A JP13542694A JP3385100B2 JP 3385100 B2 JP3385100 B2 JP 3385100B2 JP 13542694 A JP13542694 A JP 13542694A JP 13542694 A JP13542694 A JP 13542694A JP 3385100 B2 JP3385100 B2 JP 3385100B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current
- terminal
- power supply
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Amplifiers (AREA)
Description
に、出力段にプッシュプル回路を用いた演算増幅器に関
する。近年、電子機器は小型化および低消費電力化が進
み、例えば、携帯用として電池で駆動されるものも多く
なってい来ている。すなわち、家庭或いはオフィス等に
据えつけて使用する電子機器(例えば、AC100Vに
より駆動する電子機器)においては、例えば、内部の半
導体集積回路(LSI)を5Vで動作させるようになっ
ている。しかしながら、携帯機器では、例えば、電源電
圧を3V程度とし、しかも電池により駆動するため、電
池の電力消費と共に電源電圧が低下することになる。こ
のような電源電圧の変動、或いは、3Vおよび5Vの両
方の電源電圧への対応を考えた場合、電子機器の中で使
用される回路は、広い電源電圧範囲にわたって安定した
特性であることが必要となる。具体的に、アナログ回路
を広い電源電圧に対応させる場合に重要となるのは演算
増幅器(オペアンプ)であり、特に、CMOSで構成さ
れたアナログ/ディジタル混載のLSIで重い負荷や高
速駆動用として使用される出力段のプッシュプル回路を
用いた演算増幅器において問題となりやすい。そこで、
広い電源電圧範囲にわたって安定した特性を有する演算
増幅器の提供が要望されている。
路図である。ここで、参照符号100 は差動増幅段,200は
レベルシフト段, そして,300は出力段を示している。ま
た、参照符号VDDは高電位の電源線(第1の電源手段)
を示し、VSSは低電位の電源線(グランドレベル:第2
の電源手段)を示している。
は、Nチャネル型MOSトランジスタT1,T2,Pチャネル
型MOSトランジスタT3,T4,および, 定電流源CS1 で構
成されている。ここで、反転入力/IN はトランジスタT1
のゲートに供給され、非反転入力(正論理の入力)INは
トランジスタT2のゲートに供給され、そして、トランジ
スタT4およびT2の接続個所から差動増幅段100 の出力が
取り出され、レベルシフト段200 へ供給されるようにな
っている。
SトランジスタT5および定電流源CS0 で構成されてい
る。また、出力段300 は、Pチャネル型MOSトランジ
スタT6およびNチャネル型MOSトランジスタT7により
プッシュプル回路として構成されている。ここで、トラ
ンジスタT6のゲートには差動増幅段100 の出力が供給さ
れ、また、トランジスタT7のゲートにはトランジスタT5
のソースおよび定電流源CS0 の接続個所から取り出され
たレベルシフト段200 の出力(レベルシフト段200 によ
りレベルシフトされた信号)が供給されている。ここ
で、レベルシフト段200 におけるトランジスタT5のバッ
クゲート(基板)は、低電位の電源電圧(グランドレベ
ル:VSS)とされている。
来の演算増幅器は、例えば、電源電圧VDDが変動した場
合、レベルシフト段200 のレベルシフト量が電源電圧変
動に完全には追従しないため、出力段300 のトランジス
タT6およびT7のバイアス電圧(ゲート・ソース間電圧V
GS−閾値電圧Vth)が変動し、その結果、トランジスタ
T6,T7 を流れる電流が変化して演算増幅器の電源電流お
よび他の特性が変動することになっていた。
源電圧VDDが変動すると、プッシュプル回路を構成する
一方のトランジスタT7のバイアス電圧が変化し、このト
ランジスタT7のバイアス電圧がフィードバックされて、
プッシュプル回路を構成する他方のトランジスタT6のバ
イアス電圧もずれてしまうことになっていた。図7は従
来の演算増幅器の他の例を示す回路図であり、上述した
図6の演算増幅器を改良したものである(特開平1-1378
08号公報参照)。
ルシフト段200 は、Nチャネル型MOSトランジスタT
5' および電源電圧の変動に応じて電流値を変化させる
電流源CS0'で構成されている。尚、差動増幅段100 およ
び出力段300 は、図6の演算増幅器におけるものと同様
の構成とされている。この図7に示す演算増幅器は、或
る特定の(標準的に用いられる)電源電圧近傍(例え
ば、電源電圧5V±5%の範囲)では電源電圧の変動に
対してプッシュプル回路を構成するトランジスタT6,T7
のバイアス電圧を変化しないようにすることが可能であ
る。しかしながら、広範囲の電源電圧(例えば、電源電
圧5Vおよび3V)にわたって演算増幅器の動作を安定
化させるのは困難であった。さらに、前述したバイアス
電圧変動が考えられるため、出力段300 の動作点はA級
(または、A級に近いAB級)に選ばれることが多く、
その結果、消費電流を低下させることができないという
問題もあった。尚、出力段300 の動作点をB級に近く選
ぶと、バイアス電圧の変動によりトランジスタT6,T7 が
両方共カットオフする場合が生じて歪の原因となる。
する課題に鑑み、広い電源電圧範囲にわたって安定した
動作を行うことのできる演算増幅器の提供を目的とす
る。
増幅器の原理構成を示すブロック図である。本発明によ
れば、差動増幅段100 と、第1の電源手段VDDと第2の
電源手段VSSとの間に直列に接続された第1の導電型の
第1のトランジスタT6および該第1の導電型と逆の第2
の導電型の第2のトランジスタT7を備え、該第1のトラ
ンジスタT6が前記差動増幅段100 の出力により駆動され
る出力段300 と、該第1のトランジスタT6に流れる電流
を検出し、該検出された電流に対応した制御信号Sを生
成する制御信号生成手段1と、該制御信号生成手段1か
らの制御信号Sに応じて、該制御信号生成手段1により
検出された前記第1のトランジスタT6に流れる電流が減
少した場合、前記第2のトランジスタT7に流れる電流を
増大するように該第2のトランジスタT7を駆動制御する
駆動制御手段2とを具備し、前記制御信号生成手段1
は、第1の端子が前記第1の電源手段V DD に接続され,
制御端子が前記差動増幅段100 の出力および前記第1の
トランジスタT6の制御端子に接続された前記第1の導電
型の第3のトランジスタTGを具備し、且つ、前記駆動制
御手段2は、各第1の端子が前記第2の電源手段V SS に
接続された前記第2の導電型の第4,第5および第6の
トランジスタTH,TI,TJ、および、定電流源CS5 を具備
し、前記第5のトランジスタTIの第2の端子, 前記第6
のトランジスタTJの第2の端子および制御端子, およ
び, 前記第2のトランジスタT7の制御端子は前記定電流
源CS5 を介して前記第1の電源手段V DD に接続され, 前
記第4のトランジスタTHの第2の端子および制御端子,
および, 前記第5のトランジスタTIの制御端子は前記第
3のトランジスタTGの第2の端子に共通接続され, 前記
制御信号生成手段1から前記制御信号Sを受け取るよう
になっていることを特徴とする演算増幅器が提供され
る。
第1の電源手段VDDと第2の電源手段VSSとの間に直列
に接続された第1の導電型の第1のトランジスタT6およ
び該第1の導電型と逆の第2の導電型の第2のトランジ
スタT7により構成されている。制御信号生成手段1は、
第1のトランジスタT6に流れる電流を検出し、該検出さ
れた電流に対応した制御信号Sを生成し、また、駆動制
御手段2は、制御信号生成手段1からの制御信号Sに応
じて、制御信号生成手段1により検出された第1のトラ
ンジスタT6に流れる電流が減少した場合、第2のトラン
ジスタT7に流れる電流を増大するようにその第2のトラ
ンジスタT7を駆動制御するようになっている。ここで、
第1のトランジスタT6および第2のトランジスタT7は、
プッシュプル回路を構成している。
タT6の電流値に比例した制御信号Sを生成する。駆動制
御手段2は、この制御信号Sを受け取り、該制御信号S
が減少したことを検出して、第2のトランジスタT7を駆
動制御する。すなわち、制御信号生成手段1は、第1の
端子が前記第1の電源手段V DD に接続され,制御端子が
差動増幅段100 の出力および第1のトランジスタT6の制
御端子に接続された第1の導電型の第3のトランジスタ
TGを備える。また、駆動制御手段2は、各第1の端子が
前記第2の電源手段V SS に接続された第2の導電型の第
4,第5および第6のトランジスタTH,TI,TJ、および、
定電流源CS5 を備える。さらに、第5のトランジスタTI
の第2の端子, 第6のトランジスタTJの第2の端子およ
び制御端子, および, 第2のトランジスタT7の制御端子
は定電流源CS5 を介して第1の電源手段V DD に接続さ
れ, また, 第4のトランジスタTHの第2の端子および制
御端子, および, 第5のトランジスタTIの制御端子は第
3のトランジスタTGの第2の端子に共通接続され, 制御
信号生成手段1から制御信号Sを受け取るようになって
いる。このように、本発明の演算増幅器は、第1のトラ
ンジスタT6の電流を検出し、該第1のトランジスタT6の
電流が減少した場合、第2のトランジスタT7の電流を増
加するように駆動制御する。これによって、電源電圧が
変動した場合でも、第2のトランジスタT7の電流が変化
することはなく、電源電圧に依存しない特性を得ること
が可能となる。
ば、広い電源電圧範囲にわたって安定した動作を行うこ
とができる。
器の実施例を説明する。図2は本発明の演算増幅器の第
1の実施例を示す回路図である。同図において、参照符
号1は制御信号生成部(制御信号生成手段),2は駆動制
御部(駆動制御手段), 100は差動増幅段, そして,300は
出力段を示している。これらの差動増幅段100 および出
力段300 は、図6および図7を参照して説明した従来の
演算増幅器におけるものと同様の構成とされている。さ
らに、参照符号VDDは高電位の電源線(第1の電源手
段)を示し、VSSは低電位の電源線(グランドレベル:
第2の電源手段)を示している。
は、Nチャネル型MOSトランジスタT1,T2,Pチャネル
型MOSトランジスタT3,T4,および, 定電流源CS1 で構
成されている。ここで、反転入力/IN はトランジスタT1
のゲートに供給され、非反転入力(正論理の入力)INは
トランジスタT2のゲートに供給され、そして、トランジ
スタT4およびT2の接続個所から差動増幅段100 の出力が
取り出されるようになっている。定電流源CS1 の一端は
トランジスタT1のソースおよびトランジスタT2のソース
に共通接続され、また、定電流源CS1 の他端は低電位の
電源線VSSに接続されている。
位の電源線VSS)との間に直列に接続された2つのトラ
ンジスタT6,T7 を備えている。すなわち、出力段300 は
プッシュプル回路として構成されており、ソースが高電
位の電源線VDDに接続されたPチャネル型MOSトラン
ジスタT6およびソースが低電位の電源線VSSに接続され
たNチャネル型MOSトランジスタT7を備えている。こ
こで、演算増幅器の出力OUT は、トランジスタT6のドレ
インおよびトランジスタT7のドレインの共通接続個所か
ら取り出されるようになっている。
源線VDDに接続されたPチャネル型MOSトランジスタ
TAにより構成されている。ここで、制御信号生成部1を
構成するトランジスタTAのゲートは、動増幅段100 の出
力が供給された出力段300 のトランジスタT6のゲートに
共通接続されている。すなわち、トランジスタTAとトラ
ンジスタT6とはカレントミラー接続され、該トランジス
タTAに流れる電流IaはトランジスタT6を流れる電流I6に
比例 (Ia=k1・I6) するようになっている。尚、参照符
号k1〜k7は、それぞれ所定の定数を示している。
位の電源線VDDに接続されたPチャネル型MOSトラン
ジスタTB,TC,ゲートおよびドレインがトランジスタTCの
ドレインに共通接続されたNチャネル型MOSトランジ
スタTD, および, 定電流源CS2 を備えている。トランジ
スタTBのゲートおよびドレインは、定電流源CS2 を介し
て低電位の電源線VSSに接続されると共に、トランジス
タTCのゲートおよび制御信号生成部1のトランジスタTA
のドレインに共通接続され、制御信号生成部1から制御
信号Sを受け取るようになっている。ここで、トランジ
スタTBとトランジスタTCとはカレントミラー接続され、
該トランジスタTBに流れる電流IbはトランジスタTCを流
れる電流Icに比例 (Ic=k2・Ib) するようになってい
る。
TAは、出力段300 のトランジスタT6を流れる電流に比例
した信号(制御信号)Sを生成するようになっている。
図2において、信号SはトランジスタTAを流れる電流Ia
に対応し、駆動制御部2はこの信号Sを受け取り、該信
号S(電流Ia)が減少したことを検出して、出力段300
のトランジスタT7を駆動制御するようになっている。こ
こで、トランジスタTDと出力段300 におけるトランジス
タT7とはカレントミラー接続され、該トランジスタT7に
流れる電流I7はトランジスタTdを流れる電流Icに比例
(I7=k3・Ic) するようになっている。
トランジスタTAを流れる電流Ia(制御信号S)はトラン
ジスタT6を流れる電流I6に比例し、また、トランジスタ
TBを流れる電流IbはトランジスタTCを流れる電流Icに比
例し、そして、該電流IcはトランジスタT7を流れる電流
I7に比例している。すなわち、Ia=k1・I6, Ic=k2・I
b, I7=k3・Icとなる。また、Ia+Ib=Is2(一定)であ
るため、I7+k3・k2・(Is2−k1・I6)=k3・k2・(Is2−
k1) ・k2・k3・I6となる。ここで、k1,k2,k3は、各トラ
ンジスタの物理形状(大きさ等)で決まる定数であり、
電源電圧に依存しない。従って、トランジスタT7を流れ
る電流I7の大きさも電源電圧に依存しないことになる。
0 の一方のトランジスタT6を流れる電流I6を、該トラン
ジスタT6とカレントミラー接続されたトランジスタTA
(制御信号生成手段1)により間接的に検出して制御信
号Sを生成する。さらに、この制御信号Sが駆動制御手
段2に供給されて、トランジスタT6を流れる電流が減少
した場合には、出力段300 の他方のトランジスタT7のゲ
ートに印加する制御電圧を上昇させて該トランジスタT7
を流れる電流を増大するようになっている。尚、トラン
ジスタT6を流れる電流が増大した場合には、出力段300
の他方のトランジスタT7のゲートに印加する制御電圧を
降下させて該トランジスタT7を流れる電流I7を減少する
ようになっている。また、本実施例では、I7≦k2・k3・
Is2 の関係が成立し、吸込電流についての電流制限機能
を持つことになる。以上のように、本第1実施例の演算
増幅器によれば、広い電源電圧範囲にわたって安定した
動作を行うことが可能となる。
を示す回路図である。図3に示す第2実施例において
も、差動増幅段100 および出力段300(トランジスタT1〜
T4およびT6,T7 の構成)の構成は、上述した図2に示す
第1実施例, 並びに, 図6および図7を参照して説明し
た従来例におけるものと同様である。図3に示す第2実
施例において、制御信号生成部1は、ソースが高電位の
電源線VDDに接続されたPチャネル型MOSトランジス
タTEで構成され、また、駆動制御部2は、抵抗器(負荷
手段)R, ドレインが該抵抗器Rを介して低電位の電源
線VSSに接続されたPチャネル型MOSトランジスタT
F, および, 定電流源CS3 により構成されている。ここ
で、差動増幅段100 の出力は、出力段300 のトランジス
タT6のゲート, 制御信号生成部1のトランジスタTEのゲ
ート, および, 駆動制御部2のトランジスタTFのソース
に共通に供給されている。また、トランジスタTEのドレ
インは、トランジスタTFのゲートに接続されると共に、
定電流源CS3 を介して低電位の電源線VSSに接続されて
いる。そして、トランジスタTFのドレインと抵抗器Rの
一端との接続個所から駆動制御部2の出力が取り出され
て出力段300 のトランジスタT7のゲートに供給されてい
る。尚、制御信号生成部1を構成するトランジスタTEと
出力段300 の一方のトランジスタT6とはカレントミラー
接続され、該トランジスタTEに流れる電流Ieはトランジ
スタT6を流れる電流I6に比例 (Ie=k4・I6) するように
なっている。
ジスタTEを流れる電流Ie(制御信号S)はトランジスタ
T6を流れるる電流I6と比例関係にあり、Ie=k4・I6とな
る。そして、トランジスタTEを流れる電流IeがIe>Is3
の状態では、ノードN1(トランジスタTEのドレイン, ト
ランジスタTFのゲート, および, 定電流源CS3 一端の共
通接続個所)の電圧(V1)は電源線の電圧(VDD)に近い
高い電圧となっており、トランジスタTFはオフ状態とな
って、ノードN3(トランジスタTFのドレイン,トランジ
スタT7のゲート, および, 抵抗器Rの一端の共通接続個
所)の電圧(V3)は低電圧となる。その結果、出力段300
の他方のトランジスタT7はオフ状態となって電流を流さ
ないことになる。
<Is3/k4に減少すると、すなわち、トランジスタTEを流
れる電流IeがIe<Is2 となり、ノードN1の電圧(V1)が低
下してV1<V2−Vth(TF)になると、トランジスタTFに電
流Ifが流れ、抵抗器Rによる降下電圧が大きくなり(ノ
ードN3の電圧V3が上昇して)、その結果、出力段300の
他方のトランジスタT7に電流I7が流れるようになる。
尚、上記の式において、参照符号V2はノードN2の電圧
(差動増幅段100 の出力電圧) を示し、また、Vth(TF)
はトランジスタTFの閾値電圧を示している。
値)に依存しないため、トランジスタT7を流れる電流I7
も電源電圧に依存しないことになる。尚、図3に示す実
施例では、演算増幅器の出力 OUTと低電位の電源線VSS
との間に定電流源CS4 が挿入されているが、該定電流源
CS4 は、通常の動作点(V+IN =V-IN )においてトラ
ンジスタT6を流れる電流I6に相当する電流を流し、トラ
ンジスタT7がオフ状態の時に、演算増幅器の出力 OUTか
ら電流を吸込む役割を果たしている。
0 の一方のトランジスタT6を流れる電流I6を、該トラン
ジスタT6とカレントミラー接続されたトランジスタTE
(制御信号生成手段1)により間接的に検出して制御信
号Sを生成する。さらに、この制御信号Sが駆動制御手
段2に供給されて、トランジスタT6を流れる電流が所定
の値以下になった時に、出力段300 の他方のトランジス
タT7をオン状態として該トランジスタT7が電流I7を流す
ようになっている。尚、トランジスタT6を流れる電流が
所定の値以上の場合には、出力段300 の他方のトランジ
スタT7はオフ状態で電流を流さないことになる。以上の
ように、本第2実施例の演算増幅器においても、広い電
源電圧範囲にわたって安定した動作を行うことが可能と
なる。
を示す回路図である。図4に示す第3実施例において
も、差動増幅段100 および出力段300(トランジスタT1〜
T4およびT6,T7 の構成)の構成は、上述した各演算増幅
器と同様である。図4に示す第3実施例において、制御
信号生成部1は、ソースが高電位の電源線VDDに接続さ
れたPチャネル型MOSトランジスタTGで構成され、ま
た、駆動制御部2は、ソースが低電位の電源線VSSに接
続されたNチャネル型MOSトランジスタTH,TI,TJ, お
よび, 定電流源CS5 により構成されている。ここで、差
動増幅段100 の出力は、出力段300 のトランジスタT6の
ゲートおよび制御信号生成部1のトランジスタTGのゲー
トに共通に供給されている。また、トランジスタTGのド
レインは、トランジスタTHのゲートおよびドレイン, 並
びに, トランジスタTIのゲートに共通接続されている。
さらに、定電流源CS5 の一端は高電位の電源線VDDに接
続され、定電流源CS5 の他端はトランジスタTIのドレイ
ン, トランジスタTJのドレインおよびゲート, 並びに,
トランジスタT7のゲートに共通接続されている。尚、ト
ランジスタTGとトランジスタT6とはカレントミラー接続
され、該トランジスタTGに流れる電流Igはトランジスタ
T6を流れる電流I6に比例 (Ig=k5・I6) するようになっ
ている。また、トランジスタTHとトランジスタTIとはカ
レントミラー接続され、該トランジスタTIに流れる電流
IiはトランジスタTHを流れる電流Ihに比例 (Ii=k6・I
h) するようになっている。さらに、トランジスタTJと
トランジスタT7とはカレントミラー接続され、該トラン
ジスタT7に流れる電流I7はトランジスタTJを流れる電流
Ijに比例 (I7=k7・Ij) するようになっている。
ジスタT6を流れる電流I6とトランジスタTGを流れる電流
Igとは比例関係にあり、トランジスタTHを流れる電流Ih
とトランジスタTIを流れる電流Iiとは比例関係にあり、
そして、トランジスタTJを流れる電流Ijとトランジスタ
T7を流れる電流I7とは比例関係にあり、Ig=k5・I6,Ii
=k6・Ih, I7=k7・Ijとなる。また、Ii+Ij=Is5(一
定)より、I7=k7・(Is5−k5・k6・I6)=k7・Is5 −k5
・k6・k7・I6となる。ここで、k5〜k7は定数であるた
め、トランジスタT7を流れる電流I7は電源電圧に依存し
ないことになる。
段300 の一方のトランジスタT6を流れる電流I6を、該ト
ランジスタT6とカレントミラー接続されたトランジスタ
TG(制御信号生成手段1)により間接的に検出して制御
信号Sを生成する。さらに、この制御信号Sが駆動制御
手段2に供給されて、トランジスタT6を流れる電流が減
少した場合には、出力段300 の他方のトランジスタT7の
ゲートに印加する制御電圧を上昇させて該トランジスタ
T7を流れる電流を増大するようになっている。尚、トラ
ンジスタT6を流れる電流が増大した場合には、出力段30
0 の他方のトランジスタT7のゲートに印加する制御電圧
を降下させて該トランジスタT7を流れる電流I7を減少す
るようになっている。また、本第3実施例でも、I7≦k7
・Is5 の関係が成立し、吸込電流についての電流制限機
能を持つことになる。以上のように、本第3実施例の演
算増幅器によれば、広い電源電圧範囲にわたって安定し
た動作を行うことが可能となる。
す回路図である。この図5に示す演算増幅器は、図4の
演算増幅器において、Pチャネル型MOSトランジスタ
をPNP型バイポーラトランジスタで構成し、且つ、N
チャネル型MOSトランジスタをNPN型バイポーラト
ランジスタで構成するようにしたものである。すなわ
ち、図5の演算増幅器における差動増幅段100'および出
力段300'は、図4の演算増幅器の差動増幅段100 および
出力段300 に対応し、図5におけるバイポーラトランジ
スタ T10〜T40,T60,T70 および定電流源CS10は、図4に
おけるMOSトランジスタT1〜T4,T6,T7および定電流源
CS1 に対応している。また、図5の演算増幅器におい
て、制御信号生成部1'を構成するバイポーラトランジス
タTG0,並びに, 駆動制御部2'を構成するバイポーラトラ
ンジスタTH0,TI0,TJ0 および定電流源CS50は、図4にお
けるMOSトランジスタTG, 並びに, MOSトランジス
タTH,TI,TJおよび定電流源CS5 に対応している。
器は、MOS(MIS)トランジスタで構成されたもの
に限定されず、バイポーラトランジスタ、或いは、他の
様々なデバイスにより構成されたものにも適用すること
ができるのはいうまでもない。
幅器によれば、電源電圧に対する特性変化を抑制するこ
とが可能であり、広い電源電圧範囲にわたって安定した
動作を行うことができる。
ック図である。
図である。
図である。
図である。
ある。
る。
Claims (2)
- 【請求項1】 差動増幅段と、 第1の電源手段と第2の電源手段との間に直列に接続さ
れた第1の導電型の第1のトランジスタおよび該第1の
導電型と逆の第2の導電型の第2のトランジスタを備
え、該第1のトランジスタが前記差動増幅段の出力によ
り駆動される出力段と、 該第1のトランジスタに流れる電流を検出し、該検出さ
れた電流に対応した制御信号を生成する制御信号生成手
段と、 該制御信号生成手段からの制御信号に応じて、該制御信
号生成手段により検出された前記第1のトランジスタに
流れる電流が減少した場合、前記第2のトランジスタに
流れる電流を増大するように該第2のトランジスタを駆
動制御する駆動制御手段とを具備し、 前記制御信号生成手段は、第1の端子が前記第1の電源
手段に接続され,制御端子が前記差動増幅段の出力およ
び前記第1のトランジスタの制御端子に接続された前記
第1の導電型の第3のトランジスタを具備し、且つ、前
記駆動制御手段は、各第1の端子が前記第2の電源手段
に接続された前記第2の導電型の第4,第5および第6
のトランジスタ、および、定電流源を具備し、前記第5
のトランジスタの第2の端子, 前記第6のトランジスタ
の第2の端子および制御端子, および, 前記第2のトラ
ンジスタの制御端子は前記定電流源を介して前記第1の
電源手段に接続され, 前記第4のトランジスタの第2の
端子および制御端子, および, 前記第5のトランジスタ
の制御端子は前記第3のトランジスタの第2の端子に共
通接続され, 前記制御信号生成手段から前記制御信号を
受け取るようになっている ことを特徴とする演算増幅
器。 - 【請求項2】 前記第1のトランジスタと前記第3のト
ランジスタはカレントミラー接続され、前記第4のトラ
ンジスタと第5のトランジスタとはカレントミラー接続
され、そして、前記第2のトランジスタと第6のトラン
ジスタとはカレントミラー接続されていることを特徴と
する請求項1の演算増幅器。
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13542694A JP3385100B2 (ja) | 1994-06-17 | 1994-06-17 | 演算増幅器 |
US08/412,561 US5606287A (en) | 1994-06-17 | 1995-03-29 | Operational amplifier having stable operations for a wide range of source voltage, and current detector circuit employing a small number of elements |
DE69522150T DE69522150T2 (de) | 1994-06-17 | 1995-03-30 | Operationsverstärker und Stromdetektorschaltungen |
EP95302148A EP0688097B1 (en) | 1994-06-17 | 1995-03-30 | Operational amplifiers and current detector circuits |
DE69532093T DE69532093T2 (de) | 1994-06-17 | 1995-03-30 | Stromdetektorschaltungen |
EP01103727A EP1104108B1 (en) | 1994-06-17 | 1995-03-30 | Current detector circuits |
US08/694,288 US5673002A (en) | 1994-06-17 | 1996-08-08 | Operational amplifier having stable operations for a wide range of source voltage, and current detector circuit employing a small number of elements |
US09/259,272 USRE37217E1 (en) | 1994-06-17 | 1999-02-24 | Operational amplifier having stable operations for a wide range of source voltage, and current detector circuit employing a small number of elements |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13542694A JP3385100B2 (ja) | 1994-06-17 | 1994-06-17 | 演算増幅器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH088654A JPH088654A (ja) | 1996-01-12 |
JP3385100B2 true JP3385100B2 (ja) | 2003-03-10 |
Family
ID=15151457
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13542694A Expired - Lifetime JP3385100B2 (ja) | 1994-06-17 | 1994-06-17 | 演算増幅器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3385100B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100537053B1 (ko) | 1998-12-25 | 2005-12-16 | 후지쯔 가부시끼가이샤 | 푸쉬풀형 증폭 회로 |
JP4672883B2 (ja) * | 2000-02-29 | 2011-04-20 | セイコーインスツル株式会社 | 半導体装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2543872B2 (ja) * | 1986-08-13 | 1996-10-16 | 株式会社東芝 | 増幅回路 |
JP2542375B2 (ja) * | 1987-02-24 | 1996-10-09 | 旭化成マイクロシステム株式会社 | 演算増幅器 |
JP2594585B2 (ja) * | 1987-11-25 | 1997-03-26 | 富士通株式会社 | 演算増幅回路 |
JPH01318414A (ja) * | 1988-06-20 | 1989-12-22 | Hitachi Ltd | レベルシフト回路 |
JPH04185005A (ja) * | 1990-11-20 | 1992-07-01 | Toshiba Corp | 増幅回路 |
JPH05129844A (ja) * | 1991-11-01 | 1993-05-25 | Citizen Watch Co Ltd | Cmos演算増幅器 |
JP2503926B2 (ja) * | 1993-12-13 | 1996-06-05 | 日本電気株式会社 | 増幅回路 |
-
1994
- 1994-06-17 JP JP13542694A patent/JP3385100B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH088654A (ja) | 1996-01-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0688097B1 (en) | Operational amplifiers and current detector circuits | |
JP3920236B2 (ja) | 差動増幅器 | |
US7915948B2 (en) | Current mirror circuit | |
US7348848B2 (en) | Buffer amplifier for source driver | |
US6437645B1 (en) | Slew rate boost circuitry and method | |
JP3575453B2 (ja) | 基準電圧発生回路 | |
US7821297B2 (en) | Low power output driver | |
US7391262B2 (en) | Circuit and method for driving bulk capacitance of amplifier input transistors | |
US8040165B2 (en) | Semiconductor integrated circuit | |
US20020190793A1 (en) | Operational transconductance amplifier for an output buffer | |
US6731169B2 (en) | Differential amplifier circuit | |
US7330056B1 (en) | Low power CMOS LVDS driver | |
JP3482159B2 (ja) | 電源装置、及びこれを用いた液晶表示装置 | |
US7242222B2 (en) | Output circuit with reduced gate voltage swings | |
JP3385100B2 (ja) | 演算増幅器 | |
US5710516A (en) | Input logic signal buffer circuits | |
US6404221B1 (en) | Threshold invariant voltage detecting device | |
US7532071B2 (en) | Operational amplifier circuit | |
JPH0677804A (ja) | 出力回路 | |
JP3855810B2 (ja) | 差動増幅回路 | |
JP2004128162A (ja) | 半導体装置 | |
JP2002314399A (ja) | 半導体集積回路 | |
JP3403638B2 (ja) | バッファ装置 | |
US6353363B1 (en) | Low voltage rail-to-rail CMOS output stage | |
JP4211369B2 (ja) | Agc回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20021119 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071227 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081227 Year of fee payment: 6 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081227 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091227 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091227 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101227 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111227 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111227 Year of fee payment: 9 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111227 Year of fee payment: 9 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111227 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121227 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121227 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131227 Year of fee payment: 11 |
|
EXPY | Cancellation because of completion of term |