JPH01318414A

JPH01318414A - レベルシフト回路

Info

Publication number: JPH01318414A
Application number: JP63150321A
Authority: JP
Inventors: Hironori Hanabusa; 花房　宏典; Isao Akitake; 秋武　勇夫; Akira Kanehira; 晃兼平
Original assignee: Hitachi Ltd; Hitachi Video Engineering Co Ltd
Current assignee: Hitachi Image Information Systems Inc; Hitachi Ltd
Priority date: 1988-06-20
Filing date: 1988-06-20
Publication date: 1989-12-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕、１２　。

本発明は、演算増幅器回路を構成するレベルシフト回路
に係り特にＩＣ化に好適なレベル・シフト回路に関する
。

〔従来の技術〕

第５図に、アイ・イー・イー・イー　ジャーナル　オブ
　ソリッド　ステート　サーキッツ、ニス　シー１７．
ナンバー６　（１９８２年１２月）第９７８頁（ＩＥＥ
Ｅ　　ＪＯＵＲＮＡＬ　　０ＦＳＯＬＩＤ−８ＴＡＴＥ
　　ＣＩＲＣＵＩＴＳ。

ＶＯＬ、５Ｃ−１７，Ｎ０１６．ＤＥＣＥＭＢＥＲ１９
８２Ｐ９．７８）において論じられている、本発明の従
来例の構成図を示す。

同図において１はバイアス回路、２は初段増幅器、３は
レベルシフト回路、４は終段増幅器、ＭＩＮは負入力端
子、ＰＩＮは正入力端子、ＯＵＴは出力端子、ｖＤＤは
正電源供給端子、ｖＳＳは負電源供給端子、ＩＢ５はバ
イアス電流源である。さらにＭＢ５及びＭ６１〜Ｍ６９
はＭＯＳ（Ｍｅｔａｌ　　０ｘｉｄｅ　　Ｓｅｍ１ｃｏ
ｎｄｕｃｔｏｒ）　トランジスタである。

以下、同図を用い従来例の動作を説明する。

バイアス回路１は、バイアス電流源ＩＢ５で発生した電
流源をトランジスタＭＢ５に供給し、ゲ−１−か接続さ
れたトランジスタＭ６５及びＭ６７に所定のドレイン電
流を発生させる。

一方、初段増幅器２は、トランジスタＭ６１〜Ｍ６５よ
り或る差動増幅器で構成されており、正入力端子ＰＩＮ
及び負入力端子Ｍ工Ｎに入力された信号を増幅し、それ
ぞれ入力信号に対して逆相。

正相で出力し、トランジスタＭ６６、ＭＢ２のゲー１〜
に供給する。レベルシフト回路３は、トランジスタＭ６
６、Ｍ６７より或るソースフォロア回路で構成されてお
り、１−ランジスタＭ６６に供給された初段増幅器２の
出力信号を直流電圧成分を下げた（レベルシフトした）
信号を出力、Ｍ６９のゲー１〜に供給する。終段増幅部
４は、トランジスタＭ６８．Ｍ６９より或るプッシュプ
ル型増幅回路で構成され、トランジスタＭ６９にレベル
シフト回路３によって直流電圧成分を下げられた初段増
幅部２の出力信号と同相な信号が供給され、トランジス
タＭ６８に初段増幅部２の出力信号が供給されることに
よりＡＢ級増幅動作を行い、初段増幅部２の出力信号と
逆相な増幅信号を出方端子ＯＵＴに出力する。

ここで無信号時、すなわち正入力端子ＰＩＮ及び負入力
端子ＭＩＮに入力される信号を零にした場合の動作につ
いて説明する。なお、説明の簡略化のため、トランジス
タＭ６６以外のトランジスタＭＢ５．Ｍ６１〜Ｍ６５お
よびＭ、６７〜Ｍ６９のゲート巾及びゲート長は全て等
しい物とする。

トランジスタＭＢ５とＭ２６、Ｍ６７はぞれそれカレン
トミラー回路となっており、すなわちバイアス電流ＩＢ
５がトランジスタＭＢ５に供給されることによりトラン
ジスタＭ６５．Ｍ６７のドレインにはバイアス電流ＩＢ
５と等しい電流がそれぞれ流れる。

この結果、まず初段増幅部２のトランジスタＭ６１．Ｍ
６３にはＩ　Ｂ　５／２のドレイン電流が、トランジス
タＭ６２．Ｍ６４にもＩ　Ｂ　５／２のドレイン電流が
流れる。またこれにより、初段増幅・１５　・部２の出力すなわちトランジスタＭ６４のドレインの電
位は、１−ランジスタＭ６３のゲート及びドレインの電
位と一致する。この結果、トランジスタＭ６８とトラン
ジスタＭ６３のゲート・ソース間電圧はそれぞれ一致し
、トランジスタＭ６８にもＩ　Ｅ　５　／　２の電流が
流わる。ここで、終段増幅部４か良好な動作を行うため
にはトランジスタＭ６９のドレイン電流をトランジスタ
Ｍ６８のドレイン電流と−Ｍさせることが望ましい。こ
のため、１−ランジスタＭ６６のゲー１〜・ソース間電
圧をトランジスタＭ６６のゲート巾又はゲート長を選択
し、トランジスタＭ６９のゲート電位をドレイン電流か
Ｉ　Ｂ　５／２になるよう設定している。

以上の結果、終段増幅部４にはＩ　Ｂ　５／２の静止電
流が流れ、圧入カ端子ＰＩＮ、負入カ端子ＭＩＮに信号
が入力された場合はＡＢ級増幅動作を行う。

ここで、素子バラつきが発生し、トランジスタＭＢ５．
Ｍ６１〜Ｍ６９のしきい値電圧（ｖｔｈ）が標準値に対
し変化した場合の動作について説明する。

無信号時の場合を考える。トランジスタＭ６５゜Ｍ６７
のドレイン電流はしきい値電圧のバラつきに依存せずＩ
　Ｂ　５／２の電流が流れることは明白である。この結
果、トランジスタＭ６８のドレイン電流は前記説明の動
作と同様にＩ　Ｂ　５／２の電流が流れる。一方トラン
ジスタＭ、６９の１−レイン電流は、トランジスタＭ６
６のゲート・ソース間電圧により決定されていることは
既に述べた。このため、トランジスタＭ６６のしきい値
電圧バラつきの影響を受け、トランジスタＭ６９のドレ
イン電流はＩ　Ｂ　５／２がら変化してしまい、トラン
ジスタＭ６８とトランジスタＭ６９のドレイン電流が一
致しない。

〔発明が解決しようとする課題〕

上記従来技術は、素子バラつきの点について十分な配慮
がされておらず、素子バラつきに対して無信号時の終段
増幅部の電流値が不安定であり、演算増幅器の特性がバ
ラつくという問題があった。

本発明の目的は、素子バラつきに対して安定な特性を有
する演算増幅器におけるレベルシフト回路を提供するこ
とである。

〔課題を解決するための手段〕

上記目的は、演算増幅器のレベルシフト回路を、入力信
号電圧を電流信号に変換する電流変換手段と該電流信号
を所定電流から減算し、この結果の電流を出力する電流
減算手段と、該減算結果の電流信号を所定の電位との間
の電圧信号に変換し出力する電圧変換手段とを用いて構
成することにより達成される。

〔作用〕

電流変換手段は、初段増幅部の出力電圧を入力され、該
出力電圧を電流信号に変換し出力する。

電流減算手段は、所定電流から該電流信号を減算し、こ
の結果の電流信号を出力する。

電圧変換手段は、該電流減算手段の出力電流信号を入力
され該電流信号を所定の電流との間の電圧信号に変換し
出力する。

すなわち上記手段により、入力電圧信号は、該電圧変換
手段が基準とする所定電圧に直流電圧レベルがレベルシ
フトされるよう動作するので誤動作することがない。

〔実施例〕

第１図に本発明の一実施例の回路図を示す。同図におい
て１はバイアス回路、２は初段増幅部、３はレベルシフ
ト回路、４は終段増幅部である。

さらにＭＩＮは負入力端、ＰＩＮは正入力端子。

ＯＵＴは出力端子、ＶＤＤは正電源供給端子。

ｖＳＳは負電源供給端子、ＩＢはバイアス電流源である
。またＭＢ及びＭ１〜Ｍ１２はＭＯＳ（Ｍｅｔａｌ　　
０ｘｉｄｅ　　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）　トラン
ジスタ（以下トランジスタと略す）である。以下、同図
を用い本実施例において終段増幅部４のトランジスタＭ
ｌｌ、Ｍ１２に流れるドレイン電流が素子バラつきに対
して変化しないよう動作することを説明する。

なお本実施例では説明を簡略化するため、トランジスタ
ＭＢ及びＭ１〜Ｍ１２のゲート巾及びゲート長は全て等
しいものとする。

トランジスタＭＢとＭ５．ＭＢはそれぞれカレ、１９　
。

ントミラー回路を構成しており、すなわちバイアス電流
ＩＢがトランジスタＭＢに供給されることによりトラン
ジスタＭ５．Ｍ８のドレインにはバイアス電流ＩＢと等
しい電流がそれぞれ流れる。

ここで今、無信号入力状態すなわち負入力端子ＭＩＮ、
及び正入力端子ＰＩＮに入力される信号を零にした場合
について考える。

この場合、初段増幅部２のトランジスタＭｌ。

Ｍ２にはＩＢ／２のドレイン電流が、トランジスタＭ３
．Ｍ４にもＩＢ／２のドレイン電流が流れる。またこれ
により、初段増幅部２の出力すなわちトランジスタＭ４
のドレインの電位は、トランジスタＭ３のゲート及びド
レインの電位と一致する。この結果、トランジスタＭ６
．Ｍｌ　１．Ｍ３のゲーＩ・・ソース間電圧はそれぞれ
一致することになりすなわちトランジスタＭ６．Ｍｌｌ
にもそれぞれＩＢ／２の電流が流れる。さらにトランジ
スタＭ７のドレイン電流は、トランジスタＭ８のドレイ
ン電流からトランジスタＭ６のドレイン電流を減算した
電流が流れ、すなわちトランジスタ・　２０・Ｍ７のドレイン電流はＩＢ／２となる。ここで、トラン
ジスタＭ７．Ｍ９及びトランジスタＭ１０゜Ｍ１２は良
く知られるようにそれぞれカレン１−・ミラー回路を構
成しており、すなわちトランジスタＭ７のドレイン電流
はＩＢ／２であるので、トランジスタＭ１２にもＩＢ／
２のドレイン電流が流れトランジスタＭｌｌのドレイン
電流とトランジスタＭ１２のドレイン電流は等しくなる
。

また以上の説明から明らかなようにトランジスタＭ１２
のドレイン電流とバイアス電流源ＩＢの電流との比は各
トランジスタのゲート・ソース間電圧にはなんら依頼し
ない。

すなわち本実施例によれば素子バラつきに対して各トラ
ンジスタに流れるドレイン電流を安定化することが可能
で、演算増幅器の特性を安定化するという効果がある。

なお、信号を負入力端子ＭＩＮおよび正入力端子ＰＩＮ
に入力した場合の初段増幅部２．レベルシフト回路３．
終段増幅部４の動作は第５図に示した従来例と同様であ
り、誤動作しないことば明白である。

又、以上トランジスタＭＢ、Ｍｌ〜Ｍ１２のゲート巾及
びゲート長を等しい物として動作説明したが、ゲー＋−
１１ｒヶ−１へ長が等しくなくても良いことは明白であ
る。

又、バイアス回路１および初段増幅部２．終段増幅部４
は第１図に示した回路である必要はなく同様な動作を目
的とする回路であればよいことは明白である。

次に、第２図に本発明の他の実施例の回路図を示す。同
図において、第］−図におけるのと同様な意味を持つ端
子および回路には同一な符号を記入している。また、第
２図において、ＩＢ２はバイアス電流源、ＭＢ　１．Ｍ
Ｂ２およびＭ２１〜Ｍ３２はトランジスタである。

以下同図を用い、本実施例が第１図に示した実施例と同
様な効果を有することを説明する。

なお、以下の説明は無信号入力状態であり、トランジス
タＭＢ１．．ＭＢ２およびＭ２１〜Ｍ３２のケー１へ巾
、グー１−長は全て等しい物とする。

トランジスタＭＢＩとＭ２６およびトランジスタＭＢ２
とＭ、３０は、それぞれカレントミラー回路を構成して
いる。すなわち、バイアス電流ＩＢ２がトランジスタＭ
ＢＩ、ＭＢ２のドレインに流れるとトランジスタＭ２５
およびトランジスタＭ３０のドレインにもＩＢ２の電流
が流れる。さらに無信号入力状態であるのでトランジス
タＭ２４にはＩ　Ｂ　２／２の電流が流れ、このトラン
ジスタとゲートを接続されたトランジスタＭ２３にもＩ
　Ｂ　２／２の電流が流れ、トランジスタＭ２３のゲー
１〜およびドレインの電位とトランジスタＭ２４のドレ
インの電位が一致する。この結果、トランジスタＭ２７
およびＭ３２のドレインにもＩ　Ｂ　２／２の電流が流
れる。トランジスタＭ２６とＭ２６はカレントミラーを
構成しており、トランジスタＭ２７にＩＢ２／２の電流
が流れるとトランジスタＭ２８にもＩ　Ｂ　２／２の電
流が流れる。ここでトランジスタＭ３０にはＩＢ２．　
トランジスタＭ２８にはＩ　Ｂ　２／２の電流が流れる
のでトランジスタＭ２９にはこれを減算した電流Ｉ　Ｂ
　２／２の電流が流れる。また、トランジスタＭ２９と
Ｍ３］はカレントミラーを構成しており、以上の結果１
〜ランシスタＭ３１の１〜レインにもトランジスタＭ３
２のドレイン電流と等しいＩＢ２／２の電流か流れる。

また以上の説明から明らかなようにトランジスタＭ３１
のドレイン電流とバイアス電流源ＩＢ２の電流との比は
各トランジスタのゲート・ソース間電圧にはなんら依存
しない。

すなわち本実施例においても第１図に示した実施例と同
様に素子ハラつきに対して演算増幅器の特性を安定化す
るという効果がある。

なお、本実施例においても有信号時の動作は従来例から
容易に類推され誤動作しないことは明白である。

又、トランジスタＭＢＩ、ＭＢ２．Ｍ２１〜Ｍ３２のケ
ート巾及びゲート長を等しい物として動作説明したが、
これらが等しくなくても良いことは明白である。

又、バイアス回路１および初段増幅部２．終段・２４　
・増幅部４は第１図に示した回路である必要はなく、同様
な動作を目的とする回路であればよいことは明白である
。さらに、第３図に本発明の他の実施例の回路図を示す
。同図において、第１図におけるのと同様な意味を持つ
端子および回路には同一な符号を記入している。また、
第３図においてＩＢ３はバイアス電流源、ＱＢおよびＱ
１〜Ｑ１２はバイポーラ・トランジスタ（以下、トラン
ジスタと略す。）第３図に示す実施例の動作は第１図に示した実施例の動
作から容易に類推できるので省略する。

すなわち本実施例においても同様の効果が得られること
は明白である。

なお本実施例においても、トランジスタＱＢ。

Ｑ１〜Ｑ１２のエミッタ側に抵抗を挿入するなど、第３
図に示した回路である必要はなく、同様な動作を目的と
する回路であればよいことは明白である。さらに、第４
図に本発明の他の実施例の回路を示す。同図において、
第１図におけるのと同様な意味を持つ端子および回路に
は同一な符号を記大している。また、第４図においてＩ
Ｂ４はバイアス電流源、ＭＢ４およびＭ４１〜Ｍ５４は
ＭＯＳ　　（Ｍｅｔａｌ　　０ｘｉｄｅ　　Ｓｅｍ１ｃ
ｏｎｄｕｃｔｏｒ）　　トランジスタ（以下、トランジ
スタと略す。）である。

本実施例において、トランジスタＭ５３．Ｍ５４はトラ
ンジスタＭ４７のドレイン電圧とトランジスタＭ４９の
ドレイン電圧が等しくなるように動作し、１〜ランジス
タＭ４７とＭ４９から或るカレントミラー回路の電流比
精度の向上を行う物である。

よって本実施例の動作は第１図に示した実施例の動作か
ら容易に類推できるので省略する。すなわち本実施例に
おいても同様の効果が得られることは明白である。

〔発明の効果〕

本発明によれば、素子バラつきに対して演算増幅器の各
トランジスタに流れる電流を安定化することが可能であ
り、すなわち、素子バラつきに対して演算増幅器の特性
を安定化するという効果がある。

、２７゜

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図、第３
図、第４図はそれぞれ本発明の他の実施例を示す回路図
、第５図は本発明の従来例の回路図、である。１・・・バイアス回路、　　　２・・・初段増幅部、３
・・・レベルシフト回路、４・・・終段増幅部。

Claims

【特許請求の範囲】１、演算増幅器を構成するレベルシフト回路において、入力端子と第１の電源（ＶＤＤ）との間の信号電圧を信
号電流に変換する手段（Ｍ６）と、電流源（Ｍ８）から
の所定の電流値より前記信号電流（或いは該信号電流を
或る規則に従い変化させた電流）を減算した残りの電流
を供給され、これ（或いは、これを或る規則に従い変化
させた電流）を第２の電流（ＶＳＳ）との間の信号電圧
に変換して出力端子に出力する手段（Ｍ７、Ｍ９、Ｍ１
０）と、を具備したことを特徴とするレベルシフト回路
。２、請求項１に記載のレベルシフト回路において、前記
各手段がＭＯＳ集積回路において構成されていることを
特徴とするレベルシフト回路。３、演算増幅器を構成するレベルシフト回路において、
ゲート電極が入力端子に接続されソース電極が第１の電
源（ＶＤＤ）に接続された第１のＭＯＳトランジスタ（
Ｍ６）と、ソース電極が第１の電源に接続され、ドレイ
ン電極とゲート電極とが共に前記第１のＭＯＳトランジ
スタのドレイン電極に接続された第２のＭＯＳトランジ
スタ（Ｍ７）と、前記第１のＭＯＳトランジスタ（Ｍ６）のドレイン電極
と前記第２のＭＯＳトランジスタ（Ｍ７）のドレイン電
極との接続点に接続され、所定値の電流を供給する定電
流手段（Ｍ８）と、ゲート電極が前記第２のＭＯＳトラ
ンジスタ（Ｍ７）のゲート電極に接続されソース電極が
第１の電源に接続された第３のＭＯＳトランジスタ（Ｍ
９）と、ソース電極が第２の電源（ＶＳＳ）に接続されドレイン
電極とゲート電極とが共に前記第３のＭＯＳトランジス
タ（Ｍ９）のドレイン電極に接続された第４のＭＯＳト
ランジスタ（Ｍ１０）とを具備し、前記第４のＭＯＳト
ランジスタのゲート電極と出力端子が接続されたこと特
徴とするレベルシフト回路。４、請求項３に記載のレベルシフト回路において、第１
、第２、第３のＭＯＳトランジスタのそれぞれのソース
電極と第１の電源との間と、第４のＭＯＳトランジスタのソース電極と第２の電源と
の間と、第１のＭＯＳトランジスタ（Ｍ６）のドレイン電極と第
１の共通接点（Ｍ６とＭ７とＭ８の共通接続点）との間
と、第２のＭＯＳトランジスタ（Ｍ７）のドレイン電極と第
１の共通接点との間と、第２のＭＯＳトランジスタ（Ｍ７）のゲート電極と第１
の共通接点との間と、第１の共通接点と定電流手段（Ｍ８）との間と、第３のＭＯＳトランジスタ（Ｍ９）のドレイン電極と第
２の共通接点（Ｍ９とＭ１０の共通接続点）との間と、第４のＭＯＳトランジスタ（Ｍ１０）のドレイン電極と
第２の共通接点との間と、第４のＭＯＳトランジスタ（Ｍ１０）のゲート電極と第
２の共通接点との間に、それぞれ零あるいは任意の値のインピーダンス手段を接
続したことを特徴とするレベルシフト回路。５、請求項４に記載のレベルシフト回路において、前記
第１、第２、第３、第４のＭＯＳトランジスタの少なく
とも１つ以上をバイポーラトランジスタに置換したこと
を特徴とするレベルシフト回路。６、演算増幅器を構成するレベルシフト回路において、
ゲート電極が入力端子に接続されソース電極が第１の電
源（ＶＳＳ）に接続された第５のＭＯＳトランジスタ（
Ｍ２７）と、ソース電極が第２の電源（ＶＤＤ）に接続されドレイン
電極とゲート電極とが共に前記第５のＭＯＳトランジス
タ（Ｍ２７）のドレイン電極に接続された第６のＭＯＳ
トランジスタ（Ｍ２６）と、ソース電極が第２の電源に接続されゲート電極が前記第
６のＭＯＳトランジスタ（Ｍ２６）のゲート電極と接続
された第７のＭＯＳトランジスタ（Ｍ２８）と、ソース電極が第２の電源に接続されゲート電極とドレイ
ン電極とが共に前記第７のＭＯＳトランジスタ（Ｍ２８
）のドレイン電極とに接続された第８のＭＯＳトランジ
スタ（Ｍ２９）と、前記第７のＭＯＳトランジスタ（Ｍ
２８）のドレイン電極と前記第８のＭＯＳトランジスタ
（Ｍ２９）のドレイン電極との接続点に接続され所定値
の電流を供給する定電流手段（Ｍ３０）とを具備し、前記第８のトランジスタ（Ｍ２９）のゲート電極と出力
端子が接続されたことを特徴とするレベルシフト回路。７、請求項６に記載のレベルシフト回路において、第６
、第７、第８のＭＯＳトランジスタのそれぞれのソース
電極と第２の電源との間と、第５のＭＯＳトランジスタ
のソース電極と第１の電源との間と、第５のＭＯＳトランジスタ（Ｍ２７）のドレイン電極と
第３の共通接点（Ｍ２７とＭ２６の共通接点）との間と
、第６のＭＯＳトランジスタ（Ｍ２６）のドレイン電極と
第３の共通接点との間と、第６のＭＯＳトランジスタ（Ｍ２６）のゲート電極と第
３の共通接点との間と、第７のＭＯＳトランジスタ（Ｍ２８）のドレイン電極と
第４の共通接点（Ｍ２８とＭ２９とＭ３０の共通接点）
との間と、第８のＭＯＳトランジスタ（Ｍ２９）のドレイン電極と
第４の共通接点との間と、第８のＭＯＳトランジスタ（Ｍ２９）のゲート電極と第
４の共通接点との間と、第４の共通接点と定電流手段（Ｍ３０）との間に、それ
ぞれ零あるいは任意の値のインピーダンス手段を接続し
たことを特徴とするレベルシフト回路。８、請求項７に記載のレベルシフト回路において、前記
第５、第６、第７、第８のＭＯＳトランジスタの少なく
とも１以上をバイポーラトランジスタに置換したことを
特徴とするレベルシフト回路。９、演算増幅器を構成するレベルシフト回路において、
ゲート電極が入力端子に接続されソース電極が第１の電
源（ＶＤＤ）に接続された第９のＭＯＳトランジスタ（
Ｍ６）と、ドレイン電極とゲート電極とが共に前記第９
のＭＯＳトランジスタ（Ｍ６）のドレイン電極に接続さ
れソース電極が第１の電源に接続された第１０のＭＯＳ
トランジスタ（Ｍ７）と、前記第９のＭＯＳトランジス
タ（Ｍ６）のドレイン電極と前記第１０のＭＯＳトラン
ジスタ（Ｍ７）のドレイン電極との接続点に接続され所
定値の電流を供給する定電流手段（Ｍ８）と、前記第１
０のＭＯＳトランジスタ（Ｍ７）のドレイン電流かある
いは該ドレイン電流を任意の規則に従い変化させた信号
電流を、第２の電源（ＶＳＳ）との間の信号電圧に変換
し出力端子に出力する手段（Ｍ７、Ｍ９、Ｍ１０）とを
具備したことを特徴とするレベルシフト回路。１０、演算増幅器を構成するレベルシフト回路において
、入力端子と第１の電源（ＶＳＳ）との間の信号電圧を
信号電流に変換する手段（Ｍ２７）と、ソース電極が第１の電源あるいは第２の電源に接続され
た第１１のＭＯＳトランジスタ（Ｍ２８）と、前記第１１のＭＯＳトランジスタ（Ｍ２８）のドレイン
電流が該信号電流と等しくなるかあるいは該信号を任意
の規則に従い変化させた電流と等しくなるよう該第１１
のＭＯＳトランジスタ（Ｍ２８）のゲート電圧を制御す
る手段（Ｍ２６）と、ソース電極が第１の電源あるいは第２の電源に接続され
ドレイン電極とゲート電極とが共に前記第１１のＭＯＳ
トランジスタ（Ｍ２８）のドレイン電極に接続された第
１２のＭＯＳトランジスタ（Ｍ２９）と、前記第１１のＭＯＳトランジスタ（Ｍ２８）のドレイン
電極と前記第１２のＭＯＳトランジスタ（Ｍ２９）のド
レイン電極との接続点に接続され所定値の電流を供給す
る定電流手段（Ｍ３０）とを具備し、前記第１２のＭＯＳトランジスタ（Ｍ２９）のゲート電
極と出方端子が接続されたことを特徴とするレベルシフ
ト回路。１１、演算増幅器を構成するレベルシフト回路において
、入力端子と第１の電源（ＶＳＳ）との間の信号電圧を
信号電流に変換する手段（Ｍ２７）と、ソース電極が第１の電源あるいは第２の電源に接続され
た第１３のＭＯＳトランジスタ（Ｍ２８）と、前記第１３のＭＯＳトランジスタ（Ｍ２８）のドレイン
電流が該信号電流と等しくなるかあるいは該信号電流を
任意の規則に従い変化させた電流と等しくなるよう該第
１３のＭＯＳトランジスタ（Ｍ２８）のゲート電圧を制
御する手段（Ｍ２６）と、ソース電極が第１の電源あるいは第２の電源に接続され
ドレイン電極とゲート電極とが共に前記第１３のＭＯＳ
トランジスタ（Ｍ２８）のドレイン電極に接続された第
１４のＭＯＳトランジスタ（Ｍ２９）と、前記第１３のＭＯＳトランジスタ（Ｍ２８）のドレイン
電極と前記第１４のＭＯＳトランジスタ（Ｍ２９）のド
レイン電極との接続点に接続され所定値の電流を供給す
る定電流手段（Ｍ３０）と、前記第１４のＭＯＳトランジスタ（Ｍ２９）のドレイン
電流かあるいは該ドレイン電流を任意の規則に従い変化
させた信号電流を第２の電源（ＶＤＤ）との間の信号電
圧に変換し出力端子に出力する手段（Ｍ２９）とを具備
したことを特徴とするレベルシフト回路。１２、請求項９に記載のレベルシフト回路において、前
記第９、第１０のＭＯＳトランジスタのそれぞれのソー
ス電極と第１の電極との間と、第９のＭＯＳトランジス
タ（Ｍ６）のドレイン電極と第５の共通接点（Ｍ６、Ｍ
７、Ｍ８の共通接点）との間と、第１０のＭＯＳトランジスタ（Ｍ７）のドレイン電極と
第５の共通接点との間と、第１０のＭＯＳトランジスタ（Ｍ７）のゲート電極と第
５の共通接点との間と、第５の共通接点と定電流手段（Ｍ８）との間にそれぞれ
零あるいは任意の値のインピーダンス手段を接続したこ
とを特徴とするレベルシフト回路。１３、請求項１２に記載のレベルシフト回路において、前記第９、第１０のＭＯＳトランジスタの少なくとも１
つ以上をバイポーラトランジスタに置換したことを特徴
とするレベルシフト回路。１４、請求項１０に記載のレベルシフト回路において、前記第１１、第１２のＭＯＳトランジスタのそれぞれの
ソース電極と第１の電源あるいは第２の電源との間と、第１１のＭＯＳトランジスタ（Ｍ２８）のドレイン電極
と第６の共通接点（Ｍ２８、Ｍ２９、Ｍ３０の共通接点
）との間と、第１２のＭＯＳトランジスタ（Ｍ２９）のドレイン電極
と第６の共通接点との間と、第１２のＭＯＳトランジスタのゲート電極と第６の共通
接点との間と、第６の共通接点と定電流手段（Ｍ３０）との間にそれぞ
れ零あるいは任意の値のインピーダンス手段を接続した
ことを特徴とするレベルシフト回路。１５、請求項第１４に記載のレベルシフト回路において
、前記第１１、第１２のＭＯＳトランジスタの少なくとも
１つ以上をバイポーラトランジスタに置換したことを特
徴とするレベルシフト回路。１６、請求項１１に記載のレベルシフト回路において、前記第１３、第１４のＭＯＳトランジスタのそれぞれの
ソース電極と第１の電源あるいは第２の電源との間と、第１３のＭＯＳトランジスタ（Ｍ２８）のドレイン電極
と第７の共通接点（Ｍ２８、Ｍ２９、Ｍ３０の共通接点
）との間と、第１４のＭＯＳトランジスタ（Ｍ２９）の
ドレイン電極と第７の共通接点との間と、第１４のＭＯＳトランジスタ（Ｍ２９）のゲート電極と
第７の共通接点との間と、第７の共通接点と定電流手段（Ｍ３０）との間にそれぞ
れ零あるいは任意の値のインピーダンス手段を接続した
ことを特徴とするレベルシフト回路。１７、請求項１６に記載のレベルシフト回路において、前記第１３、第１４のＭＯＳトランジスタの少なくとも
１つ以上をバイポーラトランジスタに置換したことを特
徴とするレベルシフト回路。