CN115664389B - 时钟信号占空比自适应调整电路和调整方法 - Google Patents

Abstract

本发明提供一种时钟信号占空比自适应调整电路和调整方法，其中电路包括：由多个PMOS晶体管和NMOS晶体管组成的上拉下拉网络，用于对输入的时钟信号进行占空比调整；上升时间检测器，用于检测调整后的时钟信号的上升时间；下降时间检测器，用于检测调整后的时钟信号的下降时间；第一比较器，用于对比上升时间和下降时间；驱动控制模块，用于在上升时间和下降时间不相等时，根据上升时间和下降时间生成各个PMOS晶体管和NMOS晶体管对应的驱动控制信号，并控制相应晶体管的开闭状态。本发明调整方向明确，能够实现高效的占空比调整，并且上述调整方式可以拉平时钟信号的上升时间和下降时间，可适用于双沿工作的电路中。

Description

时钟信号占空比自适应调整电路和调整方法

技术领域

本发明涉及信号处理技术领域，尤其涉及一种时钟信号占空比自适应调整电路和调整方法。

背景技术

时钟信号在传输过程中，其上升时间和下降时间会受信号通道特性的影响产生偏差，导致接收端的时钟信号占空比发生变化，使得接收端的时钟信号占空比不再是50%。其中，上升时间和下降时间的偏差对接收端时钟信号的占空比的影响如图1所示。传统的自适应时钟占空比调节电路通常是将时钟信号通过一个RC网络（Resistance-CapacitanceCircuits，相移电路），和电源电压的一半作比较，从而判断出占空比是否发生变化，进而调整PMOS管和NMOS管的打开数量来调整时钟信号的占空比。

然而，该方法只能判断占空比大小，无法判断占空比的偏移是由上升时间过慢导致还是下降时间过慢导致，需要多次调整才可以明确调整方向，以至于调整占空比的速度不够快，调整效率欠佳。此外，该方法调整后的时钟信号不能保证上升时间和下降时间一致，不能用于双沿操作（如双倍速率同步动态随机存储器），适用范围十分有限。

发明内容

本发明提供一种时钟信号占空比自适应调整电路和调整方法，用以解决现有技术中调整效率欠佳且不能用于双沿操作的场景的缺陷。

本发明提供一种时钟信号占空比自适应调整电路，包括：

由多个PMOS晶体管和NMOS晶体管组成的上拉下拉网络，用于对输入的时钟信号进行占空比调整；

上升时间检测器，用于检测调整后的时钟信号的上升时间；

下降时间检测器，用于检测调整后的时钟信号的下降时间；

第一比较器，用于对比所述上升时间和所述下降时间；

驱动控制模块，用于在所述上升时间和所述下降时间不相等时，根据所述上升时间和所述下降时间生成各个PMOS晶体管和NMOS晶体管对应的驱动控制信号，并控制相应晶体管的开闭状态；

所述上拉下拉网络的输出端与所述上升时间检测器和所述下降时间检测器的输入端相连，所述上升时间检测器和所述下降时间检测器的输出端与所述第一比较器的两个输入端相连，所述第一比较器的输出端与所述驱动控制模块的输入端相连，所述驱动控制模块的输出端与各PMOS晶体管和各NMOS晶体管的栅极相连。

根据本发明提供的一种时钟信号占空比自适应调整电路，所述上升时间检测器包括：上升时间检测电路和第一积分电路；

其中，所述上升时间检测电路包括：第一延迟电路、第二比较器、第三比较器、第一异或门，和第一与门；

所述上拉下拉网络的输出端与所述第一延迟电路的输入端以及所述第一与门的一个输入端相连；所述第一延迟电路的输出端与所述第二比较器和所述第三比较器的同相输入端相连，所述第二比较器的反相输入端与提供第一参考电压的电源相连，所述第三比较器的反相输入端与提供第二参考电压的电源相连，所述第一参考电压大于所述第二参考电压；所述第二比较器和所述第三比较器的输出端与所述第一异或门的两个输入端相连，所述第一异或门的输出端与所述第一与门的另一输入端相连；所述第一与门的输出端与所述第一积分电路的输入端相连。

根据本发明提供的一种时钟信号占空比自适应调整电路，所述下降时间检测电路包括：下降时间检测电路和第二积分电路；

其中，所述下降时间检测电路包括：第二延迟电路、第四比较器、第五比较器、第二异或门，和第二与门；

所述上拉下拉网络的输出端与所述第二延迟电路的输入端相连，并通过非门与所述第二与门的一个输入端相连；所述第二延迟电路的输出端与所述第四比较器和所述第五比较器的同相输入端相连，所述第四比较器的反相输入端与提供第一参考电压的电源相连，所述第五比较器的反相输入端与提供第二参考电压的电源相连，所述第一参考电压大于所述第二参考电压；所述第四比较器和所述第五比较器的输出端与所述第二异或门的两个输入端相连，所述第二异或门的输出端与所述第二与门的另一输入端相连；所述第二与门的输出端与所述第二积分电路的输入端相连。

根据本发明提供的一种时钟信号占空比自适应调整电路，在初始状态下，所述上拉下拉网络中处于打开状态的PMOS晶体管和NMOS晶体管的数量均为2/n，其中n为所述上拉下拉网络中PMOS晶体管的总量，PMOS晶体管的总量与NMOS晶体管的总量相同；

所述驱动控制模块包括第一控制模块和第二控制模块；其中，首次占空比调整后，若调整后的时钟信号的上升时间大于下降时间，则所述第一控制模块被激活，若调整后的时钟信号的上升时间小于下降时间，则所述第二控制模块被激活；

其中，所述第一控制模块用于首次占空比调整后，生成驱动控制信号并基于所述驱动控制信号控制所有NMOS晶体管关闭；在第二次占空比调整后，若调整后的时钟信号的上升时间小于下降时间，则生成驱动控制信号以控制NMOS晶体管的开闭状态，若调整后的时钟信号的上升时间大于下降时间，则生成驱动控制信号以控制PMOS晶体管的开闭状态；

所述第二控制模块用于首次占空比调整后，生成驱动控制信号并基于所述驱动控制信号控制所有NMOS晶体管打开；在第二次占空比调整后，若调整后的时钟信号的上升时间大于下降时间，则生成驱动控制信号以控制NMOS晶体管的开闭状态，若调整后的时钟信号的上升时间小于下降时间，则生成驱动控制信号以控制PMOS晶体管的开闭状态。

根据本发明提供的一种时钟信号占空比自适应调整电路，所述第一控制模块在第二次占空比调整后，具体用于：

在第二次占空比调整后，若调整后的时钟信号的上升时间小于下降时间，则生成驱动控制信号并基于所述驱动控制信号控制1/4*n个NMOS晶体管打开，并确定NMOS晶体管为控制对象；若调整后的时钟信号的上升时间大于下降时间，则生成驱动控制信号并基于所述驱动控制信号控制所有PMOS晶体管打开，并确定PMOS晶体管为控制对象；

从第三次占空比调整后开始，若调整后的时钟信号的上升时间小于下降时间，则确定最近一次使得调整后的时钟信号的上升时间大于下降时间的历史占空比调整行为对应的控制对象的历史打开数量，若调整后的时钟信号的上升时间大于下降时间，则确定最近一次使得调整后的时钟信号的上升时间小于下降时间的历史占空比调整行为对应的控制对象的历史打开数量；确定所述控制对象的当前打开数量与所述历史打开数量之间的平均值，生成驱动控制信号并基于所述驱动控制信号更新所述控制对象的当前打开数量为所述平均值。

根据本发明提供的一种时钟信号占空比自适应调整电路，所述第二控制模块在第二次占空比调整后，具体用于：

在第二次占空比调整后，若调整后的时钟信号的上升时间大于下降时间，则生成驱动控制信号并基于所述驱动控制信号控制3/4*n个NMOS晶体管打开，并确定NMOS晶体管为控制对象；若调整后的时钟信号的上升时间小于下降时间，则生成驱动控制信号并基于所述驱动控制信号控制所有PMOS晶体管关闭，并确定PMOS晶体管为控制对象；

从第三次占空比调整后开始，若调整后的时钟信号的上升时间小于下降时间，则确定最近一次使得调整后的时钟信号的上升时间小于下降时间的历史占空比调整行为对应的控制对象的历史打开数量，若调整后的时钟信号的上升时间大于下降时间，则确定最近一次使得调整后的时钟信号的上升时间大于下降时间的历史占空比调整行为对应的控制对象的历史打开数量；确定所述控制对象的当前打开数量与所述历史打开数量之间的平均值，生成驱动控制信号并基于所述驱动控制信号更新所述控制对象的当前打开数量为所述平均值。

本发明还提供一种基于如上述任一所述时钟信号占空比自适应调整电路的调整方法，包括：

占空比调整步骤：基于上拉下拉网络对输入的时钟信号进行占空比调整；

上升下降时间检测步骤：基于上升时间检测器检测调整后的时钟信号的上升时间，并基于下降时间检测器检测调整后的时钟信号的下降时间；

驱动控制步骤：若调整后的时钟信号的上升时间和下降时间不相等，则基于驱动控制模块，根据调整后的时钟信号的上升时间和下降时间生成所述上拉下拉网络中各个PMOS晶体管和NMOS晶体管对应的驱动控制信号，基于所述驱动控制信号控制相应晶体管的开闭状态；

迭代步骤：重复执行所述占空比调整步骤、所述上升下降时间检测步骤和所述驱动控制步骤，直至调整后的时钟信号的上升时间和下降时间相等。

根据本发明提供的一种调整方法，首次占空比调整后，若首次调整后的时钟信号的上升时间大于下降时间，则激活第一控制模块，基于所述第一控制模块生成驱动控制信号并基于所述驱动控制信号控制所有NMOS晶体管关闭；在第二次占空比调整后，若调整后的时钟信号的上升时间小于下降时间，则基于所述第一控制模块生成驱动控制信号以控制NMOS晶体管的开闭状态，若调整后的时钟信号的上升时间大于下降时间，则基于所述第一控制模块生成驱动控制信号以控制PMOS晶体管的开闭状态；

若首次调整后的时钟信号的上升时间小于下降时间，则激活第二控制模块，基于所述第二控制模块生成驱动控制信号并基于所述驱动控制信号控制所有NMOS晶体管打开；在第二次占空比调整后，若调整后的时钟信号的上升时间大于下降时间，则基于所述第二控制模块生成驱动控制信号以控制NMOS晶体管的开闭状态，若调整后的时钟信号的上升时间小于下降时间，则基于所述第二控制模块生成驱动控制信号以控制PMOS晶体管的开闭状态。

根据本发明提供的一种调整方法，所述在第二次占空比调整后，若调整后的时钟信号的上升时间小于下降时间，则基于所述第一控制模块生成驱动控制信号以控制NMOS晶体管的开闭状态，若调整后的时钟信号的上升时间大于下降时间，则基于所述第一控制模块生成驱动控制信号以控制PMOS晶体管的开闭状态，具体包括：

在第二次占空比调整后，若调整后的时钟信号的上升时间小于下降时间，则基于所述第一控制模块生成驱动控制信号并基于所述驱动控制信号控制1/4*n个NMOS晶体管打开，并确定NMOS晶体管为控制对象；若调整后的时钟信号的上升时间大于下降时间，则基于所述第一控制模块生成驱动控制信号并基于所述驱动控制信号控制所有PMOS晶体管打开，并确定PMOS晶体管为控制对象；

从第三次占空比调整后开始，若调整后的时钟信号的上升时间小于下降时间，则确定最近一次使得调整后的时钟信号的上升时间大于下降时间的历史占空比调整行为对应的控制对象的历史打开数量，若调整后的时钟信号的上升时间大于下降时间，则确定最近一次使得调整后的时钟信号的上升时间小于下降时间的历史占空比调整行为对应的控制对象的历史打开数量；确定所述控制对象的当前打开数量与所述历史打开数量之间的平均值，基于所述第一控制模块生成驱动控制信号并基于所述驱动控制信号更新所述控制对象的当前打开数量为所述平均值。

根据本发明提供的一种调整方法，所述在第二次占空比调整后，若调整后的时钟信号的上升时间大于下降时间，则基于所述第二控制模块生成驱动控制信号以控制NMOS晶体管的开闭状态，若调整后的时钟信号的上升时间小于下降时间，则基于所述第二控制模块生成驱动控制信号以控制PMOS晶体管的开闭状态，具体包括：

在第二次占空比调整后，若调整后的时钟信号的上升时间大于下降时间，则基于所述第二控制模块生成驱动控制信号并基于所述驱动控制信号控制3/4*n个NMOS晶体管打开，并确定NMOS晶体管为控制对象；若调整后的时钟信号的上升时间小于下降时间，则基于所述第二控制模块生成驱动控制信号并基于所述驱动控制信号控制所有PMOS晶体管关闭，并确定PMOS晶体管为控制对象；

从第三次占空比调整后开始，若调整后的时钟信号的上升时间小于下降时间，则确定最近一次使得调整后的时钟信号的上升时间小于下降时间的历史占空比调整行为对应的控制对象的历史打开数量，若调整后的时钟信号的上升时间大于下降时间，则确定最近一次使得调整后的时钟信号的上升时间大于下降时间的历史占空比调整行为对应的控制对象的历史打开数量；确定所述控制对象的当前打开数量与所述历史打开数量之间的平均值，基于所述第二控制模块生成驱动控制信号并基于所述驱动控制信号更新所述控制对象的当前打开数量为所述平均值。

本发明提供的时钟信号占空比自适应调整电路和调整方法，通过上升时间检测器和下降时间检测器对调整后的时钟信号的上升时间和下降时间进行检测，在上升时间和下降时间不相等的情况下，通过驱动控制模块对上拉下拉网络中的PMOS晶体管和NMOS晶体管的打开数量进行调节，重复上述操作直至调整后的时钟信号的上升时间和下降时间相等，其调整方向明确，能够实现高效的占空比调整，并且上述调整方式可以拉平时钟信号的上升时间和下降时间，可适用于双沿工作的电路中，扩展了该调整电路的适用范围。

附图说明

为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术提供的上升时间和下降时间的偏差对接收端时钟信号的占空比的影响示意图；

图2是本发明提供的时钟信号占空比自适应调整电路的结构示意图；

图3是本发明提供的上升时间检测电路的结构示意图；

图4是本发明提供的上升时间检测电路得到的波形图；

图5是本发明提供的第一控制模块的运行机制示意图；

图6是本发明提供的第二控制模块的运行机制示意图；

图7是本发明提供的调整方法的流程示意图；

附图标记：

1：上拉下拉网络；2：上升时间检测器；3：下降时间检测器；

4：第一比较器；5：驱动控制模块；21：上升时间检测电路；

22：第一积分电路；211：第一延迟电路；212：第二比较器；

213：第三比较器；214：第一异或门；215：第一与门；

31：下降时间检测电路；32：第二积分电路；

311：第二延迟电路；312：第四比较器；313：第五比较器；

314：第二异或门；315：第二与门。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图2是本发明提供的时钟信号占空比自适应调整电路的流程示意图，如图2所示，该电路包括：

由多个PMOS晶体管和NMOS晶体管组成的上拉下拉网络1，用于对输入的时钟信号进行占空比调整；

上升时间检测器2，用于检测调整后的时钟信号的上升时间；

下降时间检测器3，用于检测调整后的时钟信号的下降时间；

第一比较器4，用于对比所述上升时间和所述下降时间；

驱动控制模块5，用于在所述上升时间和所述下降时间不相等时，根据所述上升时间和所述下降时间生成各个PMOS晶体管和NMOS晶体管对应的驱动控制信号，并控制相应晶体管的开闭状态；

其中，所述上拉下拉网络1的输出端与所述上升时间检测器2和所述下降时间检测器3的输入端相连，所述上升时间检测器2和所述下降时间检测器3的输出端与所述第一比较器4的两个输入端相连，所述第一比较器4的输出端与所述驱动控制模块5的输入端相连，所述驱动控制模块5的输出端与各PMOS晶体管和各NMOS晶体管的栅极相连。第一比较器4可以是运算放大器。

如图2所示，上拉下拉网络1中包含多个相互并联的上拉网络以及多个相互并联的下拉网络，每个上拉网络由单个PMOS晶体管构成，每个下拉网络由单个NMOS晶体管构成。可见，PMOS晶体管的总数和NMOS晶体管的总数相同，均记为n。驱动控制模块5可以生成各个PMOS晶体管和NMOS晶体管对应的驱动控制信号，用于控制相应晶体管的开闭状态。通过控制上拉下拉网络1中PMOS晶体管和NMOS晶体管的打开数量，可以调控上拉速度和下拉速度，从而调整时钟信号的上升时间和下降时间，实现时钟信号的占空比调整。

为了提升时钟信号占空比的调整速度，并且适用于双沿工作的电路，本发明实施例提供的时钟信号占空比自适应调整电路的调整思路为：分别检测时钟信号的上升时间和下降时间，若上升时间和下降时间不相等（本发明实施例中两者相等是指两者之间的差异小于预设的较小的阈值），则根据上升时间和下降时间之间的数值关系，对上拉下拉网络1中PMOS晶体管和NMOS晶体管的打开数量进行调控，以利用该调整后的上拉下拉网络1对时钟信号进行整形，实现占空比的调整。具体而言，在利用初始状态下的上拉下拉网络1对输入的时钟信号进行占空比调整后，分别利用上升时间检测器2对调整后的时钟信号的上升时间进行检测，利用下降时间检测器3对调整后的时钟信号的下降时间进行检测。随后，第一比较器4会对上述上升时间和下降时间进行对比，其输出可以表征两者之间的数值关系（相等、大于或小于）。根据第一比较器4的输出结果，可以判定时钟信号的占空比是否已经达到需求（即50%）。

其中，若调整后的时钟信号的上升时间和下降时间相等，则上拉下拉网络1的调整能力已经能够满足需求，其输出的调整后的时钟信号的占空比已被校正成功。否则，驱动控制模块5将基于上述上升时间和下降时间对上拉下拉网络1中PMOS晶体管和NMOS晶体管的打开数量进行调整，并生成相应的驱动控制信号以控制对应晶体管的开闭状态。此处，若上升时间大于下降时间，则可以调低上升时间和/或提高下降时间，具体可以通过增加PMOS晶体管的打开数量和/或减少NMOS晶体管的打开数量，达到降低上升时间和下降时间之间差异的目的。驱动控制模块5对上拉下拉网络1中的晶体管进行调节后，可以再次利用上拉下拉网络1对时钟信号进行占空比调整，再利用上述方式再次检测其上升时间和下降时间，并在上升时间和下降时间仍不相等的情况下，驱动控制模块5对上拉下拉网络1中的晶体管的打开数量再次进行调节。

本发明实施提供的电路，通过上升时间检测器和下降时间检测器对调整后的时钟信号的上升时间和下降时间进行检测，在上升时间和下降时间不相等的情况下，通过驱动控制模块对上拉下拉网络中的PMOS晶体管和NMOS晶体管的打开数量进行调节，重复上述操作直至调整后的时钟信号的上升时间和下降时间相等，其调整方向明确，能够实现高效的占空比调整，并且上述调整方式可以拉平时钟信号的上升时间和下降时间，可适用于双沿工作的电路中，扩展了该调整电路的适用范围。

基于上述实施例，如图2所示，上升时间检测器2包括：上升时间检测电路21和第一积分电路22；

其中，如图3所示，所述上升时间检测电路21包括：第一延迟电路211、第二比较器212、第三比较器213、第一异或门214，和第一与门215；

所述上拉下拉网络1的输出端与所述第一延迟电路211的输入端以及所述第一与门215的一个输入端相连；所述第一延迟电路211的输出端与所述第二比较器212和所述第三比较器213的同相输入端相连，所述第二比较器212的反相输入端与提供第一参考电压（例如3/4VDD）的电源相连，所述第三比较器213的反相输入端与提供第二参考电压（例如1/4VDD）的电源相连，所述第一参考电压大于所述第二参考电压；所述第二比较器212和所述第三比较器213的输出端与所述第一异或门214的两个输入端相连，所述第一异或门214的输出端与所述第一与门215的另一输入端相连；所述第一与门215的输出端与所述第一积分电路22的输入端相连。第二比较器212和第三比较器213可以是运算放大器。

此处，第一延迟电路211可以对时钟信号进行适当的延迟，使得能把后续生成的上升时间脉冲可靠选中。利用第二比较器212和第三比较器213，将时钟信号对应的电压分别与第一参考电压和第二参考电压进行比较，可以捕获时钟信号中的上升沿以及上升沿的起点和终点，并捕获时钟信号中的下降沿以及下降沿的起点和终点。再通过第一异或门214和第一与门215，可以生成上升时间脉冲，脉冲宽度对应时钟信号的上升时间。其中，第一参考电压和第二参考电压可以根据实际应用场景设定。上升时间检测电路21每一步得到的波形图如图4所示。随后，通过第一积分电路22对上述上升时间脉冲进行处理后，得到的电压值（vt）可以反应上升时间的长短，积分得到的电压值越高表明上升时间越长。

基于上述任一实施例，如图2所示，所述下降时间检测电路3包括：下降时间检测电路31和第二积分电路32；

其中，如图3所示，所述下降时间检测电路31包括：第二延迟电路311、第四比较器312、第五比较器313、第二异或门314，和第二与门315；

所述上拉下拉网络1的输出端与所述第二延迟电路311的输入端相连，并通过非门与所述第二与门315的一个输入端相连；所述第二延迟电路311的输出端与所述第四比较器312和所述第五比较器313的同相输入端相连，所述第四比较器312的反相输入端与提供第一参考电压的电源相连，所述第五比较器313的反相输入端与提供第二参考电压的电源相连；所述第四比较器312和所述第五比较器313的输出端与所述第二异或门314的两个输入端相连，所述第二异或门314的输出端与所述第二与门315的另一输入端相连；所述第二与门315的输出端与所述第二积分电路32的输入端相连。

此处，下降时间检测电路31的运行机制与上升时间检测电路21的运行机制类似，在此不再赘述，生成的下降时间脉冲如图4所示。

基于上述任一实施例，在初始状态下，所述上拉下拉网络1中处于打开状态的PMOS晶体管和NMOS晶体管的数量均为2/n，即所有PMOS晶体管的一半打开、一半关闭，所有NMOS晶体管的一半打开、一半关闭。利用初始状态下的上拉下拉网络1对时钟信号进行首次占空比调整后，调整结果可能包括三类：（1）调整后的时钟信号的上升时间大于下降时间；（2）调整后的时钟信号的上升时间小于下降时间；（3）调整后的时钟信号的上升时间与下降时间相等。前两种情形下均需要对上拉下拉网络1中晶体管的打开数量再次进行调节。再次调节晶体管打开数量时，需要根据上升时间和下降时间之间的大小关系分情况进行处理，因此驱动控制模块中包含第一控制模块和第二控制模块，分别用于在首次占空比调整后上升时间大于下降时间时进行后续晶体管打开数量的调节，以及在首次占空比调整后上升时间小于下降时间时进行后续晶体管打开数量的调节。

其中，如图5所示，所述第一控制模块用于首次占空比调整后，生成驱动控制信号并基于所述驱动控制信号控制所有NMOS晶体管关闭，增大下降时间；在第二次占空比调整后，若调整后的时钟信号的上升时间（vt）小于下降时间（vc），则生成驱动控制信号以控制NMOS晶体管的开闭状态，以调整下降时间，若调整后的时钟信号的上升时间大于下降时间，则生成驱动控制信号以控制PMOS晶体管的开闭状态，以调整上升时间。

第二控制模块用于首次占空比调整后，生成驱动控制信号并基于所述驱动控制信号控制所有NMOS晶体管打开，降低下降时间；在第二次占空比调整后，若调整后的时钟信号的上升时间大于下降时间，则生成驱动控制信号以控制NMOS晶体管的开闭状态，以调整下降时间，若调整后的时钟信号的上升时间小于下降时间，则生成驱动控制信号以控制PMOS晶体管的开闭状态，以调整上升时间。

基于上述任一实施例，如图5所示，所述第一控制模块在第二次占空比调整后，具体用于：

在第二次占空比调整后，若调整后的时钟信号的上升时间小于下降时间，则生成驱动控制信号并基于所述驱动控制信号控制1/4*n个NMOS晶体管打开，并确定NMOS晶体管为控制对象；若调整后的时钟信号的上升时间大于下降时间，则生成驱动控制信号并基于所述驱动控制信号控制所有PMOS晶体管打开，并确定PMOS晶体管为控制对象。

从第三次占空比调整后开始，第一控制模块每次进行晶体管打开数量调节时，均执行以下步骤：若调整后的时钟信号的上升时间小于下降时间，则确定最近一次使得调整后的时钟信号的上升时间大于下降时间的历史占空比调整行为（历史占空比调整行为即当前占空比调整行为之前的占空比调整行为，以第三次占空比调整为例，其历史占空比调整行为为首次占空比调整行为或第二次占空比调整行为）对应的控制对象的历史打开数量，若调整后的时钟信号的上升时间大于下降时间，则确定最近一次使得调整后的时钟信号的上升时间小于下降时间的历史占空比调整行为对应的控制对象的历史打开数量；确定所述控制对象的当前打开数量与所述历史打开数量之间的平均值，生成驱动控制信号并基于所述驱动控制信号更新所述控制对象的当前打开数量为所述平均值。通过上述二分法可以快速锁定最优的晶体管打开数量，提升该调整电路的调整效率。

以第二次占空比调整后，调整后的时钟信号的上升时间小于下降时间为例（即图5中的左分支），第三次占空比调整后，若调整后的时钟信号的上升时间小于下降时间，则确定最近一次使得调整后的时钟信号的上升时间大于下降时间的历史占空比调整行为（即首次占空比调整行为）对应的NMOS晶体管的历史打开数量（即1/2*n），若调整后的时钟信号的上升时间大于下降时间，则确定最近一次使得调整后的时钟信号的上升时间小于下降时间的历史占空比调整行为（即第二次占空比调整行为）对应的NMOS晶体管的历史打开数量（即0）；确定NMOS晶体管的当前打开数量（即1/4*n）与上述历史打开数量之间的平均值（3/8*n或1/8*n），生成驱动控制信号并基于该驱动控制信号更新NMOS晶体管的当前打开数量为上述平均值。在第四次占空比调整之后第一控制模块的每次晶体管打开数量调节方式均与上述方式相同，在此不再赘述。

需要说明的是，若第一控制模块将全部PMOS晶体管均打开后，调整后的时钟信号的上升时间仍大于下降时间，则可以发出异常状态的报警信号。

基于上述任一实施例，如图6所示，所述第二控制模块在第二次占空比调整后，具体用于：

在第二次占空比调整后，若调整后的时钟信号的上升时间大于下降时间，则生成驱动控制信号并基于所述驱动控制信号控制3/4*n个NMOS晶体管打开，并确定NMOS晶体管为控制对象；若调整后的时钟信号的上升时间（vt）小于下降时间（vc），则生成驱动控制信号并基于所述驱动控制信号控制所有PMOS晶体管关闭，并确定PMOS晶体管为控制对象。

从第三次占空比调整后开始，第二控制模块每次进行晶体管打开数量调节时，均执行以下步骤：若调整后的时钟信号的上升时间小于下降时间，则确定最近一次使得调整后的时钟信号的上升时间小于下降时间的历史占空比调整行为对应的控制对象的历史打开数量，若调整后的时钟信号的上升时间大于下降时间，则确定最近一次使得调整后的时钟信号的上升时间大于下降时间的历史占空比调整行为对应的控制对象的历史打开数量；确定所述控制对象的当前打开数量与所述历史打开数量之间的平均值，生成驱动控制信号并基于所述驱动控制信号更新所述控制对象的当前打开数量为所述平均值。同样地，通过上述二分法可以快速锁定最优的晶体管打开数量。

以第二次占空比调整后，调整后的时钟信号的上升时间大于下降时间为例（即图6中的左分支），第三次占空比调整后，若调整后的时钟信号的上升时间大于下降时间，则确定最近一次使得调整后的时钟信号的上升时间大于下降时间的历史占空比调整行为（即第二次占空比调整行为）对应的NMOS晶体管的历史打开数量（即n），若调整后的时钟信号的上升时间小于下降时间，则确定最近一次使得调整后的时钟信号的上升时间小于下降时间的历史占空比调整行为（即首次占空比调整行为）对应的NMOS晶体管的历史打开数量（即1/2*n）；确定NMOS晶体管的当前打开数量（即3/4*n）与上述历史打开数量之间的平均值（7/8*n或5/8*n），生成驱动控制信号并基于该驱动控制信号更新NMOS晶体管的当前打开数量为上述平均值。在第四次占空比调整之后第二控制模块的每次晶体管打开数量调节方式均与上述方式相同，在此不再赘述。

需要说明的是，若第二控制模块将全部PMOS晶体管均关闭后，调整后的时钟信号的上升时间仍小于下降时间，则可以发出异常状态的报警信号。

下面对本发明提供的调整方法进行描述，下文描述的调整方法与上文描述的时钟信号占空比自适应调整电路可相互对应参照。

基于上述任一实施例，图7是本发明提供的调整方法的流程示意图，该方法利用上述任一实施例提供的时钟信号占空比自适应调整电路进行时钟信号的占空比调整。如图7所示，该方法会迭代执行下述步骤，直至调整后的时钟信号的上升时间和下降时间相等：

占空比调整步骤710：基于上拉下拉网络对输入的时钟信号进行占空比调整；

上升下降时间检测步骤720：基于上升时间检测器检测调整后的时钟信号的上升时间，并基于下降时间检测器检测调整后的时钟信号的下降时间；

驱动控制步骤730：若调整后的时钟信号的上升时间和下降时间不相等，则基于驱动控制模块，根据调整后的时钟信号的上升时间和下降时间生成所述上拉下拉网络中各个PMOS晶体管和NMOS晶体管对应的驱动控制信号，基于所述驱动控制信号控制相应晶体管的开闭状态。

基于上述任一实施例，首次占空比调整后，若首次调整后的时钟信号的上升时间大于下降时间，则激活第一控制模块，基于所述第一控制模块生成驱动控制信号并基于所述驱动控制信号控制所有NMOS晶体管关闭；在第二次占空比调整后，若调整后的时钟信号的上升时间小于下降时间，则基于所述第一控制模块生成驱动控制信号以控制NMOS晶体管的开闭状态，若调整后的时钟信号的上升时间大于下降时间，则基于所述第一控制模块生成驱动控制信号以控制PMOS晶体管的开闭状态；

若首次调整后的时钟信号的上升时间小于下降时间，则激活第二控制模块，基于所述第二控制模块生成驱动控制信号并基于所述驱动控制信号控制所有NMOS晶体管打开；在第二次占空比调整后，若调整后的时钟信号的上升时间大于下降时间，则基于所述第二控制模块生成驱动控制信号以控制NMOS晶体管的开闭状态，若调整后的时钟信号的上升时间小于下降时间，则基于所述第二控制模块生成驱动控制信号以控制PMOS晶体管的开闭状态。

基于上述任一实施例，所述在第二次占空比调整后，若调整后的时钟信号的上升时间小于下降时间，则基于所述第一控制模块生成驱动控制信号以控制NMOS晶体管的开闭状态，若调整后的时钟信号的上升时间大于下降时间，则基于所述第一控制模块生成驱动控制信号以控制PMOS晶体管的开闭状态，具体包括：

在第二次占空比调整后，若调整后的时钟信号的上升时间小于下降时间，则基于所述第一控制模块生成驱动控制信号并基于所述驱动控制信号控制1/4*n个NMOS晶体管打开，并确定NMOS晶体管为控制对象；若调整后的时钟信号的上升时间大于下降时间，则基于所述第一控制模块生成驱动控制信号并基于所述驱动控制信号控制所有PMOS晶体管打开，并确定PMOS晶体管为控制对象；

从第三次占空比调整后开始，若调整后的时钟信号的上升时间小于下降时间，则确定最近一次使得调整后的时钟信号的上升时间大于下降时间的历史占空比调整行为对应的控制对象的历史打开数量，若调整后的时钟信号的上升时间大于下降时间，则确定最近一次使得调整后的时钟信号的上升时间小于下降时间的历史占空比调整行为对应的控制对象的历史打开数量；确定所述控制对象的当前打开数量与所述历史打开数量之间的平均值，基于所述第一控制模块生成驱动控制信号并基于所述驱动控制信号更新所述控制对象的当前打开数量为所述平均值。

基于上述任一实施例，所述在第二次占空比调整后，若调整后的时钟信号的上升时间大于下降时间，则基于所述第二控制模块生成驱动控制信号以控制NMOS晶体管的开闭状态，若调整后的时钟信号的上升时间小于下降时间，则基于所述第二控制模块生成驱动控制信号以控制PMOS晶体管的开闭状态，具体包括：

在第二次占空比调整后，若调整后的时钟信号的上升时间大于下降时间，则基于所述第二控制模块生成驱动控制信号并基于所述驱动控制信号控制3/4*n个NMOS晶体管打开，并确定NMOS晶体管为控制对象；若调整后的时钟信号的上升时间小于下降时间，则基于所述第二控制模块生成驱动控制信号并基于所述驱动控制信号控制所有PMOS晶体管关闭，并确定PMOS晶体管为控制对象；

从第三次占空比调整后开始，若调整后的时钟信号的上升时间小于下降时间，则确定最近一次使得调整后的时钟信号的上升时间小于下降时间的历史占空比调整行为对应的控制对象的历史打开数量，若调整后的时钟信号的上升时间大于下降时间，则确定最近一次使得调整后的时钟信号的上升时间大于下降时间的历史占空比调整行为对应的控制对象的历史打开数量；确定所述控制对象的当前打开数量与所述历史打开数量之间的平均值，基于所述第二控制模块生成驱动控制信号并基于所述驱动控制信号更新所述控制对象的当前打开数量为所述平均值。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行各个实施例或者实施例的某些部分所述的方法。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (9)

1.一种时钟信号占空比自适应调整电路，其特征在于，包括：

由多个PMOS晶体管和NMOS晶体管组成的上拉下拉网络，用于对输入的时钟信号进行占空比调整；

上升时间检测器，用于检测调整后的时钟信号的上升时间；

下降时间检测器，用于检测调整后的时钟信号的下降时间；

第一比较器，用于对比所述上升时间和所述下降时间；

驱动控制模块，用于在所述上升时间和所述下降时间不相等时，根据所述上升时间和所述下降时间生成各个PMOS晶体管和NMOS晶体管对应的驱动控制信号，并控制相应晶体管的开闭状态；

所述上拉下拉网络的输出端与所述上升时间检测器和所述下降时间检测器的输入端相连，所述上升时间检测器和所述下降时间检测器的输出端与所述第一比较器的两个输入端相连，所述第一比较器的输出端与所述驱动控制模块的输入端相连，所述驱动控制模块的输出端与各PMOS晶体管和各NMOS晶体管的栅极相连；

所述上升时间检测器包括：上升时间检测电路和第一积分电路；

其中，所述上升时间检测电路包括：第一延迟电路、第二比较器、第三比较器、第一异或门，和第一与门；

所述上拉下拉网络的输出端与所述第一延迟电路的输入端以及所述第一与门的一个输入端相连；所述第一延迟电路的输出端与所述第二比较器和所述第三比较器的同相输入端相连，所述第二比较器的反相输入端与提供第一参考电压的电源相连，所述第三比较器的反相输入端与提供第二参考电压的电源相连，所述第一参考电压大于所述第二参考电压；所述第二比较器和所述第三比较器的输出端与所述第一异或门的两个输入端相连，所述第一异或门的输出端与所述第一与门的另一输入端相连；所述第一与门的输出端与所述第一积分电路的输入端相连。

2.根据权利要求1所述的时钟信号占空比自适应调整电路，其特征在于，所述下降时间检测电路包括：下降时间检测电路和第二积分电路；

其中，所述下降时间检测电路包括：第二延迟电路、第四比较器、第五比较器、第二异或门，和第二与门；

所述上拉下拉网络的输出端与所述第二延迟电路的输入端相连，并通过非门与所述第二与门的一个输入端相连；所述第二延迟电路的输出端与所述第四比较器和所述第五比较器的同相输入端相连，所述第四比较器的反相输入端与提供第一参考电压的电源相连，所述第五比较器的反相输入端与提供第二参考电压的电源相连，所述第一参考电压大于所述第二参考电压；所述第四比较器和所述第五比较器的输出端与所述第二异或门的两个输入端相连，所述第二异或门的输出端与所述第二与门的另一输入端相连；所述第二与门的输出端与所述第二积分电路的输入端相连。

3.根据权利要求1所述的时钟信号占空比自适应调整电路，其特征在于，在初始状态下，所述上拉下拉网络中处于打开状态的PMOS晶体管和NMOS晶体管的数量均为2/n，其中n为所述上拉下拉网络中PMOS晶体管的总量，PMOS晶体管的总量与NMOS晶体管的总量相同；

所述驱动控制模块包括第一控制模块和第二控制模块；其中，首次占空比调整后，若调整后的时钟信号的上升时间大于下降时间，则所述第一控制模块被激活，若调整后的时钟信号的上升时间小于下降时间，则所述第二控制模块被激活；

其中，所述第一控制模块用于首次占空比调整后，生成驱动控制信号并基于所述驱动控制信号控制所有NMOS晶体管关闭；在第二次占空比调整后，若调整后的时钟信号的上升时间小于下降时间，则生成驱动控制信号以控制NMOS晶体管的开闭状态，若调整后的时钟信号的上升时间大于下降时间，则生成驱动控制信号以控制PMOS晶体管的开闭状态；

所述第二控制模块用于首次占空比调整后，生成驱动控制信号并基于所述驱动控制信号控制所有NMOS晶体管打开；在第二次占空比调整后，若调整后的时钟信号的上升时间大于下降时间，则生成驱动控制信号以控制NMOS晶体管的开闭状态，若调整后的时钟信号的上升时间小于下降时间，则生成驱动控制信号以控制PMOS晶体管的开闭状态。

4.根据权利要求3所述的时钟信号占空比自适应调整电路，其特征在于，所述第一控制模块在第二次占空比调整后，具体用于：

在第二次占空比调整后，若调整后的时钟信号的上升时间小于下降时间，则生成驱动控制信号并基于所述驱动控制信号控制1/4*n个NMOS晶体管打开，并确定NMOS晶体管为控制对象；若调整后的时钟信号的上升时间大于下降时间，则生成驱动控制信号并基于所述驱动控制信号控制所有PMOS晶体管打开，并确定PMOS晶体管为控制对象；

从第三次占空比调整后开始，若调整后的时钟信号的上升时间小于下降时间，则确定最近一次使得调整后的时钟信号的上升时间大于下降时间的历史占空比调整行为对应的控制对象的历史打开数量，若调整后的时钟信号的上升时间大于下降时间，则确定最近一次使得调整后的时钟信号的上升时间小于下降时间的历史占空比调整行为对应的控制对象的历史打开数量；确定所述控制对象的当前打开数量与所述历史打开数量之间的平均值，生成驱动控制信号并基于所述驱动控制信号更新所述控制对象的当前打开数量为所述平均值。

5.根据权利要求3所述的时钟信号占空比自适应调整电路，其特征在于，所述第二控制模块在第二次占空比调整后，具体用于：

在第二次占空比调整后，若调整后的时钟信号的上升时间大于下降时间，则生成驱动控制信号并基于所述驱动控制信号控制3/4*n个NMOS晶体管打开，并确定NMOS晶体管为控制对象；若调整后的时钟信号的上升时间小于下降时间，则生成驱动控制信号并基于所述驱动控制信号控制所有PMOS晶体管关闭，并确定PMOS晶体管为控制对象；

从第三次占空比调整后开始，若调整后的时钟信号的上升时间小于下降时间，则确定最近一次使得调整后的时钟信号的上升时间小于下降时间的历史占空比调整行为对应的控制对象的历史打开数量，若调整后的时钟信号的上升时间大于下降时间，则确定最近一次使得调整后的时钟信号的上升时间大于下降时间的历史占空比调整行为对应的控制对象的历史打开数量；确定所述控制对象的当前打开数量与所述历史打开数量之间的平均值，生成驱动控制信号并基于所述驱动控制信号更新所述控制对象的当前打开数量为所述平均值。

6.一种基于如权利要求1至5任一项所述时钟信号占空比自适应调整电路的调整方法，其特征在于，包括：

占空比调整步骤：基于上拉下拉网络对输入的时钟信号进行占空比调整；

上升下降时间检测步骤：基于上升时间检测器检测调整后的时钟信号的上升时间，并基于下降时间检测器检测调整后的时钟信号的下降时间；

驱动控制步骤：若调整后的时钟信号的上升时间和下降时间不相等，则基于驱动控制模块，根据调整后的时钟信号的上升时间和下降时间生成所述上拉下拉网络中各个PMOS晶体管和NMOS晶体管对应的驱动控制信号，基于所述驱动控制信号控制相应晶体管的开闭状态；

迭代步骤：重复执行所述占空比调整步骤、所述上升下降时间检测步骤和所述驱动控制步骤，直至调整后的时钟信号的上升时间和下降时间相等。

7.根据权利要求6所述的调整方法，其特征在于，首次占空比调整后，若首次调整后的时钟信号的上升时间大于下降时间，则激活第一控制模块，基于所述第一控制模块生成驱动控制信号并基于所述驱动控制信号控制所有NMOS晶体管关闭；在第二次占空比调整后，若调整后的时钟信号的上升时间小于下降时间，则基于所述第一控制模块生成驱动控制信号以控制NMOS晶体管的开闭状态，若调整后的时钟信号的上升时间大于下降时间，则基于所述第一控制模块生成驱动控制信号以控制PMOS晶体管的开闭状态；

若首次调整后的时钟信号的上升时间小于下降时间，则激活第二控制模块，基于所述第二控制模块生成驱动控制信号并基于所述驱动控制信号控制所有NMOS晶体管打开；在第二次占空比调整后，若调整后的时钟信号的上升时间大于下降时间，则基于所述第二控制模块生成驱动控制信号以控制NMOS晶体管的开闭状态，若调整后的时钟信号的上升时间小于下降时间，则基于所述第二控制模块生成驱动控制信号以控制PMOS晶体管的开闭状态。

8.根据权利要求7所述的调整方法，其特征在于，所述在第二次占空比调整后，若调整后的时钟信号的上升时间小于下降时间，则基于所述第一控制模块生成驱动控制信号以控制NMOS晶体管的开闭状态，若调整后的时钟信号的上升时间大于下降时间，则基于所述第一控制模块生成驱动控制信号以控制PMOS晶体管的开闭状态，具体包括：

在第二次占空比调整后，若调整后的时钟信号的上升时间小于下降时间，则基于所述第一控制模块生成驱动控制信号并基于所述驱动控制信号控制1/4*n个NMOS晶体管打开，并确定NMOS晶体管为控制对象；其中n为所述上拉下拉网络中PMOS晶体管的总量，PMOS晶体管的总量与NMOS晶体管的总量相同；若调整后的时钟信号的上升时间大于下降时间，则基于所述第一控制模块生成驱动控制信号并基于所述驱动控制信号控制所有PMOS晶体管打开，并确定PMOS晶体管为控制对象；

从第三次占空比调整后开始，若调整后的时钟信号的上升时间小于下降时间，则确定最近一次使得调整后的时钟信号的上升时间大于下降时间的历史占空比调整行为对应的控制对象的历史打开数量，若调整后的时钟信号的上升时间大于下降时间，则确定最近一次使得调整后的时钟信号的上升时间小于下降时间的历史占空比调整行为对应的控制对象的历史打开数量；确定所述控制对象的当前打开数量与所述历史打开数量之间的平均值，基于所述第一控制模块生成驱动控制信号并基于所述驱动控制信号更新所述控制对象的当前打开数量为所述平均值。

9.根据权利要求7所述的调整方法，其特征在于，所述在第二次占空比调整后，若调整后的时钟信号的上升时间大于下降时间，则基于所述第二控制模块生成驱动控制信号以控制NMOS晶体管的开闭状态，若调整后的时钟信号的上升时间小于下降时间，则基于所述第二控制模块生成驱动控制信号以控制PMOS晶体管的开闭状态，具体包括：

在第二次占空比调整后，若调整后的时钟信号的上升时间大于下降时间，则基于所述第二控制模块生成驱动控制信号并基于所述驱动控制信号控制3/4*n个NMOS晶体管打开，并确定NMOS晶体管为控制对象；其中n为所述上拉下拉网络中PMOS晶体管的总量，PMOS晶体管的总量与NMOS晶体管的总量相同；若调整后的时钟信号的上升时间小于下降时间，则基于所述第二控制模块生成驱动控制信号并基于所述驱动控制信号控制所有PMOS晶体管关闭，并确定PMOS晶体管为控制对象；

从第三次占空比调整后开始，若调整后的时钟信号的上升时间小于下降时间，则确定最近一次使得调整后的时钟信号的上升时间小于下降时间的历史占空比调整行为对应的控制对象的历史打开数量，若调整后的时钟信号的上升时间大于下降时间，则确定最近一次使得调整后的时钟信号的上升时间大于下降时间的历史占空比调整行为对应的控制对象的历史打开数量；确定所述控制对象的当前打开数量与所述历史打开数量之间的平均值，基于所述第二控制模块生成驱动控制信号并基于所述驱动控制信号更新所述控制对象的当前打开数量为所述平均值。

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