KR20040014153A - 반도체 집적 회로 - Google Patents

Abstract

발진 검출 회로(1)에 있어서, 내부 전압 VDL은, 기준 전압 VREF에 소정의 변동량을 부가한 발진 검출 레벨과 비교되고, 발진 검출 레벨보다도 높은 전압 레벨이 일정 기간 내에서 소정의 회수 확인되면 발진 상태에 있다고 인식되어, H 레벨의 발진 검출 신호 ODE가 출력된다. 내부 강압 전원 회로의 p 채널 MOS 트랜지스터(19)는 H 레벨의 발진 검출 신호를 수신하면 오프되어, 드라이브 트랜지스터(17)로부터 내부 전원 공급 노드(2)로의 전류 공급은 정지된다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT HAVING INTERNAL POWER SUPPLY VOLTAGE DOWN CONVERSION CIRCUIT}

본 발명은, 반도체 집적 회로에 관한 것으로, 특히, 내부 강압 전원 회로에 발생한 발진의 검출 및 억제가 가능한 반도체 집적 회로에 관한 것이다.

최근, LSI의 미세화 기술에 있어서는, 트랜지스터의 게이트 산화막의 박막화에 따른 내압 부족을 보충하는 수단으로서, 반도체 집적 회로의 내부에 외부 전원 전압을 강압시키기 위한 강압 회로를 구비하며, 이 강압 전압을 동작 전압으로 하는 것에 의해, 신뢰성의 확보를 도모하고 있다.

이 강압 전원은, 일반적으로는, 동작 조건의 변동에 의하지 않고 정전압을 공급할 수 있는 것이 바람직하기 때문에, 종래의 내부 강압 전원 회로에서는, 외부 전원이나 제조 프로세스의 각종 변동에 영향 받지 않는 일정한 기준 전압을 발생시켜, 이것을 기초로 하여 강압 전압을 발생시킨다고 하는 도 10에 나타내는 구성이 표준화되어 있다.

도 10은 종래의 내부 강압 전원 회로의 일례의 상세를 나타내는 회로도이다.

도 10을 참조하여, 내부 강압 전원 회로는, 내부 전압 레벨과 기준 전압과의 전위차를 검출하는 비교 회로와, 비교 결과로서 출력하는 전원 드라이브 신호 DRV에 의해 p 채널 MOS 트랜지스터로 이루어지는 드라이브 트랜지스터(17)를 제어하는 귀환 루프로 이루어진다.

비교 회로는, 외부 전원 노드(6)에 소스가 접속된 p 채널 MOS 트랜지스터(13및 14)를 부하로 하여, 게이트에 내부 전압 VDL을 받는 n 채널 MOS 트랜지스터(16) 및 게이트에 기준 전압 VREF를 받는 n 채널 MOS 트랜지스터(15)로 이루어지는 커런트 미러 차동 증폭기이다.

p 채널 MOS 트랜지스터(13 및 14)는, p 채널 MOS 트랜지스터(13)의 게이트가 p 채널 MOS 트랜지스터(14)의 게이트 및 드레인에 접속되어 있고, 커런트 미러 회로를 구성한다.

n 채널 MOS 트랜지스터(l5)의 드레인은 p 채널 MOS 트랜지스터(13)의 드레인에 접속되고, 소스는 접지 레벨에 접속된다.

n 채널 MOS 트랜지스터(16)의 드레인은 p 채널 MOS 트랜지스터(14)의 드레인 및 게이트와 p 채널 MOS 트랜지스터(13)의 게이트에 접속되고, 게이트는 내부 전원 공급 노드(2)에 접속되며, 소스는 접지 레벨에 접속된다.

비교 회로의 출력 노드인 n 채널 MOS 트랜지스터(15)의 드레인은, 드라이브 트랜지스터(17)의 게이트에 접속된다.

드라이브 트랜지스터(17)는, 소스가 외부 전원 노드(6)에 접속되고, 게이트가 비교 회로의 출력 노드인 n 채널 MOS 트랜지스터(15)의 드레인에 접속되며, 드레인이 내부 전원 공급 노드(2)에 접속된다.

드라이브 트랜지스터(17)는, 게이트에 비교 회로가 출력하는 전원 드라이브 신호 DRV를 수신하면, 그에 따라서 소스에 접속된 내부 전원 공급 노드(2)에 전류를 공급한다.

이 구성에 있어서, 내부 전원 공급 노드(2)에 접속되는 부하(도시하지 않음)에 전류를 공급하고자 하면, 드라이브 트랜지스터(17)가 소정의 임피던스로서 작용하기 위해서 드라이브 트랜지스터(17)의 드레인 전압인 내부 전압 VDL은 부(負)측으로 변동한다. 내부 전압 VDL이 기준 전압 VREF보다도 낮게 되기 시작하면, 비교 회로는, L(논리 로우) 레벨의 전원 드라이브 신호 DRV를 출력한다. 드라이브 트랜지스터(17)는, 게이트에 L 레벨의 전원 드라이브 신호 DRV를 수신하면 온으로 되어, 도시하지 않는 부하에 전류를 공급하면서 내부 전원 공급 노드(2)를 충전하기 시작한다. 소정의 레벨까지 충전하여, 내부 전압 VDL이 기준 전압 VREF보다도 커지기 시작하면, 비교 회로는, 이번에는 H(논리 하이) 레벨의 전원 드라이브 신호 DRV를 출력한다. 드라이브 트랜지스터(17)는, 게이트에 H 레벨의 전원 드라이브 신호 DRV를 수신하면 오프로 되어, 충전은 정지한다.

이상의 동작에 의해, 내부 강압 전원 회로는, 내부 전압 VDL 레벨의 변동을 억제하고 있다.

또한, 종래의 내부 강압 전원 회로에 있어서는, 대기시에 있어서의 저 전력 특성이 손상되지 않기 때문에, 소비 전력이 큰 활성시에 있어서는, 그것에 동기하여 부하에 큰 전류를 흘려 내부 전압 VDL의 변동을 억제하는 한편, 소비 전력이 작은 대기시에 있어서는, 공급 전류를 될 수 있는 한 작게 하여 내부 강압 전원 회로를 저 전력화하는 방법이 채용되고 있다.

이상과 같이, 종래의 내부 강압 전원 회로는, 반도체 집적 회로의 대기시 또는 활성시에 있어서 전류의 공급 능력을 변경하는 것에 의해, 소비 전력이 상이한 각각의 동작 모드에 있어서의 내부 전압 VDL의 변동을 억제하고 있다.

그러나, 한편으로, 각 동작시의 공급 능력은 그 동작 모드 중에서는 항상 일정하였다.

도 11에, 종래의 내부 강압 전원 회로에 있어서의 내부 전압 VDL의 파형도를 나타낸다.

도 11에 도시하는 바와 같이, 내부 전압 VDL은, 정상 동작 상태이면 기준 전압 VREF를 참조하여 일정한 전압 레벨을 유지한다. 그런데, 소비 전력이 크기 때문에 공급 능력이 과도하게 된 경우, 내부 전압 VDL은, 기준 전압 VREF에 대한 변동이 큰 발진 상태로 되고, 이것에 의해 반도체 집적 회로의 정상 동작이 불가능하게 될 위험성이 있다.

그러나, 종래의 내부 강압 전원 회로에서는, 활성시 및 대기시에 있어서의 공급 능력이 각각 일정하기 때문에, 내부 전압 VDL에 발진이 일어난 경우에도 전류 공급 능력은 변하지 않기 때문에, 발진 상태가 계속된다고 하는 문제가 있었다.

또한, 종래의 내부 강압 전원 회로를 포함하는 반도체 집적 회로의 평가에 있어서, 내부 전압에 있어서의 발진 유무의 확인은, 내부 전압 레벨을 테스터 등으로 직접 모니터하는 것에 의해 실행하는 이외에 방법이 없기 때문에, 테스터의 용량 등에 의해서는 발진을 확실하게 검출할 수 없는 경우가 있었다.

본 발명의 목적은, 내부 강압 전원 회로에 있어서의 과도한 전류 공급으로부터 발생한 발진을 확실하게 검출하는 것이다.

또한, 본 발명의 다른 목적은, 내부 강압 전원 회로에 발생한 발진을 검출한 경우에, 전류 공급 능력을 낮추는 것에 의해 발진을 자발적으로 억제하는 것이 가능한 반도체 집적 회로를 제공하는 것에 있다.

도 1은 본 발명의 실시예 1의 반도체 집적 회로에 있어서의 발진 검출에 관한 부분을 추출하여 기능적으로 설명하는 기능 블럭도,

도 2는 본 발명의 실시예 1의 반도체 집적 회로에 있어서의 발진 검출 회로(1)를 기능적으로 설명하는 기능 블럭도,

도 3은 도 2의 차동 증폭 회로(3)의 상세를 나타내는 회로도,

도 4는 본 발명의 실시예 1의 반도체 집적 회로에 있어서의 내부 전압 VDL(a), 발진 정형 신호 OSH(b) 및 발진 검출 신호 ODE(c)의 파형도,

도 5는 본 발명의 실시예 2의 반도체 집적 회로에 있어서의 내부 강압 전원 회로의 상세를 나타내는 회로도,

도 6은 본 발명의 실시예 3의 반도체 집적 회로에 있어서의 내부 강압 전원 회로의 상세를 나타내는 회로도,

도 7은 본 발명의 실시예 3의 반도체 집적 회로에 있어서의 내부 전압 VDL(a), 발진 정형 신호 OSH(b), 발진 검출 신호 ODE(c) 및 발진 검출 신호 리세트 신호 ODERST(d)의 파형도,

도 8은 본 발명의 실시예 4의 반도체 집적 회로에 있어서 발진 검출에 관한 부분을 추출하여 설명하는 회로도,

도 9는 본 발명의 실시예 5의 반도체 집적 회로에 있어서의 내부 강압 전원 회로의 상세를 나타내는 회로도,

도 10은 종래의 내부 강압 전원 회로의 일례의 상세를 나타내는 회로도,

도 11은 종래의 내부 강압 전원 회로에 있어서의 내부 전압 VDL의 파형도.

도면의 주요 부분에 대한 부호의 설명

1 : 발진 검출 회로2 : 내부 전원 공급 노드

3 : 차동 증폭 회로4 : 카운터 회로

5 : 지연단6 : 외부 전원 노드

7, 8 : p 채널 MOS 트랜지스터9, 10 : n 채널 MOS 트랜지스터

11, 12 : 인버터13, 14 : p 채널 MOS 트랜지스터

15, 16 : n 채널 MOS 트랜지스터17, 18 : 드라이브 트랜지스터

19 : p 채널 MOS 트랜지스터20 : 지연단

21 : 외부 출력 노드22 : n 채널 MOS 트랜지스터

23 : 2 입력 NAND 회로24 : 인버터

25 : p 채널 MOS 트랜지스터26 : n 채널 MOS 트랜지스터

100 : 반도체 집적 회로

본 발명의 한 특징에 따르면, 외부 전원 전압보다도 낮은 내부 전압을 내부 전원 공급 노드로부터 내부 회로에 수취하여 동작하는 반도체 집적 회로로서, 외부 전원 전압을 목표 레벨에 상응하는 기준 전압까지 강하한 내부 전압을 내부 전원 공급 노드에 생성하는 내부 강압 전원 회로와, 일정 기간 내에, 내부 전압의 기준 전압에 대한 소정의 변동량 이상의 변동을 소정의 회수 확인하면, 발진 검출 신호를 출력하는 발진 검출 회로를 구비한다.

본 발명의 다른 특징에 따르면, 내부 강압 전원 회로는, 발진 검출 회로로부터 발진 검출 신호를 수신하면, 내부 전원 공급 노드로의 전류 공급 능력을 낮춘다.

본 발명의 또 다른 특징에 따르면, 발진 검출 회로는, 발진 검출 신호 출력시로부터 소정의 기간의 경과 후에, 발진 정형 신호를 불활성화한다. 내부 강압 전원 회로는, 기준 전압과 내부 전압을 비교하여, 비교 결과에 따른 신호를 출력하는 비교 회로와, 비교 회로의 출력 신호에 따라서, 내부 전원 공급 노드에 전류를 공급하여 내부 전압을 생성하는 드라이브 트랜지스터와, 발진 검출 신호에 따라서, 드라이브 트랜지스터와 내부 전원 공급 노드를 전기적으로 결합하는 제 1 전계 효과형 트랜지스터를 구비한다. 내부 강압 전원 회로는, 불활성화된 발진 검출 신호를 수신하면, 제 1 전계 효과형 트랜지스터를 온하여, 내부 전원 공급 노드로의 전류 공급을 재개한다.

본 발명의 또 다른 특징에 따르면, 소정의 논리 레벨의 테스트 모드 신호를 수신하면, 발진 검출 회로로부터의 발진 검출 신호를 외부 출력 노드에 출력하는 테스트 모드 회로를 구비한다.

바람직하게는, 소정의 논리 레벨의 테스트 모드 신호를 수신하면, 발진 검출 회로로부터의 발진 검출 신호를 내부 강압 전원 회로에 출력하는 테스트 모드 회로를 더 포함한다. 내부 강압 전원 회로는, 테스트 모드 회로로부터 발진 검출 신호를 수신하면, 내부 전원 공급 노드로의 전류 공급을 정지함과 동시에, 내부 전원 공급 노드를 전기적으로 단락한다.

이상과 같이, 본 발명의 한 특징에 의하면, 발진 검출 회로에 있어서, 내부 전압 레벨은, 기준 전압보다도 고 전위로 설정된 발진 검출 레벨과 항상 비교되고, 일정 기간 내에 발진 검출 레벨을 초과한 것이 소정의 회수 확인되면 발진 검출 신호가 출력되는 것에 의해, 테스터 등으로 내부 전압을 모니터하는 것보다 확실하게 발진을 검출하는 것이 가능해진다.

또, 발진 검출 레벨을 기준 전압보다도 고 전위로 하는 것에 의해, 잡음 등 발진 이외의 요인에 의한 내부 전압의 변동을 발진이라고 잘못하여 검출하는 것을 회피할 수 있다.

또한, 발진 검출 신호를 지연시켜 카운터 리세트 신호로서 입력하는 것에 의해, 부정기에 나타나는 잡음 등의 오검출을 방지할 수 있다.

또한, 본 발명의 다른 특징에 의하면, 내부 강압 전원 회로에 피드백시킨 발진 검출 신호를 이용하여 내부 강압 전원 회로의 전류 공급 능력을 저하하는 것에 의해, 내부 강압 전원 회로에 있어서 발진을 자발적으로 억제하는 것이 가능해진다.

또한, 본 발명의 또 다른 특징에 의하면, 내부 강압 전원 회로에 있어서 발진 검출 회로로부터 피드백된 발진 검출 신호를 이용하여 전류 공급 능력을 저감하는 것에 의해, 발진을 자발적으로 억제할 수 있음과 동시에, 일정 기간 경과 후에 발진 검출 신호를 불활성화시키는 것에 의해, 발진 억제를 위해 저하한 전류 공급 능력을 회복하여 내부 전압 레벨의 저하를 방지하는 것이 가능해진다.

또, 발진을 억제하고 나서 전류 공급 능력을 회복시키기까지의 일정 기간을 지연단에 의해서 충분히 긴 기간으로 하는 것에 의해, 재차 일어날 수 있는 발진을 방지할 수 있다.

또한, 본 발명의 또 다른 특징에 의하면, 테스트 모드시에 있어서, 발진 검출 신호를 외부 출력 노드에서 모니터하는 것에 의해, 내부 전압 레벨을 직접 모니터하는 것보다 확실하게 발진을 검출하는 것이 가능해진다.

또한, 본 발명의 또 다른 특징에 의하면, 테스트 모드시에 있어서, 내부 강압 전원 회로에 피드백시킨 발진 검출 신호에 의해서 반도체 집적 회로의 정상 동작을 저지하는 것에 의해, 어느 한쪽의 노드를 모니터하지 않고, 내부 전원의 발진을 확인하는 것이 가능해진다.

(발명의 실시예)

이하, 본 발명의 실시예에 대해 도면을 참조하여 상세하게 설명한다. 또, 도면 중 동일 부호는 동일 또는 상당 부분을 나타낸다.

(실시예 1)

도 1을 참조하여, 발진 검출 회로(1)에는, 도시하지 않는 내부 강압 전원 회로의 내부 전원 공급 노드(2)에 발생한 내부 전압 VDL과 기준 전압 VREF가 입력된다.

여기서, 후술하는 바와 같이, 발진 검출 회로(1)에 있어서는, 입력된 기준 전압 VREF에 소정의 변동량을 부가한 전압 레벨이 발진 검출 레벨로서 설정된다.

발진 검출 회로(1)에 있어서, 내부 전압 VDL은, 이 발진 검출 레벨과 비교되어, 발진 검출 레벨보다도 높은 전압 레벨이 일정 기간 내에서 소정의 회수 확인되면 발진 상태에 있는 것으로 인식되어, H 레벨의 발진 검출 신호 ODE가 출력된다.

도 2는 도 1에 나타내는 실시예 1의 반도체 집적 회로에 있어서의 발진 검출 회로(1)의 상세를 나타내는 기능 블럭도이다.

도 2를 참조하여, 도 1의 발진 검출 회로(1)는, 내부 전압 VDL과 발진 검출 레벨을 비교하기 위한 차동 증폭 회로(3)와, 차동 증폭 회로(3)의 출력 노드에 접속된 카운터 회로(4)와, 차동 증폭 회로(3)의 출력 신호를 지연시켜 카운터 회로(4)에 입력하기 위한 복수의 인버터로 구성된 지연단(5)으로 이루어진다.

이 구성에 있어서, 차동 증폭 회로(3)에는, 입력되는 기준 전압 VREF에 근거하여, 소정의 변동량을 부가한 전위가 발진 검출 레벨로서 설정되어 있고, 내부 전압 VDL 및 기준 전압 VREF가 입력되면, 내부 전압 VDL과 발진 검출 레벨과의 사이에서 전압 레벨이 비교되어, 비교 결과로서, H 레벨 및 L 레벨의 2개의 전위의 사이에서 변화되는 발진 정형 신호 OSH가 출력된다.

여기서, 발진 정형 신호 OSH는, 내부 전압 VDL이 발진 검출 레벨보다도 고 전위인 때에는 H 레벨로 되고, 발진 검출 레벨보다도 저 전위인 때에는 L 레벨로 되는 신호이다.

다음에, 차동 증폭 회로(3)로부터 출력된 발진 정형 신호 OSH는, 카운터 회로(4)에 입력된다. 또한, 지연단(5)을 경유한 발진 정형 신호 OSH도, 지연단(5)을 구성하는 인버터의 수에 의해서 결정되는 일정 기간 지연하여, 카운터 리세트 신호 RST로서 카운터 회로(4)에 입력된다.

카운터 회로(4)는, 발진 정형 신호 OSH가 입력되면, 발진 정형 신호 OSH에 나타나는 H 레벨을 계시하는 카운트 동작을 개시한다.

카운트값이 소정 회수에 도달한 것을 확인하면, 카운터 회로(4)는, 내부 전압 VDL이 발진하고 있는 것으로 인식하여 H 레벨의 발진 검출 신호 ODE를 출력한다.

한편, 일정 기간 내에 카운트값이 소정의 회수에 충족되지 않는 경우에는, 카운터 회로(4)는, 지연단(5)을 거쳐서 일정 기간 지연하여 입력되는 카운터 리세트 신호 RST에 의해 리세트되어, 초기 상태로 되돌아간다.

여기서, 카운터 회로(4)에 있어서의 발진 검출을 위한 기간을 일정 기간으로제한한 것은, 부정기적으로 나타나는 노이즈 등을 발진으로 잘못하여 검출하지 않기 위해서이다.

도 3은 도 2의 차동 증폭 회로(3)의 일례의 상세를 나타내는 회로도이다.

도 3을 참조하여, 도 2의 차동 증폭 회로(3)는, p 채널 MOS 트랜지스터(7 및 8)를 부하로 하고, n 채널 MOS 트랜지스터(9 및 10)로 이루어지는 커런트 미러 차동 증폭기와, 커런트 미러 차동 증폭기의 출력 노드인 n 채널 MOS 트랜지스터(10)의 드레인에 접속된 2단의 인버터(11 및 12)로 구성된다.

p 채널 MOS 트랜지스터(7 및 8)의 소스는, 외부 전원 노드(6)에 접속되고, 드레인은, n 채널 MOS 트랜지스터(9 및 10)의 드레인에 각각 접속된다.

p 채널 MOS 트랜지스터(7)는, 게이트가 p 채널 MOS 트랜지스터(8)의 게이트와, p 채널 MOS 트랜지스터(7)의 드레인에 접속되고, p 채널 MOS 트랜지스터(8)로 커런트 미러 회로를 구성한다.

n 채널 MOS 트랜지스터(9)의 게이트는, 내부 전원 공급 노드(2)에 접속되어, 내부 전압 VDL을 수취한다. n 채널 MOS 트랜지스터(10)의 게이트는, 기준 전압 VREF를 수취한다. n 채널 MOS 트랜지스터(9 및 10)의 소스는, 모두 접지 레벨에 접속된다.

도 3의 구성의 차동 증폭 회로(3)에 있어서, 커런트 미러 차동 증폭기의 차동 출력이 출력 노드인 n 채널 M0S 트랜지스터(10)의 드레인에 출력되면, 인버터(11 및 12)를 거쳐서 정형되어, 인버터(12)의 출력 노드로부터 발진 정형 신호 OSH로서 출력된다.

여기서, 커런트 미러 차동 증폭기에 있어서, n 채널 M0S 트랜지스터(10)의 게이트 폭을 n 채널 MOS 트랜지스터(9)의 게이트 폭보다도 크게 하는 것에 의해, 기준 전압 VREF보다도 높은 전압 레벨을 발진 검출 레벨로서 설정할 수 있다.

이것은, n 채널 트랜지스터(10)의 게이트 폭을 n 채널 트랜지스터(9)의 게이트 폭보다도 크게 하는 것에 의해, 차동 증폭기의 출력에는, 차동 입력을 0으로 한 때에 부(負)의 불평형 출력이 나타나기 때문에, 이 불평형 출력을 오프셋 전압으로 하여 입력으로 환산하면, 기준 전압 VREF를 오프셋 전압분만큼 고 전위로 하는 것과 등가이기 때문이다.

또, 발진 검출 레벨을 기준 전압 VREF보다도 고 전위로 하는 것은, 잡음 등 발진 이외의 요인에 의해서 발생하는 약간의 변동도 잘못하여 발진으로서 검출하지 않기 위해서이다.

따라서, 도 3의 커런트 미러 차동 증폭기에 있어서, 내부 전압은, 기준 전압(3)보다도 높은 전압 레벨인 발진 검출 레벨과 비교되게 된다.

그 결과, 내부 전압 VDL이 발진 검출 레벨보다도 높을 때에는, n 채널 MOS 트랜지스터(10)의 드레인의 전위는 H 레벨로 되어, 인버터(11 및 12)를 거쳐서, H 레벨의 발진 정형 신호 OSH가 출력된다.

한편, 내부 전압 VDL이 발진 검출 레벨보다도 낮은 때에는, n 채널 MOS 트랜지스터(10)의 드레인의 전위는 L 레벨로 되어, 인버터(11 및 12)를 거쳐서, L 레벨의 발진 정형 신호 OSH가 출력된다.

도 4는 본 발명의 실시예 1의 반도체 집적 회로에 있어서, 내부 전압 VDL(a)을 수취하여 도 2의 차동 증폭 회로(3)로부터 출력되는 발진 정형 신호 OSH(b) 및 도 2의 카운터 회로(4)로부터 출력되는 발진 검출 신호 ODE(c)의 파형도이다.

도 4의 (a)에 도시하는 바와 같이, 내부 전압 VDL은, 정상 상태이면, 기준 전압 VREF로 유지되지만, 도 10의 내부 전원 공급 노드(2)에 과도하게 전류를 공급하는 것에 의해 기준 전압 VREF에 대해 크게 변동하는 발진 상태로 된다.

도 2의 차동 증폭 회로(3)에 있어서, 도 4의 (a)의 내부 전압 VDL이 입력되면, 기준 전압 VREF 레벨보다 고 전위로 설정된 발진 검출 레벨과 비교된다.

여기서, 내부 전압 VDL이 발진 검출 레벨보다도 높은 경우에는, 도 3의 커런트 미러 차동 증폭기의 출력은 H 레벨로 되고, 도 3의 인버터(11 및 12)를 거쳐서 도 4의 (b)에 나타내는 H 레벨의 발진 정형 신호 OSH가 출력된다.

한편, 내부 전압 VDL이 발진 검출 레벨보다도 낮은 경우에는, 커런트 미러 차동 증폭기의 출력은 L 레벨로 되고, 인버터(11 및 12)를 거쳐서 출력되는 발진 정형 신호 OSH는 L 레벨로 된다.

다음에, 도 4 (b)의 발진 정형 신호 OSH는, 도 2의 카운터 회로(4)에 입력되면, H 레벨로 되는 회수가 카운트된다. 여기서, 카운터 회로(4)는, 소정의 회수(예컨대, 도 4에서는 3 회로 함)의 H 레벨을 확인하면, 내부 전압 VDL이 발진하고 있는 것으로 인식하여, 도 4의 (c)에 나타내는 H 레벨의 발진 검출 신호 ODE를 출력한다.

한편, 카운터 회로(4)에 있어서, 일정 기간 내에 소정 회수의 H 레벨이 확인되지 않는 경우에는, 도 2의 지연단(5)을 거쳐서 입력되는 카운터 리세트 신호 RST에 의해 카운터 회로는 리세트되어 초기 상태로 되돌아간다.

이상과 같이, 본 발명의 실시예 1의 반도체 집적 회로에 의하면, 발진 검출 회로에 있어서, 전압 레벨은, 기준 전압보다도 고 전위로 설정된 발진 검출 레벨과 항상 비교되고, 일정 기간 내에 발진 검출 레벨을 초과한 것이 소정의 회수 확인되면 발진 검출 신호가 출력되는 것에 의해, 테스터 등으로 내부 전압을 모니터하는 것보다 확실하게 발진을 검출하는 것이 가능해진다.

(실시예 2)

도 5는 본 발명의 실시예 2의 반도체 집적 회로에 있어서의 내부 강압 전원 회로의 상세를 나타내는 회로도이다.

도 5를 참조하여, 내부 강압 전원 회로는, 기준 전압 VREF와 내부 전압 VDL과의 전위차를 검출하는 비교기와, 비교 결과에 따라 p 채널 M0S 트랜지스터로 이루어지는 드라이브 트랜지스터(17 및 18)를 제어하는 귀환 루프로 이루어진다.

도 5의 실시예 2의 내부 강압 전원 회로는, 도 10에 나타내는 종래의 내부 강압 전원 회로와 비교하여, 드라이브 트랜지스터(17)는, 외부 전원 노드(6)에 병렬로 접속된 2개의 드라이브 트랜지스터(17 및 18)로 치환되고, 또한, 드라이브 트랜지스터(17)의 드레인과 내부 전원 공급 노드(2)와의 사이에는, p 채널 MOS 트랜지스터(19)가 접속되는 점에서 상위하고 있고, 공통하는 부분에 대해서는, 설명을 반복하지 않는다.

이 구성에 있어서, 드라이브 트랜지스터(17)의 소스는 외부 전원 노드(6)에접속되고, 드레인은 p 채널 MOS 트랜지스터(19)의 소스에 접속된다. 드라이브 트랜지스터(18)의 소스는 외부 전원 노드(6)에 접속되고, 드레인은 내부 전원 공급 노드(2)에 접속된다.

또한, 드라이브 트랜지스터(17 및 18)의 게이트는, 각각 비교 회로의 출력 노드인 n 채널 MOS 트랜지스터(15)의 드레인에 접속되고, 모두 전원 드라이브 신호 DRV가 입력된다.

한편, p 채널 MOS 트랜지스터(19)의 게이트는, 발진 검출 회로(1)의 출력 노드에 접속되어 있고, 발진 검출 신호 ODE가 입력된다. p 채널 MOS 트랜지스터(19)는, 발진 검출 신호 ODE에 따라서, 드라이브 트랜지스터(17)의 드레인과 내부 전원 공급 노드(2)를 전기적으로 결합하기 때문에, 드라이브 트랜지스터(17)로부터 내부 전원 공급 노드(2)에 공급하는 전류량을 조정하는 드라이브 사이즈 조정 트랜지스터로서 기능한다.

도 5의 구성의 내부 강압 전원 회로에 있어서, 드라이브 트랜지스터(17 및 18)의 게이트에 전원 드라이브 신호 DRV가 입력되면, 각각의 트랜지스터로부터 내부 전원 공급 노드(2)에 전류가 공급되는 것에 의해, 내부 전압 VDL의 변동이 억제된다.

여기서, 내부 전압 VDL이 발진하고, 발진 검출 회로(1)가 발진을 검출하여 출력하는 H 레벨의 발진 검출 신호 ODE가 p 채널 MOS 트랜지스터(19)의 게이트에 입력되면, 게이트의 전위는 H 레벨로 되어 p 채널 MOS 트랜지스터(19)는 오프된다.

따라서, 드라이브 트랜지스터(17)로부터 내부 전원 공급 노드(2)로의 전류의공급은 정지되고, 드라이브 트랜지스터(18)로부터만 전류가 공급된다.

그 결과, 내부 강압 전원 회로의 전류 공급 능력이 저하하기 때문에, 공급 과잉에 의해 발생한 내부 전압 VDL의 발진은 억제되게 된다.

이상과 같이, 본 발명의 실시예 2에 의하면, 내부 강압 전원 회로에 피드백시킨 발진 검출 신호를 이용하여 내부 강압 전원 회로의 전류 공급 능력을 저하하는 것에 의해, 내부 강압 전원 회로에 있어서 발진을 자발적으로 억제하는 것이 가능해진다.

(실시예 3)

도 6은 본 발명의 실시예 3의 반도체 집적 회로에 있어서의 내부 강압 전원 회로의 구성을 설명하는 회로도이다.

도 6의 내부 강압 전원 회로는, 도 5에 나타내는 실시예 2의 내부 강압 전원 회로와 비교하여, 발진 검출 회로(1)의 출력 노드에 지연단(20)을 마련한 점에서 상이하고, 공통하는 부분에 관해서는, 설명을 반복하지 않는다.

도 6을 참조하여, 지연단(20)은, 직렬 접속된 복수의 인버터로 구성되고, 발진 검출 회로(1)로부터 출력되는 발진 검출 신호 ODE를 일정 기간 지연시키고, 발진 검출 신호 리세트 신호 ODERST로서 발진 검출 회로(1)에 귀환한다.

이것에 의해, 발진 검출 회로(1)로부터 출력되는 H 레벨의 발진 검출 신호 ODE는, 지연단(20)에서 결정되는 일정 기간 경과 후에 입력된 발진 검출 신호 리세트 신호 ODERST에 의해 불활성화되어 L 레벨의 발진 검출 신호 ODE로 된다.

따라서, p 채널 MOS 트랜지스터(19)는, H 레벨의 발진 검출 신호 ODE의 입력시로부터 일정 기간 지연하여, L 레벨의 발진 검출 신호 ODE를 게이트에 수취하게 된다. 이것에 의해, p 채널 MOS 트랜지스터(19)는, 게이트의 전위가 H 레벨로부터 L 레벨로 변화되기 때문에, 오프 상태로부터 온 상태로 이행한다.

이 결과, 드라이브 트랜지스터(17)와 내부 전원 공급 노드(2)는 전기적으로 결합되고, 내부 전원 공급 노드(2)로의 전류 공급이 재개되는 것으로 된다.

즉, 도 6의 내부 강압 전원 회로는, 발진이 검출되면 전류 공급 능력을 낮추는 것에 의해 내부 전압 VDL의 발진을 억제할 수 있는 한편, 공급 능력을 저하시킨 대로의 상태에서는 내부 전압 VDL 레벨이 저하하게 되기 때문에, 일정 기간 경과 후에는 공급 능력을 회복하여 내부 전압 VDL을 기준 전압 VREF의 전압 레벨로 유지할 수 있다.

또, 이 일정 기간은, 도 6의 지연단(20)을 구성하는 인버터의 수를 조정하는 것에 의해, 전류 공급 능력을 저하시키고 나서 내부 전압 VDL의 발진이 억제하기까지의 기간보다 충분히 긴 기간으로 설정된다. 이것은, 발진 검출시로부터 짧은 기간에 공급 능력을 회복시킴으로써 다시 내부 전압 VDL의 발진이 일어날 수 있는 위험성을 고려한 것이다.

도 7에, 본 발명의 실시예 3의 반도체 집적 회로의 내부 강압 전원 회로에 있어서의 내부 전압 VDL의 파형도(a)와, 이것에 근거하여 발생하는 발진 정형 신호 OSH(b), 발진 검출 신호 ODE(c) 및 발진 검출 신호 ODE를 지연시켜 발생하는 발진 검출 신호 리세트 신호 ODERST(d)의 파형도를 나타낸다.

도 7을 참조하여, 내부 전압 VDL(a)을 수취하여 도 2의 차동 증폭 회로(3)로부터 출력되는 발진 정형 신호 OSH(b)는, 카운터 회로(4)에 있어서, H 레벨로 되는 회수가 소정의 회수(도 7에서는 3회로 함)에 미치면, 발진이라고 인식되어, H 레벨의 발진 검출 신호 ODE(c)가 출력된다.

도 6의 내부 강압 전원 회로에 있어서, p 채널 MOS 트랜지스터(19)는, 게이트에 H 레벨의 발진 검출 신호 ODE를 수신하면 오프하여, 드라이브 트랜지스터(17)로부터 내부 전원 공급 노드(2)로의 전류 공급을 정지한다. 이것에 의해 전류 공급 능력은 저감되어, 내부 전압 VDL의 발진이 억제된다.

또한, 발진 검출 신호 ODE는, 도 6의 지연단(20)을 거쳐서, 도 7의 (d)에 도시하는 바와 같이, 발진 검출시부터 충분히 긴 기간을 경과하여, 발진 검출 신호 리세트 신호 ODERST로서 발진 검출 회로(1)에 입력된다.

도 7의 (c)의 발진 검출 신호 ODE는, 발진 검출 신호 리세트 신호 ODERST에 의해 불활성화되어, L 레벨로 된다. 도 6의 p 채널 MOS 트랜지스터(19)는, L 레벨의 발진 검출 신호 ODE를 수신하면 온하여, 드라이브 트랜지스터(17)로부터 내부 전원 공급 노드(2)로의 전류 공급을 재개한다. 이것에 의해 내부 강압 전원 회로의 전류 공급 능력은 회복되어, 내부 전압 VDL을 다시 기준 전압 VREF 레벨로 유지할 수 있다.

이상과 같이, 본 발명의 실시예 3에 의하면, 내부 강압 전원 회로에 있어서 발진 검출 회로로부터 피드백된 발진 검출 신호를 이용하여 전류 공급 능력을 저감하는 것에 의해, 발진을 자발적으로 억제할 수 있음과 동시에, 일정 기간 경과 후에 발진 검출 신호를 불활성화시키는 것에 의해, 발진 억제를 위해 저하한 전류 공급 능력을 회복하여 내부 전압 레벨의 저하를 방지하는 것이 가능해진다.

(실시예 4)

도 8은 본 발명의 실시예 4의 반도체 집적 회로에 있어서 발진 검출에 관한 부분을 추출하여 설명하는 회로도이다.

도 8을 참조하여, 발진 검출 회로(1)의 출력 노드는, 테스트 모드 회로로서의 n 채널 MOS 트랜지스터(22)의 드레인에 접속된다.

n 채널 MOS 트랜지스터(22)는, 드레인에 발진 검출 신호 ODE가 입력됨과 동시에, 게이트에 테스트 모드 신호 TE가 입력된다. 또, 소스는 외부 출력 노드(21)에 접속된다.

이 구성에 있어서, 반도체 집적 회로(100)를 미리 테스트 모드에 엔트리해 두고, H 레벨의 테스트 모드 신호 TE를 입력한다. 이것에 의해, n 채널 MOS 트랜지스터(22)는 온된다.

이 상태에 있어서, 발진 검출 회로(1)로부터 출력되는 발진 검출 신호 ODE를 수신하면, n 채널 MOS 트랜지스터(22)의 소스를 거쳐서, 외부 출력 노드(21)에 발진 검출 신호 ODE가 출력된다.

따라서, 외부 출력 노드(21)를 모니터하면, 내부 전압 VDL의 발진을 확인할 수 있다.

이상으로 나타내는 바와 같이, 본 발명의 실시예 4에 의하면, 테스트 모드시에 있어서, 발진 검출 신호를 외부 출력 노드에서 모니터하는 것에 의해, 내부 전압 레벨을 직접 모니터하는 것보다도 확실하게 발진을 검출하는 것이 가능해진다.

(실시예 5)

도 9는 본 발명의 실시예 5의 반도체 집적 회로에 있어서의 내부 강압 전원 회로의 구성을 설명하는 회로도이다.

도 9를 참조하여, 실시예 5의 내부 강압 전원 회로는, 도 10의 종래의 내부 강압 전원 회로와 비교하여, 외부 전원 노드(6)에 소스가 접속된 드라이브 트랜지스터(17 및 18)와, 드라이브 트랜지스터(17 및 18)의 드레인과 내부 전원 공급 노드(2)와의 사이에 접속된 p 채널 MOS 트랜지스터(19 및 25)와, 내부 전원 공급 노드(2)와 접지 레벨과의 사이에 접속된 n 채널 MOS 트랜지스터(26)와, 2 입력 NAND 회로(23) 및 인버터(24)를 포함하는 점에서 상위하고 있고, 공통하는 부분에 관해서는 설명을 반복하지 않는다.

2 입력 NAND 회로(23)의 제 1 입력 노드는 발진 검출 회로(1)의 출력 노드에 접속되고, 제 2 입력 노드는 도시하지 않는 테스트 모드 신호 TE의 출력 노드에 접속된다. 2 입력 NAND 회로(23)의 출력 노드는 인버터(24)의 입력 노드에 접속된다.

인버터(24)의 출력 노드는, p 채널 MOS 트랜지스터(19 및 25)와 n 채널 MOS 트랜지스터(26)의 게이트에 접속된다.

n 채널 MOS 트랜지스터(26)의 드레인은, 내부 전원 공급 노드(2)에 접속됨과동시에, p 채널 MOS 트랜지스터(19 및 25)의 드레인에 접속되며, 소스는 접지 레벨에 접속된다.

이상의 구성에 있어서, 2 입력 NAND 회로(23)는, 발진 검출 신호 ODE 및 테스트 모드 신호 TE를 제 1 및 제 2 입력 노드에 수취하면, 출력 신호를 인버터(24)의 입력 노드에 출력한다.

H 레벨의 테스트 모드 신호 TE를 2 입력 NAND 회로(23)의 제 1 입력 노드에 입력하는 것에 의해, H 레벨의 발진 검출 신호 ODE는, 2 입력 NAND 회로(23)로부터 논리가 반전되어 L 레벨의 신호로서 출력된다. 인버터(24)에 있어서 또한 반전되어, H 레벨의 발진 검출 신호 ODE로서, p 채널 MOS 트랜지스터(19 및 25) 및 n 채널 MOS 트랜지스터(26)의 게이트에 입력된다.

p 채널 MOS 트랜지스터(19 및 25)는, H 레벨의 발진 검출 신호 ODE를 수신하면, 게이트의 전위가 H 레벨로 되어 오프된다. 이것에 의해, 드라이브 트랜지스터(17 및 18)로부터의 내부 전원 공급 노드(2)로의 전류 공급은 정지된다.

또한, n 채널 MOS 트랜지스터(26)는, H 레벨의 발진 검출 신호 ODE를 수신하면, 게이트의 전위가 H 레벨로 되어 온된다.

이상의 결과, 내부 전원 공급 노드(2)는 접지 레벨과 쇼트(short)되게 되어, 반도체 집적 회로(100)는 정상으로 동작하지 않기 때문에, 어느 한쪽의 노드를 모니터하지 않고, 내부 전압 VDL이 발진하고 있는 것을 확인할 수 있다.

이상과 같이, 본 발명의 실시예 5에 의하면, 테스트 모드시에 있어서, 내부 강압 전원 회로에 피드백시킨 발진 검출 신호에 의해서 반도체 집적 회로의 정상동작을 저지하는 것에 의해, 어느 한쪽의 노드를 모니터하지 않고, 내부 전원의 발진을 확인하는 것이 가능해진다.

이상과 같이, 본 발명에 의하면, 발진 검출 회로는, 내부 강압 전원 회로에서 발생한 내부 전압 레벨이 기준 전압보다 고 전위로 설정된 발진 검출 레벨을 일정 기간 내에 소정의 회수를 초과한 경우에는, 발진이라고 인식하여 발진 검출 신호를 출력하는 것보다, 발진을 보다 확실하게 검출할 수 있다.

또한, 본 발명에 의하면, 발진 검출 회로로부터 발진 검출 신호를 내부 강압 전원 회로에 피드백하고, 이 발진 검출 신호를 이용하여 내부 전원 공급 노드로의 전류 공급 능력을 저하시키는 것에 의해, 발진을 자발적으로 억제하는 것이 가능해진다.

또한, 본 발명에 의하면, 발진 검출 회로로부터 피드백한 발진 검출 신호를 이용하여, 내부 강압 전원 회로에 있어서의 전류 공급 능력을 저감하여 발진을 억제함과 동시에, 발진 검출시부터 일정 기간 경과 후에 있어서는, 발진 검출 신호를 불활성화시키는 것에 의해, 발진 억제를 위해 저감한 전류 공급 능력을 회복할 수 있다.

또한, 본 발명에 의하면, 테스트 모드 회로에 의해서 발진 검출 신호를 반도체 집적 회로의 외부에 출력하는 것에 의해, 테스트 모드시에 발진을 검출하는 것이 가능해진다.

또한, 본 발명에 의하면, 테스트 모드 회로에 의해서 출력된 발진 검출 신호를 내부 강압 전원 회로에 피드백하고, 발진 검출 신호에 의해 반도체 집적 회로의 정상 동작을 저지시킴으로써 발진을 검출할 수 있다.

Claims (3)

1. 외부 전원 전압보다도 낮은 내부 전압을 내부 전원 공급 노드로부터 내부 회로에 수취하여 동작하는 반도체 집적 회로로서,

   외부 전원 전압을 목표 레벨에 상응하는 기준 전압까지 강하한 상기 내부 전압을 상기 내부 전원 공급 노드에 생성하는 내부 강압 전원 회로와,

   일정 기간 내에, 상기 내부 전압의 상기 기준 전압에 대한 소정의 변동량 이상의 변동을 소정의 회수 확인하면, 발진 검출 신호를 출력하는 발진 검출 회로

   를 구비하는 반도체 집적 회로.
2. 제 1 항에 있어서,

   상기 내부 강압 전원 회로는,

   상기 발진 검출 회로로부터 상기 발진 검출 신호를 수신하면, 상기 내부 전원 공급 노드로의 전류 공급 능력을 낮추는 반도체 집적 회로.
3. 제 2 항에 있어서,

   상기 발진 검출 회로는,

   상기 발진 검출 신호 출력시로부터 소정의 기간의 경과 후에, 상기 발진 정형 신호를 불활성화하고,

   상기 내부 강압 전원 회로는,

   상기 기준 전압과 상기 내부 전압을 비교하여, 비교 결과에 따른 신호를 출력하는 비교 회로와,

   상기 비교 회로의 출력 신호에 따라서, 상기 내부 전원 공급 노드에 전류를 공급하여 상기 내부 전압을 생성하는 드라이브 트랜지스터와,

   상기 발진 검출 신호에 따라서, 상기 드라이브 트랜지스터와 상기 내부 전원 공급 노드를 전기적으로 결합하는 제 1 전계 효과형 트랜지스터를 구비하며,

   상기 불활성화된 발진 검출 신호를 수신하면, 상기 제 1 전계 효과형 트랜지스터를 온하여, 상기 내부 전원 공급 노드로의 전류 공급을 재개하는 반도체 집적 회로.