KR20200125006A - 출력 전압의 발진을 검출하는 전력 변환기 - Google Patents

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Abstract

출력 전압의 발진을 검출하는 전력 변환기가 제공된다. 전력 변환기는 인덕터가 교번적으로 접속 또는 분리되게 스위칭하고 인덕터를 흐르는 전류에 의해 출력 전압을 발생하는 스위칭 레귤레이터와, 출력 전압에서 일어나는 발진을 검출하고 발진이 검출하고자 하는 발진 주파수 검출 범위에 속하는지를 판단하여 발진 검출 신호를 출력하는 발진 검출부를 포함한다. 발진 검출부는, 증폭된 출력 전압의 레벨을 제1 및 제2 기준 전압들의 레벨들과 비교하여 발진 신호를 생성하고, 발진 신호의 주파수에 반비례하게 생성된 센싱 전압을 제1 및 제2 임계 전압들과 비교하여 검출 신호를 생성하고; 발진 신호와 검출 신호에 기초하여 생성된 듀티 사이클 신호의 전압 레벨을 제1 및 제2 제한 전압들과 비교하여 발진 검출 신호를 생성하고 전력 검출기의 외부의 PMIC 및/또는 시스템으로 출력한다.

Description

출력 전압의 발진을 검출하는 전력 변환기 {Power converter for detecting and selectively suppressing oscillations of output voltage}
본 발명은 전력 변환기(power converter)에 관한 것으로서, 더욱 상세하게는 전력 변환기의 출력 전압에서 야기되는 발진을 검출하는 방법 및 장치에 관한 것이다.
최근 스마트 폰이나 태블릿 PC 등과 같은 모바일 기기들의 사용이 급증하면서 효율적인 전력 관리에 대한 요구 증가로 전력 관리 집적회로 칩(Power Management Integrated circuit Chip: PMIC)이 중요한 이슈로 떠오르고 있다. 전자 어플리케이션들(electronic applications)에 들어가는 디스플레이 패널은 사이즈가 커지는 동시에 고화질이 요구되는 데, 이에 대해 소비 전력을 최소화하고 효율을 얼마나 높이냐 하는 것이 디스플레이용 PMIC의 관건이 되고 있다. 기본적으로, 디스플레이 패널은 구동시키는 전압이 높고 전력 효율이 높은 전원을 요구하기 때문에, 펄스 폭 변조(Pulse Width Modulation: PWM) DC(Direct Current)-DC 변환기와 같은 스위칭 레귤레이터들이 사용되고 있다.
스위칭 레귤레이터는, 예를 들어, 램프 신호를 이용하여 PWM 신호를 생성하고 PWM 신호에 기초하여 입력 전압을 스텝 업(step up) 하거나 스텝 다운(step down)하여 원하는 출력 전압을 생성할 수 있다. 스위칭 레귤레이터 어플리케이션들에서, 출력 전압이 입력 전압 보다 높으면 부스트(Boost) 변환기라 칭하고, 출력 전압이 입력 전압 보다 낮으면 벅(Buck) 변환기라 칭한다.
안정적으로 출력 전압을 제공하는 스위칭 레귤레이터에 대한 요구가 존재한다. 그러나, 스위칭 레귤레이터는 온도와 같은 외부 환경 변화와 함께 반도체 소자의 열화로 인해 불안정성에 직면할 수 있다. 이러한 불안정성으로 인해 스위칭 레귤레이터의 출력 전압이 발진할 수 있다.
본 발명의 목적은 출력 전압의 발진을 검출하여 발진 검출 신호를 출력하는 전력 변환기, 그것에 포함되는 발진 검출부 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시예들에 따른 외부 전원 전압을 입력받아 타겟 레벨을 갖는 출력 전압을 발생하는 전력 변환기는, 외부 전원 전압으로부터 인덕터가 교번적으로 접속 또는 분리되게 스위칭하도록 구성되고 인덕터를 흐르는 전류에 의해 출력 전압을 발생하도록 구성되는 스위칭 레귤레이터, 그리고 출력 전압에서 일어나는 발진을 검출하도록 구성되고 발진이 검출하고자 하는 발진 주파수 검출 범위에 속하는지를 판단하여 발진 검출 신호를 출력하도록 구성되는 발진 검출부를 포함한다.
본 발명의 실시예들에 따른 소스 전압의 발진을 검출하는 발진 검출부는, 소스 전압을 입력하고 소스 전압을 증폭하고 증폭된 소스 전압의 레벨을 제1 및 제2 기준 전압들의 레벨들과 비교하여 발진 신호를 생성하도록 구성되는 주파수 측정부, 발진 신호와 클럭 신호에 기초하여 센싱 전압을 생성하고 센싱 전압을 제1 및 제2 임계 전압들과 비교하여 검출 신호를 생성하도록 구성되는 주파수 검출부, 그리고 발진 신호와 검출 신호에 기초하여 듀티 사이클 신호를 생성하고 듀티 사이클 신호의 전압 레벨을 제1 및 제2 제한 전압들과 비교하여 발진 검출 신호를 생성하도록 구성되는 듀티 사이클 검출부를 포함한다.
본 발명의 실시예들에 따른 전력 변환기의 출력 전압에서 야기되는 발진을 검출하는 방법은, 출력 전압을 입력하고 출력 전압을 증폭하고 증폭된 출력 전압의 레벨을 제1 및 제2 기준 전압들의 레벨들과 비교하여 발진 신호를 생성하는 단계, 발진 신호와 클럭 신호에 기초하여 센싱 전압을 생성하고 센싱 전압을 제1 및 제2 임계 전압들과 비교하여 검출 신호를 생성하는 단계, 발진 신호와 검출 신호에 기초하여 듀티 사이클 신호를 생성하고 듀티 사이클 신호의 전압 레벨을 제1 및 제2 제한 전압들과 비교하여 발진 검출 신호를 생성하는 단계, 그리고 발진 검출 신호를 상기 전력 변환기의 외부로 출력하는 단계를 포함한다.
본 발명의 실시예들에 따른 전력 변환기는, 출력 전압의 발진이 발진 검출 주파수 범위에 속하는지를 검출하여 생성된 발진 검출 신호를 전력 변환기의 외부 시스템들로 출력함으로써, 출력 전압을 제공받는 시스템에서 안정적인 동작을 위한 조치를 취할 수 있다. 이에 따라, 시스템의 동작 안정화를 꾀할 수 있다.
도 1은 본 발명의 실시예에 따른 전력 변환기를 개념적으로 설명하는 도면이다.
도 2는 도 1의 스위칭 레귤레이터를 보여주는 블록도이다.
도 3은 도 2의 스위칭 레귤레이터의 동작을 설명하는 타이밍도이다.
도 4a 내지 도 4d는 도 2의 스위칭 레귤레이터의 출력 전압 파형을 보여주는 도면들이다.
도 5는 도 2의 스위칭 레귤레이터가 동작할 때 출력 전압에서 관찰되는 주파수 특성 프로파일을 개략적으로 보여주는 도면이다.
도 6은 도 1의 발진 검출부를 설명하는 블록도이다.
도 7a 및 도 7b는 도 6의 주파수 측정부를 설명하는 예시적인 도면들이다.
도 8은 도 7a 및 도 7b의 주파수 측정부들의 동작을 설명하는 타이밍도이다.
도 9 및 도 10은 도 6의 주파수 검출부를 설명하는 예시적인 도면들이다.
도 11은 도 9 및 도 10의 주파수 검출부의 동작을 설명하는 타이밍도이다.
도 12a 내지 도 12c는 도 6의 듀티 사이클 검출부를 설명하는 예시적인 도면들이다.
도 13은 도 6의 듀티 사이클 검출부를 설명하는 예시적인 도면이다.
도 14는 도 13의 듀티 사이클 검출부의 동작을 설명하는 타이밍도이다.
도 15는 본 발명의 전력 변환기의 동작을 설명하는 타이밍도이다.
도 16은 본 발명의 전력 변환기를 채용하는 시스템을 나타내는 블록도이다.
도 1은 본 발명의 실시예들에 따른 전력 변환기를 개념적으로 설명하는 도면이다.
도 1을 참조하면, 전력 변환기(100)는 외부 전원 전압(VEXT)을 입력받아 타겟 레벨을 갖는 출력 전압(VOUT)을 발생하도록 구성(configure)될 수 있다. 전력 변환기(100)는 외부 전원 전압(VEXT)을 감소시키고 전자 장치들(또는 부하 포인트들, RLOAD)에 DC 전압을 분배(distribute)하기 위해 사용되는 스텝 다운 스위칭 레귤레이터로 구성될 수 있다. 외부 전원 전압(VEXT)은 전력 변환기(100)의 전원으로 사용되는 배터리 전압일 수 있다. 전력 변환기(100)는 PWM 스텝 다운 변환기의 예시적인 맥락(context)에서 설명된다. 본 개시 내용의 하나 이상의 특징은 다른 유형의 PWM 어플리케이션들, 예컨대 부스트 레귤레이터(또는 변환기), 벅-부스트 레귤레이터(또는 변환기) 등에 활용(utilized) 될 수 있다.
전력 변환기(100)는 스위칭 레귤레이터(110)와 발진 검출부(120)를 포함할 수 있다. 스위칭 레귤레이터(110)는, 외부 전원 전압(VEXT)을 입력받아 부하(RLOAD)에 외부 전원 전압(VEXT) 보다 낮은 레벨의 출력 전압(VOUT)을 제공할 수 있다. 발진 검출부(120)는 출력 전압(VOUT)을 모니터링하여 출력 전압(VOUT)의 발진을 검출하여 발진 검출 신호(SFOC_DET)를 출력할 수 있다. 스위칭 레귤레이터(110)의 출력 전압(VOUT)은 발진 검출부(120)에서 검출하고자 하는 발진의 소스 전압으로 이용되도록 구성될 수 있다.
발진 검출 신호(SFOC_DET)는 전력 변환기(100)의 외부로 출력되도록 구성될 수 있다. 발진 검출 신호(SFOC_DET)는 전력 변환기(100)가 포함되는 PMIC와 같은 디바이스 또는 시스템으로 출력될 수 있다. 또는, 발진 검출 신호(SFOC_DET)는 전력 변환기(100) 내부의 제어부로 출력될 수 있다. 제어부, 디바이스 또는 시스템은 발진 검출 신호(SFOC_DET)에 응답하여 안정적인 동작을 위한 조치를 취할 수 있다. 이러한 조치는 하드웨어 형태로 구현되거나 소프트웨어 형태로 구현될 수 있다. 예시적으로, 제어부, 디바이스 또는 시스템은 출력 전압(VOUT)에서 일어나는 발진이 사라질 때까지 스위칭 레귤레이터(110)의 동작이 디세이블되도록 제어할 수 있다.
도 2는 도 1의 스위칭 레귤레이터(110)를 보여주는 블록도이다.
도 2를 참조하면, 스위칭 레귤레이터(110)는 전압 분배기(210), 에러 증폭기(220), 비교기(230), 클럭 발생기(240), 타이밍 로직부(250), 스위치 블락(260), 인덕터(L), 그리고 출력 커패시터(C)를 포함할 수 있다. 하기에서 이해될 바와 같이, 스위칭 레귤레이터(110)는 외부 전원 전압(VEXT)에 그리고 외부 전원 전압(VEXT)으로부터 인덕터(L)를 교번적으로 접속 또는 분리(alternately connect and disconnect)시키기 위해 스위치 블락(260)의 스위치들(SW1, SW2)이 턴온되는 듀티 사이클이 변경되도록 구성하고, 인덕터(L)가 에너지를 저장하고 그 에너지를 방전함에 따라 외부 전원 전압(VEXT) 보다 작은 출력 전압(VOUT)이 출력되도록 구성될 수 있다.
전압 분배기(210)는 출력 노드(112)와 접지 전압(VSS) 노드의 사이에 직렬 연결되는 제1 저항(R1)과 제2 저항(R2)을 포함하고, 피드백 전압(VFB)을 출력할 수 있다. 제1 및 제2 저항들(R1, R2)의 저항 값들은 동일하거나 동일하지 않을 수 있다. 피드백 전압(VFB)은 제1 및 제2 저항들(R1, R2)이 연결되는 노드(212)에서 출력되고, 에러 증폭기(220)의 반전 입력 단자(-)로 전달된다. 전압 분배기(210)는 출력 전압(VOUT)을 하향 분배(devided down)하여 비례적으로 작은 피드백 전압(VFB)을 제공할 수 있다.
에러 증폭기(220)는 피드백 전압(VFB)과 기준 전압(VREF) 사이의 전압차를 증폭하여 에러 신호(ERR)를 출력할 수 있다. 기준 전압(VREF)은 전력 변환기(100) 내부에서 특정 전압 레벨을 갖도록 생성되고, 에러 증폭기(220)의 비반전 입력 단자(+)에 제공될 수 있다. 예를 들어, 피드백 전압(VFB)이 기준 전압(VREF) 보다 높으면(above), 에러 신호(ERR)의 전압 레벨은 전압차에 따라 감소될 수 있다. 피드백 전압(VFB)이 기준 전압(VREF) 보다 낮으면(below), 에러 신호(ERR)의 전압 레벨은 전압차에 따라 증가될 수 있다.
비교기(230)는 비반전 입력 단자(+)에 에러 신호(ERR)를 수신하고 반전 입력 단자(-)에 램프 신호(RAMP)를 비교하여 PWM 신호를 생성할 수 있다. 램프 신호(RAMP)는 삼각 파형의 램프 신호로서 클럭 발생기(240)에서 제공될 수 있다. 에러 신호(ERR)가 램프 신호(RAMP) 보다 크면(above), 비교기(230)는 로직 하이 상태를 갖는 PWM 신호를 생성할 수 있다. 에러 신호(ERR)가 램프 신호(RAMP) 보다 작으면(below), PWM 신호는 로직 로우 상태를 가질 수 있다.
클럭 발생기(240)는 램프 신호(RAMP)와 타이밍 로직부(250)로 제공되는 클럭 신호(CLOCK)를 발생할 수 있다. 실시예에 따라, 클럭 발생기(240)는 클럭 신호(CLOCK)의 주기(또는 주파수)를 랜덤하게 변화시킬 수 있다.
타이밍 로직부(250)는 PWM 신호와 클럭 신호(CLOCK)를 수신하고, 스위치 블락(260)의 시리즈 스위치(series switch: SW1)와 션트 스위치(shunt switch: SW2)가 배타적으로 동작(exclusively function)하도록 시리즈 및 션트 제어 신호들(SC1, SC2)을 제공할 수 있다. 즉, 타이밍 로직부(250)는 시리즈 스위치(SW1)가 온 일 때 션트 스위치(SW2)는 오프시키고, 시리즈 스위치(SW1)가 오프 일 때 션트 스위치(SW2)를 온시킬 수 있다. 타이밍 로직부(250)는 시리즈 및 션트 제어 신호들(SC1, SC2)을 이용하여 시리즈 및 션트 스위치들(SW1, SW2)의 상대적인 타이밍을 제어할 수 있다.
스위치 블락(260)은 드라이버 증폭기들(261, 262)과 외부 전원 전압(VEXT) 노드와 접지 전압(VSS) 노드 사이에 직렬 연결되는 시리즈 및 션트 스위치들(SW1, SW2)을 포함할 수 있다. 시리즈 스위치(SW1)와 션트 스위치(SW2)가 연결되는 스위치 노드(263)와 출력 노드(112)의 사이에 인덕터(L)가 연결되고, 출력 노드(112)와 접지 전압(VSS) 노드 사이에 출력 커패시터(C)가 연결될 수 있다.
시리즈 및 션트 스위치들(SW1, SW2)은 상대적으로 큰 스위칭 트랜지스터들로 구현될 수 있다. 타이밍 로직부(250)에서 제공되는 시리즈 및 션트 제어 신호들(SC1, SC2)은 시리즈 및 션트 스위치들(SW1, SW2)을 제어하는 데 사용되기 전에 증폭이 요구된다. 드라이버 증폭기들(261, 262)은 인버터들의 캐스캐이드로 구성되고, 각 인버터는 이전 스테이지 보다 크고, 마지막 스테이지의 인버터는 수 밀리미터 크기의 시리즈 및 션트 스위치들(SW1, SW2)의 커패시턴스를 구동할 정도로 충분히 크게 설계될 수 있다.
PMW 동작의 각 스위칭 사이클 동안, 시리즈 스위치(SW1)가 턴온되고 션트 스위치(SW2)가 턴오프되는 구간(period)에서 외부 전원 전압(VEXT)으로부터 스위치 노드(263)로 전력 전송이 일어나고, 인덕터(L) 전류가 증가할 수 있다. 시리즈 스위치(SW1)가 턴오프되고 션트 스위치(SW2)가 턴온되는 구간에서 인덕터(L) 전류가 감소할 수 있다. 이러한 동작들을 통해 인덕터(L)에 축적(build up)되는 에너지가 출력 커패시터(C)에 충전되어 출력 전압(VOUT)을 생성(yield)할 수 있다.
도 3은 도 2의 스위칭 레귤레이터(110)의 동작을 설명하는 타이밍도이다.
도 3을 참조하면, t1 시점에서, 클럭 신호(CLOCK)가 하이 펄스로 진행(go)하고, 램프 신호(RAMP)가 에러 신호(ERR) 레벨 아래의 낮은 레벨로 강하(drop) 할 수 있다. 램프 신호(RAMP)의 강하 동안, 램프 신호(RAMP) 레벨은 에러 신호(ERR) 레벨과 교차하고, 비교기(230)에서 출력되는 PWM 신호는 로직 하이 상태로 천이할 수 있다.
t2 시점에서, 클럭 신호(CLOCK)가 하이에서 로우로 천이하고, 램프 신호(RAMP)가 램핑 업(ramping up)을 시작할 수 있다. 대략 t2 시점에서, 시리즈 스위치(SW1)가 턴온되고, 외부 전원 전압(VEXT)으로부터 스위치 노드(263)로 전력 전송이 일어나서 스위치 노드(263)의 전압(VSW)이 하이로 진행할 수 있다.
t3 시점에서, 램핑하는 램프 신호(RAMP)가 에러 신호(ERR) 레벨과 교차할 때, PWM 신호는 하이-투-로우 천이할 수 있다. 대략 t3 시점에서 t4 시점까지, 션트 스위치(SW2)가 턴온되고, 인덕터(L) 전류가 감소하여 스위치 노드(263)의 전압(VSW)이 로우로 진행할 수 있다.
여기에서, PMW 동작의 각 스위칭 사이클(TSW) 동안, 시리즈 스위치(SW1)가 턴온되는 구간(TSW1)과 션트 스위치(SW2)가 턴온되는 구간(TSW2) 사이에는 두 스위치들(SW1, SW2)이 동시에 턴온되지 않도록 하기 위하여, 데드 시간이 내재될 수 있다(interpose). 데드 시간은 외부 전원 전압(VEXT)에서 접지 전압(VSS)으로 바로 흐르는 전류로 인한 과도한 전력 소모(excessive power dissipation)와 이로 인해 발생할 수 있는 신뢰성 손상(possible reliability impairment)을 방지하기 위하여 설정될 수 있다.
PMW 동작의 스위칭 사이클(TSW)에 따라 시리즈 스위치(SW1)와 션트 스위치(SW2)의 턴온 및 턴오프 상태들에 따라 반복적으로 증가 및 감소하는 스위치 노드(263)의 전압(VSW)이 인덕터(L)와 출력 커패시터(C)에 의해 평활(smoothing)되어, 타겟 레벨을 갖는 출력 전압(VOUT)이 출력될 수 있다. 출력 전압(VOUT)의 평균 전압 값(VOUT<avg>)은 외부 전원 전압(VEXT) 레벨 보다 낮게 출력되고 출력 전압(VOUT)의 타겟 레벨로 출력되도록 구성될 수 있다.
도 4a 내지 도 4d는 도 2의 스위칭 레귤레이터(110)의 출력 전압(VOUT) 파형을 보여주는 도면들이다.
도 4a를 참조하면, 스위칭 레귤레이터(110)의 스위칭 동작에 따라, 출력 전압(VOUT)은 외부 전원 전압(VEXT) 레벨 보다 낮은 소정의 피크-투-피크 전압을 가지고 일정한 주파수로 발진하는 것을 볼 수 있다. 예시적으로, 출력 전압(VOUT)은 3MHz 정도의 스위칭 주파수로 발진할 수 있다.
도 4b 및 도 4c는 스위칭 레귤레이터(110)의 출력 전압(VOUT)에 연결되는 부하(RLOAD, 도 1) 변화에 따른 출력 전압(VOUT) 파형들을 보여준다. 도 4b에서, 부하(RLOAD)에 흐르는 제1 부하 전류(I_LOAD1) 펄스에 대해서, 출력 전압(VOUT)은 예컨대, 10us 정도의 과도 시간(transient time)을 갖는 것을 볼 수 있다. 제1 부하 전류(I_LOAD1) 펄스를 빈번하게 스위칭시키면, 출력 전압(VOUT)는 언더슈트 및 오버스튜에 따라 20us 정도의 스위칭 사이클을 갖게 되고, 50kHz 정도의 과도 주파수로 발진하게 될 것이다. 도 4c에서, 제1 부하 전류(I_LOAD1) 보다 큰 제2 부하 전류(I_LOAD2) 펄스에 대해서, 출력 전압(VOUT)은 예컨대, 20us 정도의 과도 시간을 갖는 것을 볼 수 있다. 제2 부하 전류(I_LOAD2) 펄스를 빈번하게 스위칭시키면, 출력 전압(VOUT)는 언더슈트 및 오버스튜에 따라 40us 정도의 스위칭 사이클을 갖게 되고, 100kHz 정도의 과도 주파수로 발진하게 될 것이다. 도 4b 및 도 4c의 출력 전압(VOUT)의 과도 주파수들은 도 4a의 주파수 보다 낮은 것을 볼 수 있다.
한편, 스위칭 레귤레이터(110)에게는 레귤레이터된 출력 노드(112)가 접지(GND)로 단락되는 것에 대한 보호, 즉 과-전류 보호(over-current protection)를 제공할 것이 일반적으로 요구될 수 있다. 출력 전압(VOUT)이 낮거나 접지 장해 조건(fault condition)에 있는 경우, 전류 제한 폭주(current limit runaway)로 불리는 문제를 초래할 수 있다. 이는 션트 스위치(SW2)가 온일 때, 시리즈 스위치(SW1)가 온이었을 때 부가되었던 인덕터(L) 에너지 전부를 방전시키기에 종종 충분하지 않는 경우에 발생되고, 이러한 조건이 존재하면 인덕터(L) 전류에서의 다수의 연속적인 사이클들의 증가가 전류 제한 폭주를 유도할 수 있다. 스위칭 레귤레이터(110)는 과-전류 보호 모드에서, 인덕터(L)에 저장된 에너지를 방출(drain)하기 위해 시리즈 스위치(SW1)를 턴오프시키고 션트 스위치(SW2)를 턴온시켜 인덕터(L)를 통하는 전류가 실질적으로 0으로 하락하도록 구성할 수 있다.
예시적으로, 인덕터(L)를 통하는 전류가 전류 제한 값을 초과(exceed)하는 경우, 스위칭 레귤레이터(110)는 시리즈 스위치(SW1)를 턴오프시키고 션트 스위치(SW2)를 턴온시키는 과-전류 보호 모드로 진입(enter)할 수 있다. 그 결과, 인덕터(L)에 의해 저장된 에너지가 방출됨에 따라 인덕터(L)를 통하는 전류가 0과 교차(cross)할 수 있다. 이 포인트에서, 스위칭 레귤레이터(110)는 시리즈 스위치(SW1)와 션트 스위치(SW2)의 표준 제어를 재개할 수 있다. 그 결과, 인덕터(L)를 통하는 전류는 전류 제한 값에 닿을(hit) 때까지 급격히 상승할 수 있다. 이 때, 출력 전압(VOUT)에서 분배된 피드백 전압(VFB)이 기준 전압(VREF) 보다 크면 과-전류 보호 모드를 유지(remain)하게 될 것이다. 인덕터(L)를 통하는 전류는 전류 제한 값에 도달한 후 다시 하락하기를 시작할 수 있다. 이러한 사이클들은 인덕터(L)를 통하는 전류가 전류 제한 값과 제로 사이에서 발진할 수 있다. 피드백 전압(VFB)이 기준 전압(VREF) 미만으로 하락하는 경우, 스위칭 레귤레이터(110)는 과-전류 보호 모드를 탈출(exit)할 수 있다.
도 4d에서, 출력 전압(VOUT)은 스위칭 레귤레이터(110)의 과-전류 보호 모드에서, 전류 제한 값과 제로 사이에서 발진하는 인덕터(L) 전류에 따라 발진하는 것을 볼 수 있다. 이 때, 출력 전압(VOUT)은 일정하지 않은 듀티를 갖는 것으로 보여준다.
도 5는 도 2의 스위칭 레귤레이터(110)가 동작할 때 출력 전압(VOUT)에서 관찰되는 주파수 특성 프로파일을 개략적으로 보여주는 도면이다.
도 5를 참조하면, 스위칭 레귤레이터(110)의 동작과 관련하여, 출력 전압(VOUT)은 과도 주파수 영역(ftr), 과-전류 보호 동작 주파수 영역(faw), 동작 대역폭(fbw), 스위칭 주파수 영역(fsw) 등에서 발진하는 특성이 관찰될 수 있다. 과도 주파수 영역(ftr)은 도 4b 및 도 4c에서 설명된 부하 전류(I_LOAD)에 따른 출력 전압(VOUT)의 발진 주파수 영역으로서, 발진 주파수 영역들 중 가장 낮은 동작 주파수 영역으로 표시된다(marked). 스위칭 주파수 영역(fsw)은 도 4a에서 설명된 스위칭 레귤레이터(110)의 스위칭 동작에 따른 출력 전압(VOUT)의 발진 주파수 영역으로서, 발진 주파수 영역들 중 가장 높은 동작 주파수 영역으로 표시된다. 동작 대역폭(fbw)은 타겟 레벨로 레귤레이터된 출력 전압(VOUT)이 출력되는 주파수 대역으로서, 스위칭 주파수 영역(fsw)의 반에 해당하는 주파수 영역(fsw/2) 보다 낮은 주파수 영역으로 표시된다. 과-전류 보호 동작 주파수 영역(faw)은 도 4d에서 설명된 과-전류 보호 모드에서 스위칭 레귤레이터(110)의 인덕터(L) 전류가 전류 제한 값과 제로 사이에서 발진함에 따라 출력 전압(VOUT)이 발진하는 주파수 대역으로서, 과도 주파수 영역(ftr)과 동작 대역폭(fbw) 사이에 위치하는 것으로 표시된다.
발진 검출부(120)에서 검출하고자 하는 출력 전압(VOUT)의 발진 주파수 검출 범위(fdet)은 동작 대역폭(fbw)과 과-전류 보호 동작 주파수 영역(faw)의 일부를 포함하는 주파수 영역으로 설정될 수 있다. 실시예에 따라, 출력 전압(VOUT)의 발진 주파수 검출 범위(fdet)는 다른 주파수 영역들로 다양하게 설정될 수 있다. 출력 전압(VOUT)의 발진이 발진 주파수 검출 범위(fdet)에 속하는지 검출하는 방법의 예들이 하기에서 상세하게 설명된다.
도 6은 도 1의 발진 검출부(120)를 설명하는 블록도이다.
도 6을 참조하면, 발진 검출부(120)는 스위칭 레귤레이터(110)에서 출력되는 출력 전압(VOUT)을 수신하고, 출력 전압(VOUT)의 발진을 검출할 수 있다. 발진 검출부(120)는 출력 전압(VOUT)의 발진이 검출하고자 하는 발진 주파수 검출 범위에 속하는지를 판단하여 발진 검출 신호를 출력하도록 구성될 수 있다. 발진 검출부(120)는 주파수 측정부(610), 주파수 검출부(620) 그리고 듀티 사이클 검출부(630)를 포함한다.
주파수 측정부(610)는, 출력 전압(VOUT)을 입력하고, 출력 전압(VOUT)을 증폭하고, 증폭된 출력 전압의 레벨을 제1 및 제2 기준 전압들의 레벨들과 비교하여 발진 신호(SFOC)를 생성하도록 구성될 수 있다. 주파수 측정부(610)에 대한 예시적인 실시예들이 도 7a, 도 7b 및 도 8에서 상세하게 기술된다.
주파수 검출부(620)는 발진 신호(SFOC)와 클럭 신호(CLOCK)에 기초하여 센싱 전압을 생성하고, 센싱 전압을 제1 및 제2 임계 전압들과 비교하여 검출 신호(SFDET)를 생성하도록 구성될 수 있다. 주파수 검출부(620)에 대한 예시적인 실시예들이 도 9, 도 10 및 도 11에서 상세하게 기술된다.
듀티 사이클 검출부(630)는 발진 신호(SFOC)와 검출 신호(SFDET)에 기초하여 듀티 사이클 신호를 생성하고, 듀티 사이클 신호의 전압 레벨을 제1 및 제2 제한 전압들과 비교하여 발진 검출 신호(SFOC_DET)를 생성하도록 구성될 수 있다. 듀티 사이클 검출부(630)에 대한 예시적인 실시예들이 도 12a 내지 도 12c, 도 13 및 도 14에서 상세하게 기술된다.
도 7a 및 도 7b는 도 6의 주파수 측정부(610)를 설명하는 예시적인 도면들이다. 도 7a은 기준 전압(VREF)을 이용하여 출력 전압(VOUT)의 발진을 검출하는 예로서 구현될 수 있는 주파수 측정부(610)를 도시한다. 도 7b는 출력 전압(VOUT)의 평균 전압(VOUT<avg>)을 이용하여 출력 전압(VOUT)의 발진을 검출하는 예로서 구현될 수 있는 주파수 측정부(610_a)를 도시한다. 도 7b의 주파수 측정부(610_a)는 출력 전압(VOUT)의 변화에 따라서 적응적으로 출력 전압(VOUT)의 발진을 검출하도록 구성될 수 있다.
도 7a를 참조하면, 주파수 측정부(610)는 기준 전압 발생부(710), 증폭부(720) 및 발진 신호 발생부(730)를 포함한다.
기준 전압 발생부(710)는 기준 전압(VREF)을 입력받아 제1 및 제2 기준 전압들(VOC_H, VOC_L)을 생성할 수 있다. 기준 전압 발생부(710)는 제1 증폭기(A711)와 다수개의 저항들(R713, R715, R717)로 구성될 수 있다. 기준 전압(VREF)은 제1 증폭기(A711)의 비반전 입력 단자(+)에 제공될 수 있다. 제1 증폭기(A711)의 출력 노드(712)와 접지 전압(VSS) 사이에 저항들(R713, R715, R717)이 직렬 연결될 수 있다. 노드(714)를 통해 R713 저항과 R715 저항이 직렬 연결되고, 노드(714)는 제1 증폭기(A711)의 반전 입력 단자(-)에 연결될 수 있다. 제1 증폭기(A711)는 기준 전압(VREF)과 노드(714) 전압 사이의 차분을 증폭하여 출력 노드(712)로 제1 기준 전압(VOC_H)을 제공할 수 있다. R715 저항과 R717 저항이 직렬 연결되는 노드(716)의 전압은 제2 기준 전압(VOC_L)으로서 출력될 수 있다. 제2 기준 전압(VOC_L)은 제1 기준 전압(VOC_H) 보다 낮을 것이다. 제1 및 제2 기준 전압들(VOC_H, VOC_L)은 출력 전압(VOUT)의 발진 진폭을 검출하도록 구성될 수 있다.
증폭부(720)는 제2 증폭기(A721) 및 제2 증폭기(A721)의 출력 노드(722)와 접지 전압(VSS) 사이에 직렬 연결되는 저항들(R723, R725)로 구성될 수 있다. 제2 증폭기(A721)는 비반전 입력 단자(+)에 스위칭 레귤레이터(110)의 출력 전압(VOUT)을, 그리고 반전 입력 단자(-)에 R723 저항과 R725 저항이 직렬 연결되는 노드(724)의 전압을 수신할 수 있다. 제2 증폭기(A721)는 출력 전압(VOUT)의 AC 성분을 R723 저항과 R725 저항의 저항비(resistance ratio) 만큼 증폭하여 출력 노드(722)로 증폭된 출력 전압(VOA)을 제공할 수 있다. 출력 전압(VOUT)에는 AC 성분 뿐아니라 DC 성분도 포함하고 있기 때문에, 제2 증폭기(A721)는 동작 대역폭이 넓은(wide bandwidth) OP 앰프로 구현될 수 있다.
발진 신호 발생부(730)는 증폭된 출력 전압(VOA)을 제1 및 제2 기준 전압들(VOC_H, VOC_L)과 비교하고, 비교 결과로서 발진 신호(SFOC)를 생성할 수 있다. 발진 신호 발생부(730)는 제1 및 제2 비교기들(731, 732), 제1 및 제2 펄스 발생부(733, 734) 및 플립플롭(735)을 포함할 수 있다.
제1 비교기(731)는 반전 입력 단자(-)에 제1 기준 전압(VOC_H)을, 그리고 비반전 입력 단자(+)에 증폭된 출력 전압(VOA)을 수신할 수 있다. 제1 비교기(731)는 증폭된 출력 전압(VOA) 레벨과 제1 기준 전압(VOC_H) 레벨을 비교하여 셋 신호(SET)를 출력할 수 있다. 증폭된 출력 전압(VOA)이 제1 기준 전압(VOC_H) 보다 크면(above), 제1 비교기(731)는 로직 하이레벨의 셋 신호(SET)를 출력할 수 있다. 증폭된 출력 전압(VOA)이 제1 기준 전압(VOC_H) 보다 작으면(below), 셋 신호(SET)는 로직 로우레벨로 출력될 수 있다. 셋 신호(SET)는 제1 펄스 발생부(733)을 통해 플립플롭(735)의 셋 입력 단자(S)로 제공될 수 있다.
제2 비교기(732)는 반전 입력 단자(-)에 증폭된 출력 전압(VOA)을, 그리고 비반전 입력 단자(+)에 제2 기준 전압(VOC_L)을 수신할 수 있다. 제2 비교기(732)는 증폭된 출력 전압(VOA) 레벨과 제2 기준 전압(VOC_L) 레벨을 비교하여 리셋 신호(RESET)를 출력할 수 있다. 증폭된 출력 전압(VOA)이 제2 기준 전압(VOC_L) 보다 크면(above), 제2 비교기(732)는 로직 로우레벨의 리셋 신호(RESET)를 출력할 수 있다. 증폭된 출력 전압(VOA)이 제2 기준 전압(VOC_L) 보다 작으면, 리셋 신호(RESET)는 로직 하이레벨로 출력될 수 있다. 리셋 신호(RESET)는 제2 펄스 발생부(734)을 통해 플립플롭(735)의 리셋 입력 단자(R)로 제공될 수 있다.
제1 및 제2 비교기들(731, 732)는 비교 동작에서 시간 또는 전압 히스테리시스를 사용하도록 구성될 수 있다. 예를 들면, 제1 비교기(731)는 증폭된 출력 전압(VOA)이 제1 기준 전압(VOC_H) 보다 크거나 그와 동일하게 되자마자 즉시 셋 신호(SET)를 로직 하이레벨로 출력하기 보다는, 미리 정해진 시간 양 동안 증폭된 출력 전압(VOA)이 제1 기준 전압(VOC_H) 보다 크거나 그와 동일한 경우 로직 하이레벨의 셋 신호(SET)를 출력할 수 있다. 제2 비교기(732)는 증폭된 출력 전압(VOA)이 제2 기준 전압(VOC_L) 보다 작거나 그와 동일하게 되자마자 즉시 리셋 신호(RESET)를 로직 하이레벨로 출력하기 보다는, 미리 정해진 시간 양 동안 증폭된 출력 전압(VOA)이 제2 기준 전압(VOC_L) 보다 작거나 그와 동일한 경우 로직 하이레벨의 리셋 신호(RESET)를 출력할 수 있다.
플립플롭(735)은 셋 및 리셋 입력 단자들(S, R)에 입력되는 셋 신호(SET)와 리셋 신호(RESET)에 응답하여 발진 신호(SFOC)를 출력할 수 있다. 발진 신호(SFOC)는 셋 입력 단자(S)로 입력되는 셋 신호(SET)의 로우-하이 천이에 동기되어 로우-하이 천이를 가지고, 리셋 입력 단자(R)로 입력되는 리셋 신호(RESET)의 로우-하이 천이에 동기되어 하이-로우 천이를 가질 수 있다. 즉, 발진 신호(SFOC)는 셋 신호(SET)와 리셋 신호(RESET)의 조합에 의해 소정의 주파수와 듀티 사이클(또는 온-타임, 하이레벨 구간)를 갖는 반복되는 펄스 형태로 출력될 수 있다.
도 7b를 참조하면, 주파수 측정부(610_a)는, 도 7a의 주파수 측정부(610)와 비교하여, 기준 전압 발생부(710)에 로우 패스 필터(718)를 더 포함하고, 로우 패스 필터(718)의 출력 노드(719)가 제1 증폭기(A711)의 비반전 입력 단자(+)에 연결된다는 점에서 차이가 있다.
로우 패스 필터(718)은 스위칭 레귤레이터(110)의 출력 전압(VOUT) 노드(112, 도 2)와 노드(719) 사이에 연결되는 저항(R718)과 노드(719)와 접지 전압(VSS) 노드 사이에 연결되는 커패시터(C718)를 포함할 수 있다. 로우 패스 필터(718)는 출력 전압(VOUT)의 평균 전압(VOUT<avg>)에 해당하는 전압 레벨을 기준 전압 발생부(710)의 제1 증폭기(A711)의 비반전 입력 단자(+)로 제공할 수 있다. 제1 증폭기(A711)는 출력 전압(VOUT)의 평균 전압(VOUT<avg>) 레벨에 기초하여 제1 및 제2 기준 전압들(VOC_H, VOC_L)을 생성할 수 있다. 즉, 기준 전압 발생부(710)는 출력 전압(VOUT)의 변화에 따라 적응적으로 가변되는 제1 및 제2 기준 전압들(VOC_H, VOC_L)을 생성할 수 있다.
주파수 측정부(610_a)는, 증폭된 출력 전압(VOA)을 출력 전압(VOUT)에 따라 가변되는 제1 및 제2 기준 전압들(VOC_H, VOC_L)과 비교하여 반복되는 펄스 형태의 발진 신호(SFOC)를 출력할 수 있다. 주파수 측정부(610_a)는 출력 전압(VOUT)의 변화에 적응적으로 응답하여 출력 전압(VOUT)의 발진을 검출할 수 있다.
도 8은 도 7a 및 도 7b의 주파수 측정부들(610, 610_a)의 동작을 설명하는 타이밍도이다.
도 7a 및 도 7b와 연계하여 도 8을 참조하면, 증폭부(720)에서 출력되는 증폭된 출력 전압(VOA) 레벨이 제1 및 제2 기준 전압들(VOC_H, VOC_L)의 레벨들과 비교되고, 비교 결과로 발진 신호(SFOC)가 출력되는 동작이 설명될 것이다. 제1 및 제2 기준 전압들(VOC_H, VOC_L)은 기준 전압(VREF) 또는 출력 전압(VOUT)의 평균 전압(VOUT<avg>)에 기초하여 제공될 수 있다.
t1 시점에서, 증폭된 출력 전압(VOA) 레벨이 제1 기준 전압(VOC_H) 레벨보다 크면, 제1 비교기(731)에서 출력되는 셋 신호(SET)가 로우-하이 천이할 수 있다. 플립플롭(735)에서, 셋 신호(SET)의 로우-하이 천이에 동기되어 로우-하이 천이를 갖는 발진 신호(SFOC)가 출력될 수 있다.
t2 시점에서, 증폭된 출력 전압(VOA) 레벨이 제1 기준 전압(VOC_H) 레벨보다 작으면, 제1 비교기(731)에서 출력되는 셋 신호(SET)는 하이-로우 천이할 수 있다.
t3 시점에서, 증폭된 출력 전압(VOA) 레벨이 제2 기준 전압(VOC_L) 레벨보다 작으면, 제2 비교기(732)에서 출력되는 리셋 신호(RESET)가 로우-하이 천이로 천이할 수 있다. 플립플롭(735)에서 출력되는 발진 신호(SFOC)는 리셋 신호(RESET)의 로우-하이 천이에 동기되어 하이-로우 천이 할 수 있다.
t4 시점에서, 증폭된 출력 전압(VOA) 레벨이 제2 기준 전압(VOC_L) 레벨보다 크면, 제2 비교기(732)에서 출력되는 리셋 신호(RESET)는 하이-로우 천이할 수 있다.
상술한 동작의 반복 수행함에 따라, 주파수 측정부들(610, 610_a)의 플립플롭(735)에서 출력되는 발진 신호(SFOC)는 반복되는 펄스 형태를 보여준다. 소정의 주파수를 갖는 발진 신호(SFOC)는 도 9의 주파수 검출부(620)로 제공될 수 있다.
도 9 및 도 10은 도 6의 주파수 검출부(620)를 설명하는 예시적인 도면들이다.
도 9를 참조하면, 주파수 검출부(620)는 발진 신호(SFOC)를 입력하고, 발진 신호(SFOC)와 클럭 신호(CLOCK)에 기초하여 센싱 전압을 생성하고, 센싱 전압을 제1 및 제2 임계 전압들과 비교하여 검출 신호를 생성하도록 구성될 수 있다. 주파수 검출부(620)는 센싱 전압 발생부(900) 및 검출 신호 발생부(970)를 포함할 수 있다.
센싱 전압 발생부(900)는 클럭 신호(CLOCK)와 발진 신호(SFOC)에 기초하여 센싱 전압(VFSEN)을 생성하도록 구성될 수 있다. 센싱 전압 발생부(900)는 발진 신호(SFOC)의 주파수와 클럭 신호의 주파수를 이용하여, 내부 전원 전압(VDC)으로부터 발진 신호(SFOC)의 주파수에 반비례하는 상기 센싱 전압이 발생되도록 구성될 수 있다. 센싱 전압 발생부(900)는 제1 내지 제3 저항부들(910, 920, 930), 커패시터(C950) 및 로우 패스 필터(960)를 포함할 수 있다.
제1 내지 제3 저항부들(910, 920, 930) 각각은, 스위치드 커패시터(switched capacitor) 회로로 동일하게 구성될 수 있다. 스위치드 커패시터 회로는 동작 주파수에 따른 커패시터의 충전 및 방전의 반복에 의해 용량형 반응 저항(capacitive reactance)으로 유도될 수 있다는 점이 주목된다. 제1 저항부(910)와 제2 저항부(920)는 내부 전원 전압(VDC) 노드와 접지 전압(VSS) 노드 사이에 직렬 연결될 수 있다. 제1 저항부(910)와 제2 저항부(920)가 연결되는 노드(903)와 접지 전압(VSS) 노드 사이에 제3 저항부(930)가 연결될 수 있다. 내부 전원 전압(VDC)은 전력 변환기(100, 도 1)에서 생성되는 내부 전압으로 구성되고, 외부 전원 전압(VEXT, 도 1)과 동일한 전압 레벨을 가질 수 있다. 실시예에 따라, 내부 전원 전압(VDC)는 외부 전원 전압(VEXT) 보다 낮은 전압 레벨을 갖도록 구성될 수 있다.
제1 저항부(910)는 제1 논-오버랩 펄스 발생부(911), 제1 PMOS 및 제2 NMOS 트랜지스터들(M912, M913) 및 제1 커패시터(C914)를 포함할 수 있다. 제1 논-오버랩 펄스 발생부(911)는 클럭 신호(CLOCK)를 수신하고, 제1 PMOS 및 제2 NMOS 트랜지스터들(M912, M913)이 배타적으로 턴온되도록 제1 및 제2 게이트 신호들(GA, GB)을 제공할 수 있다. 즉, 제1 논-오버랩 펄스 발생부(911)는 제1 PMOS 트랜지스터(M912)가 온 일 때 제2 NMOS 트랜지스터(M913)는 오프시키고, 제1 PMOS 트랜지스터(M912)가 오프 일 때 제2 NMOS 트랜지스터(M913)를 온시킬 수 있다. 제1 PMOS 및 제2 NMOS 트랜지스터들(M912, M913)은 내부 전원 전압(VDC)이 연결되는 노드(901)와 노드(903) 사이에 직렬 연결되고, 제1 커패시터(C914)는 노드(901)와 제1 PMOS 트랜지스터(M912)와 제2 NMOS 트랜지스터(M913)가 연결되는 노드(902) 사이에 연결될 수 있다.
제1 저항부(910)는 클럭 신호(CLOCK)의 주파수(fsw)와 제1 커패시터(C914)의 커패시턴스(C1)에 의한 용량형 반응 저항이 수학식 1과 같은 제1 등가 저항(RX1)으로 유도되도록 모델링될 수 있다.
Figure pat00001
여기에서, fsw는 클럭 신호(CLOCK)의 주파수를 나타내고, C1은 제1 커패시터(C914)의 커패시턴스를 나타낸다.
제2 저항부(920)는 제2 논-오버랩 펄스 발생부(921), 제3 PMOS 및 제4 NMOS 트랜지스터들(M922, M923) 및 제2 커패시터(C924)를 포함할 수 있다. 제2 논-오버랩 펄스 발생부(921)는 클럭 신호(CLOCK)를 수신하고, 제3 PMOS 및 제4 NMOS 트랜지스터들(M922, M923)이 배타적으로 턴온되도록 제3 및 제4 게이트 신호들(GC, GD)을 제공할 수 있다. 예시적으로, 제2 커패시터(C924)의 커패시턴스는 제1 커패시터(C914)의 커패시턴스(C1)와 동일하도록 구성될 수 있다. 제1 저항부(910)와 유사하게, 제2 저항부(920)는 클럭 신호(CLOCK)의 주파수(fsw)에 따른 제2 커패시터(C924)의 충전 및 방전의 반복에 의해, 수학식 2과 같은 제2 등가 저항(RX2)으로 모델링될 수 있다.
Figure pat00002
여기에서, fsw는 클럭 신호(CLOCK)의 주파수를 나타내고, C1은 제2 커패시터(C924)의 커패시턴스를 나타낸다.
제3 저항부(930)는 제3 논-오버랩 펄스 발생부(931), 제5 PMOS 및 제6 NMOS 트랜지스터들(M932, M933) 및 제3 커패시터(C934)를 포함할 수 있다. 제3 논-오버랩 펄스 발생부(931)는 발진 신호(SFOC)를 수신하고, 제5 PMOS 및 제6 NMOS 트랜지스터들(M932, M933)이 배타적으로 턴온되도록 제5 및 제6 게이트 신호들(GE, GF)을 제공할 수 있다. 제3 저항부(930)는 발진 신호(SFOC)의 주파수(foc) 따른 제3 커패시터(C934)의 충전 및 방전의 반복에 의해, 수학식 3과 같은 제3 등가 저항(RX3)으로 모델링될 수 있다.
Figure pat00003
여기에서, foc는 발진 신호(SFOC)의 주파수를 나타내고, C3은 제3 커패시터(C934)의 커패시턴스를 나타낸다.
도면의 단순화를 위하여, 도 9의 제1 내지 제3 저항부들(910, 920, 930)을 모델링하여 제1 내지 제3 등가 저항들(RX1, RX2, RX3)로 변형된 주파수 검출부(620)가 도 10에 도시된다.
도 10을 참조하면, 주파수 검출부(620)의 센싱 전압 발생부(900)에서, 내부 전원 전압(VDC) 노드(901)와 접지 전압(VSS) 노드 사이에 제1 저항부(910)의 제1 등가 저항(RX1)과 제2 저항부(920)의 제2 등가 저항(RX2)이 직렬 연결되고, 노드(903)와 접지 전압(VSS) 노드 사이에 제3 저항부(930)의 제3 등가 저항(RX3)과 커패시터(C950)가 병렬 연결될 수 있다. 노드(903)는 제1 내지 제3 등가 저항들(RX1, RX2, RX3)에 비례적으로 내부 전원 전압(VDC)을 하향 분배(devided down)하여 커패시터(C950)에 충전하는 경로에 따라 프리-센싱 전압(VFSEN_pre)을 출력하는 것으로 도시될 수 있다.
수학식 1 및 수학식 2에서 보듯이, 제1 및 제2 등가 저항들(RX1, RX2)의 저항 값들은 클럭 신호(CLOCK)의 주파수(fsw)에 지배적이다. 클럭 신호(CLOCK)는 클럭 발생기(240, 도 2)에서 특정 주파수로 생성될 수 있는데, 클럭 신호(CLOCK)의 주파수(fsw)는 스위칭 주파수 영역(fsw, 도 5)에 속하도록 구성될 수 있다. 이 경우, 제1 및 제2 등가 저항들(RX1, RX2)의 저항 값들은 스위칭 주파수에 상응하는 고정된 저항 값으로 동일하게 구성될 수 있을 것이다. 이에 반해, 수학식 3의 제3 등가 저항(RX3)의 저항 값은 발진 신호(SFOC)의 주파수(foc)에 의해 결정되는데, 발진 신호(SFOC)의 주파수(foc) 변화에 따라 가변적인 저항 값을 가질 것이다.
노드(903)의 프리-센싱 전압(VFSEN_pre)은 발진 신호(SFOC)의 주파수(foc) 변화로 인한 전압 리플 노이즈 및/또는 스위칭 노이즈를 포함할 수 있다. 프리-센싱 전압(VFSEN_pre)의 노이즈들은 커패시터(C950)와 로우 패스 필터(960)를 통해 제거되는 것이 가능하도록 구성될 수 있다. 노이즈들이 제거된 센싱 전압(VFSEN)은 로우 패스 필터(960)의 출력 노드(904)에 연결되는 제1 비교기(971)로 제공될 수 있다. 센싱 전압(VFSEN)은 내부 전원 전압(VDC)로부터 제1 내지 제3 등가 저항들(RX1, RX2, RX3)에 비례적으로 수학식 4와 같이 산출될 수 있다.
Figure pat00004
여기에서, VDC는 내부 전원 전압을 나타내고, RX1은 제1 저항부(910)의 제1 등가 저항을 나타내고, RX2는 제2 저항부(920)의 제2 등가 저항을 나타내고, RX3은 제3 저항부(930)의 제3 등가 저항을 나타낸다.
수학식 4에서, 제1 및 제2 등가 저항들(RX1, RX2)의 저항 값들이 동일하고, 발진 신호(SFOC)의 주파수(foc)가 저주파수 대역에 속하면 제3 등가 저항(RX3)이 높은 저항 값으로 근접하게 되므로, 센싱 전압(VFSEN)은 VDC/2 정도로 잡힐 것이다(capture). 발진 신호(SFOC)의 주파수(foc)가 점점 높아지면 제3 등가 저항(RX3)의 저항 값이 점점 작아짐에 따라, 센싱 전압(VFSEN)의 레벨은 VDC/2 에서 점진적으로 하락할 것이다.
검출 신호 발생부(970)는 센싱 전압(VFSEN)을 제1 및 제2 임계 전압들(VROC1, VROC2)과 비교하고, 비교 결과로서 검출 신호(SFDET)를 생성하도록 구성될 수 있다. 제1 및 제2 임계 전압들(VROC1, VROC2)은 발진 주파수 검출 범위(fdet, 도 5)의 경계(boundary)를 나타내는 하한 주파수(lower limit frequency, fL1)와 상한 주파수(upper limit frequency, fU2)에 의해 결정될 수 있다. 발진 주파수 검출 범위(fdet)의 하한 주파수(fL1)와 제1 임계 전압(VROC1)의 상관 관계는 수학식 5와 같이 나타내고, 상한 주파수(fU2)와 제2 임계 전압(VROC2)의 상관 관계는 수학식 6와 같이 나타낼 수 있다.
Figure pat00005
Figure pat00006
여기에서, RX는 제1 저항부(910)의 제1 등가 저항(RX1)과 제2 저항부(920)의 제2 등가 저항(RX2)이 동일할 때의 저항 값을 나타내고, C3은 제3 저항부(930)의 커패시터(C934)의 커패시턴스를 나타낸다.
발진 주파수 검출 범위(fdet)의 하한 주파수(fL1)가 설정되면, 수학식 5를 이용하여 제1 임계 전압(VROC1)이 산출될 수 있다. 발진 주파수 검출 범위(fdet)의 상한 주파수(fU2)가 설정되면, 수학식 6을 이용하여 제2 임계 전압(VROC2)이 산출될 수 있다. 수학식 5 및 수학식 6에서, 주파수와 임계 전압 사이의 반비례 관계에 의해, 제1 임계 전압(VROC1) 레벨은 제2 임계 전압(VROC2) 레벨 보다 높게 나타날 것이다.
제1 비교기(971)는 반전 입력 단자(-)에 센싱 전압(VFSEN)을, 그리고 비반전 입력 단자(+)에 제1 임계 전압(VROC1)을 수신할 수 있다. 제1 비교기(971)는 센싱 전압(VFSEN) 레벨과 제1 임계 전압(VROC1) 레벨을 비교하여 제1 비교 신호(SCMP1)를 출력할 수 있다. 센싱 전압(VFSEN)이 제1 임계 전압(VROC1) 보다 크면(above), 제1 비교기(971)는 로직 로우레벨의 제1 비교 신호(SCMP1)를 출력할 수 있다. 센싱 전압(VFSEN)이 제1 임계 전압(VROC1) 보다 작으면(below), 제1 비교 신호(SCMP1)는 로직 하이레벨로 출력될 수 있다. 제1 비교 신호(SCMP1)는 플립플롭(973)의 셋 입력 단자(S)로 제공될 수 있다.
예시적으로, 제1 비교기(971)는 시간 또는 전압 히스테리시스를 사용하도록 구성될 수 있다. 제1 비교기(971)는 센싱 전압(VFSEN) 레벨이 제1 임계 전압(VROC1) 레벨 보다 작거나 그와 동일하게 되자마자 즉시 제1 비교 신호(SCMP1)를 로직 하이레벨로 출력하기 보다는, 미리 정해진 시간 양 동안 센싱 전압(VFSEN) 레벨이 제1 임계 전압(VROC1) 레벨 보다 작거나 그와 동일한 경우 로직 하이레벨의 제1 비교 신호(SCMP1)를 출력할 수 있다.
제2 비교기(972)는 반전 입력 단자(-)에 센싱 전압(VFSEN)을, 그리고 비반전 입력 단자(+)에 제2 임계 전압(VROC2)을 수신할 수 있다. 제2 비교기(972)는 센싱 전압(VFSEN) 레벨과 제2 임계 전압(VROC2) 레벨을 비교하여 제2 비교 신호(SCMP2)를 출력할 수 있다. 센싱 전압(VFSEN)이 제2 임계 전압(VROC2) 보다 크면(above), 제2 비교기(972)는 로직 로우레벨의 제2 비교 신호(SCMP2)를 출력할 수 있다. 센싱 전압(VFSEN)이 제2 임계 전압(VROC2) 보다 작으면(below), 제2 비교 신호(SCMP2)는 로직 하이레벨로 출력될 수 있다. 제2 비교 신호(SCMP2)는 플립플롭(973)의 리셋 입력 단자(R)로 제공될 수 있다.
예시적으로, 제2 비교기(972)는 시간 또는 전압 히스테리시스를 사용하도록 구성될 수 있다. 제2 비교기(972)는 센싱 전압(VFSEN) 레벨이 제2 임계 전압(VROC2) 레벨 보다 작거나 그와 동일하게 되자마자 즉시 제2 비교 신호(SCMP2)를 로직 하이레벨로 출력하기 보다는, 미리 정해진 시간 양 동안 센싱 전압(VFSEN) 레벨이 제2 임계 전압(VROC2) 레벨 보다 작거나 그와 동일한 경우 로직 하이레벨의 제2 비교 신호(SCMP2)를 출력할 수 있다.
플립플롭(973)은 셋 및 리셋 입력 단자들(S, R)에 입력되는 제1 비교 신호(SCMP1)와 제2 비교 신호(SCMP2)에 응답하여 검출 신호(SFDET)를 출력할 수 있다. 검출 신호(SFDET)는 셋 입력 단자(S)로 입력되는 제1 비교 신호(SCMP1)의 로우-하이 천이에 동기되어 로우-하이 천이를 가지고, 리셋 입력 단자(R)로 입력되는 제2 비교 신호(SCMP2)의 로우-하이 천이에 동기되어 하이-로우 천이를 갖는다. 즉, 검출 신호(SFDET)는 제1 비교 신호(SCMP1)와 제2 비교 신호(SCMP2)에 기초하여 하이레벨 구간를 갖는 사각파 형태로 출력될 수 있다.
도 11은 도 9 및 도 10의 주파수 검출부(620)의 동작을 설명하는 타이밍도이다.
도 9 및 도 10과 연계하여 도 11을 참조하면, 센싱 전압 발생부(900)에서 출력되는 센싱 전압(VFSEN) 레벨이 제1 및 제2 임계 전압들(VROC1, VROC2)의 레벨들과 비교되고, 비교 결과로 검출 신호(SFDET)가 출력되는 동작이 설명될 것이다. 제1 및 제2 임계 전압들(VROC1, VROC2)은 발진 주파수 검출 범위(fdet)의 하한 주파수(fL1) 및 상한 주파수(fU2)에 기초하여 제공될 수 있다.
t1 시점에서, 발진 신호(SFOC)의 주파수(foc)가 저주파수 대역에 속할 때, 센싱 전압(VFSEN)은 내부 전원 전압(VDC)로부터 분배되어 VDC/2 정도의 전압 레벨로 잡힐 수 있다.
t2 시점에서, 발진 신호(SFOC)의 주파수(foc)가 높아짐에 따라, 센싱 전압(VFSEN)은 VDC/2 에서 점진적으로 하락할 수 있다.
t3 시점에서, 센싱 전압(VFSEN) 레벨이 제1 임계 전압(VROC1) 레벨보다 작으면, 제1 비교기(971)에서 출력되는 제1 비교 신호(SCMP1)가 로우-하이 천이할 수 있다. 플립플롭(973)에서, 셋 단자(S)로 입력되는 제1 비교 신호(SCMP1)의 로우-하이 천이에 동기되어 로우-하이 천이를 갖는 검출 신호(SFDET)가 출력될 수 있다.
t4 시점에서, 센싱 전압(VFSEN) 레벨이 제2 임계 전압(VROC2) 레벨보다 작으면, 제2 비교기(972)에서 출력되는 제2 비교 신호(SCMP2)는 로우-하이 천이할 수 있다. 플립플롭(973)에서, 리셋 단자(R)로 입력되는 제2 비교 신호(SCMP2)의 로우-하이 천이에 동기되어 하이-로우 천이를 갖는 검출 신호(SFDET)가 출력될 수 있다.
상술한 바와 같이, 주파수 검출부(620)에서 출력되는 검출 신호(SFDET)는, 센싱 전압(VFSEN)이 제1 임계 전압(VROC1) 보다 낮고 제2 임계 전압(VROC2) 보다 큰 구간 동안, 하이레벨 구간를 갖는 사각파 형태로 출력될 수 있다. 검출 신호(SFDET)는 발진 주파수 검출 범위(fdet)의 하한 주파수(fL1) 및 상한 주파수(fU2)로 결정되는 발진 주파수 검출 경계에 대응하여 출력될 수 있다. 사각파 형태의 검출 신호(SFDET)는 도 12의 듀티 사이클 검출부(630)로 제공될 수 있다.
도 12a 내지 도 12c는 도 6의 듀티 사이클 검출부(630)를 설명하는 예시적인 도면들이다.
도 12a를 참조하면, 듀티 사이클 검출부(630)는 주파수 측정부(610, 610_a, 도 7a 및 도 7b)에서 출력되는 발진 신호(SFOC)의 듀티 사이클을 검출하여, 궁극적으로 스위칭 레귤레이터(110, 도 2)의 출력 전압(VOUT)의 발진을 나타내는 발진 검출 신호(SFOC_DET)를 생성할 수 있다. 발진 검출 신호(SFOC_DET)는 전력 변환기(100, 도 1)의 외부로 출력되도록 구성될 수 있다. 듀티 사이클 검출부(630)는 듀티 사이클 신호 추정부(1210), 제한 전압 발생부(1220) 및 판단 회로(decision circuit, 1230)를 포함할 수 있다.
듀티 사이클 신호 추정부(1210)는 발진 신호(SFOC)와 검출 신호(SFDET)를 수신하고, 검출 신호(SFDET)의 하이레벨 구간 동안의 발진 신호(SFOC)에 기초하여 듀티 사이클 신호(SDC)를 추정할 수 있다. 듀티 사이클 신호 추정부(1210)는 발진 신호(SFOC)와 검출 신호(SFDET)를 입력하는 앤드 게이트 논리 회로(1211), 앤드 게이트 논리 회로(1211)의 출력을 버퍼링하는 버퍼(1212), 그리고 앤드 게이트 논리 회로(1211)의 출력과 관련되는 평균 전압을 추출(extract)하는 로우 패스 필터(1213)를 포함할 수 있다.
로우 패스 필터(1213)를 통해 추출되는 평균 전압은 듀티 사이클 신호(SDC)로서 출력되고 노드(1214)를 통해 판단부(1230)로 제공될 수 있다. 예시적으로, 앤드 게이트 논리 회로(1211)와 버퍼(1212)가 외부 전원 전압(VEXT)에 의해 구동되는 경우, 듀티 사이클 신호(SDC)는 도 12b에 도시된 바와 같이, VEXT*(검출 신호(SFDET)의 하이레벨 구간 동안의 발진 신호(SFOC)의 듀티 사이클(또는 온-타임, 하이레벨 구간)) 정도의 전압 레벨을 가질 것이다.
제한 전압 발생부(1220)는 외부 전원 전압(VEXT) 노드와 접지 전압(VSS) 노드 사이에 직렬 연결되는 제1 저항(R1221), 제2 저항(R1223) 및 전류원(I1225)을 포함할 수 있다. 전류원(I1225)은 일정 전류(Ib)가 흐르는 것으로 구성될 수 있다. 일정 전류(Ib)가 흐르는 전류 경로를 통해, 제1 저항(R1221)과 제2 저항(R1223)이 연결되는 노드(1222)와 제2 저항(R1223)과 전류원(I1225)이 연결되는 노드(1224)에 일정 전압이 잡힐 수 있다(capture). 노드(1222)로부터 제1 제한 전압(VLMT_H)이 출력되고, 노드(1224)로부터 제2 제한 전압(VLMT_L)이 출력되며, 제1 제한 전압(VLMT_H)은 제2 제한 전압(VLMT_L) 보다 높게 설정될 수 있다.
제1 및 제2 제한 전압들(VLMT_H, VLMT_L)은 외부 전원 전압(VEXT)으로부터 제1 및 제2 저항들(R1221, R1223)에 비례적으로 분배되어 출력될 수 있다. 또한, 듀티 사이클 신호(SDC)도 외부 전원 전압(VEXT)으로부터 발진 신호(SFOC)의 듀티 사이클에 기초하여 출력될 수 있다. 외부 전원 전압(VEXT)으로 사용되는 배터리 전압이 외부 상황에 따라 소정의 변화를 가질 수 있다. 이 때, 제1 및 제2 제한 전압들(VLMT_H, VLMT_L)과 듀티 사이클 신호(SDC)는 도 12c에 도시된 바와 같이, 외부 전원 전압(VEXT)의 변화에 적응적으로 가변되는 전압 레벨을 가질 수 있다.
제1 및 제2 제한 전압들(VLMT_H, VLMT_L)과 듀티 사이클 신호(SDC)는 판단부(1230)로 제공될 수 있다. 판단부(1230)는 듀티 사이클 신호(SDC)의 전압 레벨을 제1 및 제2 제한 전압들(VLMT_H, VLMT_L)과 비교할 것이다.
판단부(1230)는 제1 및 제2 비교기들(1231, 1232)과 앤드 게이트 논리 회로(1233)를 포함할 수 있다. 제1 비교기(1231)는 반전 입력 단자(-)에 듀티 사이클 신호(SDC)를, 그리고 비반전 입력 단자(+)에 제1 제한 전압(VLMT_H)을 수신할 수 있다. 제1 비교기(1231)는 듀티 사이클 신호(SDC)의 전압 레벨과 제1 제한 전압(VLMT_H) 레벨을 비교하여 제1 교차 신호(SCRS1)를 출력할 수 있다. 듀티 사이클 신호(SDC)의 전압 레벨이 제1 제한 전압(VLMT_H) 레벨 보다 높으면, 제1 비교기(1231)는 로직 로우레벨의 제1 교차 신호(SCRS1)를 출력할 수 있다. 듀티 사이클 신호(SDC)의 전압 레벨이 제1 제한 전압(VLMT_H) 레벨 보다 낮으면, 제1 교차 신호(SCRS1)는 로직 하이레벨로 출력될 수 있다.
예시적으로, 제1 비교기(1231)는 시간 또는 전압 히스테리시스를 사용하도록 구성될 수 있다. 제1 비교기(1231)는 듀티 사이클 신호(SDC)의 전압 레벨이 제1 제한 전압(VLMT_H) 레벨 보다 높거나 그와 동일하게 되자마자 즉시 제1 교차 신호(SCRS1)를 로직 로우레벨로 출력하기 보다는, 미리 정해진 시간 양 동안 듀티 사이클 신호(SDC)의 전압 레벨이 제1 제한 전압(VLMT_H) 레벨 보다 높거나 그와 동일한 경우 로직 로우레벨의 제1 교차 신호(SCRS1)를 출력할 수 있다.
제2 비교기(1232)는 반전 입력 단자(-)에 제2 제한 전압(VLMT_L)을, 그리고 비반전 입력 단자(+)에 듀티 사이클 신호(SDC)를 수신할 수 있다. 제2 비교기(1232)는 듀티 사이클 신호(SDC)의 전압 레벨과 제2 제한 전압(VLMT_L) 레벨을 비교하여 제2 교차 신호(SCRS2)를 출력할 수 있다. 듀티 사이클 신호(SDC)의 전압 레벨이 제2 제한 전압(VLMT_L) 레벨 보다 높으면, 제2 비교기(1232)는 로직 하이레벨의 제2 교차 신호(SCRS2)를 출력할 수 있다. 듀티 사이클 신호(SDC)의 전압 레벨이 제2 제한 전압(VLMT_L) 레벨 보다 낮으면, 제2 교차 신호(SCRS2)는 로직 로우레벨로 출력될 수 있다.
예시적으로, 제2 비교기(1232)는 시간 또는 전압 히스테리시스를 사용하도록 구성될 수 있다. 제2 비교기(1232)는 듀티 사이클 신호(SDC)의 전압 레벨이 제2 제한 전압(VLMT_L) 레벨 보다 높거나 그와 동일하게 되자마자 즉시 제2 교차 신호(SCRS2)를 로직 하이레벨로 출력하기 보다는, 미리 정해진 시간 양 동안 듀티 사이클 신호(SDC)의 전압 레벨이 제2 제한 전압(VLMT_L) 레벨 보다 높거나 그와 동일한 경우 로직 하이레벨의 제2 교차 신호(SCRS2)를 출력할 수 있다.
제1 교차 신호(SCRS1)는, 듀티 사이클 신호(SDC)의 전압 레벨이 제1 제한 전압(VLMT_H) 레벨에 교차하게 된다면 발진 주파수 검출 범위(fdet, 도 5)를 벗어나는 것임을 나타내는 신호로 구성될 수 있다. 제2 교차 신호(SCRS2)는, 듀티 사이클 신호(SDC)의 전압 레벨이 제2 제한 전압(VLMT_L) 레벨에 교차하게 된다면 발진 주파수 검출 범위(fdet)에 속하는 발진이 발생한 것임을 나타내는 신호로 구성될 수 있다. 듀티 사이클 신호(SDC)의 전압 레벨이 발진 주파수 검출 범위(fdet)에 속하는 경우, 제1 및 제2 교차 신호들(SCRS1, SCRS2)은 로직 하이레벨로 출력될 것이다.
앤드 게이트 논리 회로(1233)는 제1 교차 신호(SCRS1)와 제2 교차 신호(SCRS2)를 입력하고 논리곱 연산하여 발진 검출 신호(SFOC_DET)를 출력할 수 있다. 발진 검출 신호(SFOC_DET)는 로직 하이레벨의 제1 및 제2 교차 신호들(SCRS1, SCRS2)에 응답하여 로직 하이레벨로 출력될 수 있다. 로직 하이레벨의 발진 검출 신호(SFOC_DET)는 전력 변환기(100, 도 1) 외부의 PMIC 또는 시스템로 제공되어 출력 전압(VOUT)의 발진을 알리도록 구성될 수 있다.
도 13은 도 6의 듀티 사이클 검출부(630)를 설명하는 예시적인 도면이다.
도 13을 참조하면, 듀티 사이클 검출부(630_a)는, 도 12a의 듀티 사이클 검출부(630)와 비교하여, 판단부(1230)의 앤드 게이트 논리 회로(1233)의 출력이 디바운스 회로(1300)를 통해 발진 검출 신호(SFOC_DET)로 출력된다는 점에서 차이가 있다.
듀티 사이클 검출부(630_a)는, 듀티 사이클 신호 추정부(1210)에서 출력되는 듀티 사이클 신호(SDC)의 전압 레벨을 제1 및 제2 제한 전압들(VLMT_H, VLMT_L)과 비교하여 제1 및 제2 교차 신호들(SCRS1, SCRS2)을 출력하고, 제1 및 제2 교차 신호들(SCRS1, SCRS2)을 논리곱 연산하여 예비 발진 검출 신호(SFOC_DETpre)를 출력할 수 있다. 듀티 사이클 검출부(630_a)는 최종적으로 출력 전압(VOUT)의 발진 여부를 발진 검출 신호(SFOC_DET)로서 전력 변환기(100, 도 1) 외부로 알리도록 구성되는데, 발진 검출 신호(SFOC_DET)의 출력이 실제적인 발진에 의한 게 아니라 노이즈 상황에 의한 오동작인지 여부가 고려될 필요가 있다.
디바운스 회로(1300)는 예비 발진 검출 신호(SFOC_DETpre)와 발진 신호(SFOC)를 입력하는 카운터(1310)를 포함하고, 발진 신호(SFOC)에 따른 카운터(1310)의 카운팅 시간 양에 기초하여 발진 검출 신호(SFOC_DET)가 출력하도록 구성될 수 있다. 카운터(1310)는 예비 발진 검출 신호(SFOC_DETpre)의 로직 하이레벨 구간을 발진 신호(SFOC)의 주파수에 맞추어 카운팅 동작을 수행할 수 있다.
예비 발진 검출 신호(SFOC_DETpre)의 로직 하이레벨 구간 동안 발진 신호(SFOC)에 따라 카운터(1310)의 카운팅 동작이 연속적으로 수행될 수 있다. 이것은, 실제적인 발진에 의해 예비 발진 검출 신호(SFOC_DETpre)가 발생되었음을 의미하며, 디바운스 회로(1300)는 입력된 예비 발진 검출 신호(SFOC_DETpre)를 발진 검출 신호(SFOC_DET)로서 출력할 수 있다. 이 때, 디바운스 회로(1300)는 카운터(1310)의 카운팅 동작이 시작되자마자 즉시 발진 검출 신호(SFOC_DET)를 출력하기 보다는, 미리 설정된 시간 양이 경과한 후에 발진 검출 신호(SFOC_DET)를 출력하도록 구성될 수 있다. 이에 따라, 디바운스 회로(1300)를 통해 실제적인 발진이 정확히 판단되었음을 기대할 수 있다.
디바운스 회로(1300)에서, 예비 발진 검출 신호(SFOC_DETpre)의 로직 하이레벨 구간 동안 발진 신호(SFOC)에 따른 카운팅 동작이 전적으로 수행되지 않거나 일시적으로 수행되다가 멈춘다면, 노이즈에 의해 예비 발진 검출 신호(SFOC_DETpre)가 발생되었음을 의미한다. 이 때, 디바운스 회로(1300)는 예비 발진 검출 신호(SFOC_DETpre)의 로직 하이레벨 발생에 상관없이 발진 검출 신호(SFOC_DET)를 출력하지 않도록 구성될 수 있다.
도 14는 도 13의 듀티 사이클 검출부(630_a)의 동작을 설명하는 타이밍도이다.
도 12a 내지 도 12c 및 도 13을 연계하여 도 14를 참조하면, 듀티 사이클 신호 추정부(1210)에서 출력되는 듀티 사이클 신호(SDC)의 전압 레벨이 제1 및 제2 제한 전압들(VLMT_H, VLMT_L)과 비교되고, 비교 결과로 발진 검출 신호(SFOC_DET)가 출력되는 동작이 설명될 것이다. 제1 제한 전압(VLMT_H)은 듀티 사이클 신호(SDC)가 발진 주파수 검출 범위(fdet)를 벗어나는지를 검출하도록, 그리고 제2 제한 전압(VLMT_L)은 듀티 사이클 신호(SDC)가 발진 주파수 검출 범위(deft)에 속하는지를 검출하도록 제공될 수 있다.
t1 시점에서, 듀티 사이클 신호(SDC)의 전압 레벨과 제1 및 제2 제한 전압들(VLMT_H, VLMT_L)의 레벨들과의 비교가 시작될 수 있다. 초기 설정으로, 제1 교차 신호(SCRS1)는 로직 하이레벨로 출력되고, 제2 교차 신호(SCRS2)는 로직 로우레벨로 출력될 것이다.
t2 시점에서, 듀티 사이클 신호(SDC)의 전압 레벨이 외부 전원 전압(VEXT)으로부터 발진 신호(SFOC)의 듀티 사이클(D)에 기초하여 상승할 수 있다.
t3 시점에서, 듀티 사이클 신호(SDC)의 전압 레벨이 높아져서 제2 제한 전압(VLMT_L) 레벨에 교차하게 되면, 제2 교차 신호(SCRS2)는 로직 하이레벨로 출력될 수 있다. 이 때, 예비 발진 검출 신호(SFOC_DETpre)는 로직 하이레벨의 제1 및 제2 교차 신호들(SCRS1, SCRS2)에 응답하여 로직 하이레벨로 출력될 수 있다.
t4 시점은, 예비 발진 검출 신호(SFOC_DETpre)를 입력하는 디바운스 회로(1300)가 발진 신호(SFOC)의 주파수에 맞추어 카운터(1310)의 카운팅 동작을 수행하고, 카운팅 동작이 미리 설정된 시간 양이 경과한 시점으로 표시될 수 있다. t4 시점에서, 예비 발진 검출 신호(SFOC_DETpre)를 실제적인 발진으로 판단한 발진 검출 신호(SFOC_DET)가 출력될 수 있다.
도 15는 본 발명의 전력 변환기(100)의 동작을 설명하는 타이밍도이다. 도 15는 도 1 내지 도 14를 함께 참조하여 설명된다. 전력 변환기(100)에서, 스위칭 레귤레이터(110)는 외부 전원 전압(VEXT)을 입력받아 타겟 레벨(VTARGET)을 갖는 출력 전압(VOUT)을 발생하고, 발진 검출부(120)는 출력 전압(VOUT)의 발진이 검출하고자 하는 발진 주파수 검출 범위(fdet)에 속하는지를 판단하여 발진 검출 신호(SFOC_DET)를 출력하는 동작이 설명될 것이다.
도 15를 참조하면, t0 시점에서, 스위칭 레귤레이터(110)의 출력 전압(VOUT)이 타겟 레벨(VTARGET)을 가지도록 발생될 수 있다.
t1 시점에서, 출력 전압(VOUT)의 발진이 야기될 수 있다.
t2 시점에서, 주파수 측정부(610)는 출력 전압(VOUT)을 증폭하고, 증폭된 출력 전압(VOA)의 레벨을 제1 및 제2 기준 전압들(VOC_H, VOC_L)의 레벨들과 비교하여 발진 신호(SFOC)를 생성할 수 있다. 주파수 검출부(620)는 발진 신호(SFOC)와 클럭 신호(CLOCK)에 기초하여 센싱 전압(VFSEN)을 생성하고, 센싱 전압(VFSEN)을 제1 및 제2 임계 전압들(VFROC1, VROC2)과 비교할 수 있다.
t3 시점에서, 발진 주파수 검출 범위(fdet)의 하한 주파수(fL1)에 의해 결정되는 제1 임계 전압(VFROC1) 보다 센싱 전압(VFSEN)이 낮으면, 주파수 검출부(620)는 검출 신호(SFDET)를 생성할 수 있다. 듀티 사이클 검출부(630)는 발진 신호(SFOC)와 검출 신호(SFDET)에 기초하여 듀티 사이클 신호(SDC)를 생성하고, 듀티 사이클 신호(SDC)의 전압 레벨을 제1 및 제2 제한 전압들(VLMT_H, VLMT_L)과 비교할 수 있다.
t4 시점에서, 듀티 사이클 신호(SDC)의 전압 레벨이 발진 주파수 검출 범위(fdet)에 속하는지를 나타내는 제2 제한 전압(VLMT_L) 레벨보다 높으면, 듀티 사이클 검출부(630_a)는 예비 발진 검출 신호(SFOC_DETpre)를 출력할 수 있다. 디바운스 회로(1300)는 예비 발진 검출 신호(SFOC_DETpre)를 입력하고 발진 신호(SFOC)의 주파수에 맞추어 카운터(1310)의 카운팅 동작을 수행할 수 있다.
t5 시점에서, 카운터(1310)의 카운팅 동작이 미리 설정된 시간 양이 경과한 때, 듀티 사이클 검출부(630_a)는 예비 발진 검출 신호(SFOC_DETpre)를 실제적인 발진으로 판단한 발진 검출 신호(SFOC_DET)가 출력될 수 있다.
도 16은 본 발명의 전력 변환기(100)를 채용하는 시스템을 나타내는 블록도이다.
도 16을 참조하면, 시스템(1600)은 PMIC(1610)와 MCU(Micro-Control Unit, 1620)를 포함할 수 있다. MCU(1620)는 시스템(1600)의 운영 체제 및 다수의 소프트웨어 시스템을 실행하고 특정 계산들 또는 태스크(task)들을 수행하는 프로세서일 수 있다. PMIC(1610)는 본 발명의 전력 변환기(100)와 배터리로부터 제공되는 전력을 관리 및 제어하는 제어부(1612)를 포함할 수 있다. 전력 변환기(100)는 배터리로부터 제공되는 외부 전원 전압(VEXT)을 변환하여 타겟 레벨을 갖는 출력 전압(VOUT)을 생성할 수 있다. 전력 변환기(100)는 출력 전압(VOUT)에서 일어나는 발진을 검출하고, 출력 전압(VOUT)의 발진이 검출하고자 하는 발진 주파수 검출 범위에 속하는지를 판단하여 발진 검출 신호(SFOC_DET)를 출력할 수 있다. 발진 검출 신호(SFOC_DET)는 PMIC(1610)의 제어부(1612)와 MCU(1620)로 출력될 수 있다.
PMIC(1610) 및/또는 MCU(1620)는 발진 검출 신호(SFOC_DET)에 응답하여 안정적인 동작을 위한 조치를 취할 수 있다. 이러한 조치는 하드웨어 형태로 구현되거나 소프트웨어 형태로 구현될 수 있다. 예시적으로, PMIC(1610) 및/또는 MCU(1620)는 출력 전압(VOUT)에서 일어난 발진이 사라질 때까지 전력 변환기(100) 내 스위칭 레귤레이터(110)의 동작이 디세이블되도록 제어할 수 있다. 이에 따라, PMIC(1610) 및/또는 MCU(1620)는 동작 안정성을 꾀할 수 있다.
본 개시는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 외부 전원 전압을 입력받아 타겟 레벨을 갖는 출력 전압을 발생하는 전력 변환기에 있어서,
    상기 외부 전원 전압으로부터 인덕터가 교번적으로 접속 또는 분리되게 스위칭하도록 구성되고, 상기 인덕터를 흐르는 전류에 의해 상기 출력 전압을 발생하도록 구성되는 스위칭 레귤레이터; 및
    상기 출력 전압에서 일어나는 발진을 검출하도록 구성되고, 상기 발진이 검출하고자 하는 발진 주파수 검출 범위에 속하는지를 판단하여 발진 검출 신호를 출력하도록 구성되는 발진 검출부를 포함하는 전력 변환기.
  2. 제1항에 있어서,
    상기 발진 검출 신호는 상기 전력 검출기의 외부로 출력되도록 구성되는 전력 변환기.
  3. 제1항에 있어서,
    상기 발진 검출 신호는 상기 전력 검출기의 제어부로 출력되도록 구성되는 전력 변환기.
  4. 제1항에 있어서,
    상기 발진 검출 신호에 응답하여, 상기 출력 전압에서 일어나는 상기 발진이 사라질 때까지 상기 스위칭 레귤레이터의 동작이 디세이블되도록 구성되는 전력 변환기.
  5. 제1항에 있어서,
    상기 발진 주파수 검출 범위는, 과-전류 보호 동작 주파수 영역 보다 높게, 그리고 상기 스위칭 레귤레이터의 스위칭 주파수 보다 낮게 설정되고,
    상기 과-전류 보호 동작 주파수 영역은 상기 스위칭 레귤레이터의 상기 출력 전압이 출력되는 노드가 접지로 단락되는 것에 대한 보호를 위하여 제공되는 전력 변환기.
  6. 제5항에 있어서,
    상기 발진 주파수 검출 범위는, 상기 과-전류 보호 동작 주파수 영역을 일부를 포함하는 전력 변환기.
  7. 제5항에 있어서,
    상기 발진 주파수 검출 범위는, 상기 스위칭 레귤레이터의 출력 전압이 상기 타겟 레벨로 레귤레이터될 때의 동작 대역을 포함하고,
    상기 동작 대역은 상기 스위칭 주파수의 반에 해당하는 전력 변환기.
  8. 제1항에 있어서, 상기 발진 검출부는,
    상기 출력 전압을 증폭하고, 상기 증폭된 출력 전압의 레벨을 제1 및 제2 기준 전압들의 레벨들과 비교하여 발진 신호를 생성하도록 구성되고,
    상기 제1 및 제2 기준 전압들은 상기 출력 전압의 발진 진폭을 검출하도록 구성되고, 상기 제1 기준 전압은 상기 제2 기준 전압 보다 높게 설정되는 전력 변환기.
  9. 제8항에 있어서,
    상기 제1 및 제2 기준 전압들은 상기 출력 전압의 평균 전압에 기초하여 생성되도록 구성되는 전력 변환기.
  10. 제8항에 있어서, 상기 발진 검출부는,
    상기 발진 신호의 주파수에 반비례하게 센싱 전압을 생성하도록 구성되고, 상기 센싱 전압을 제1 및 제2 임계 전압들과 비교하여 검출 신호를 생성하도록 구성되고,
    상기 제1 및 제2 임계 전압들은 상기 발진 주파수 검출 범위에 의해 결정되고, 상기 제1 임계 전압은 상기 제2 임계 전압 보다 높게 설정되는 전력 변환기.
  11. 제10항에 있어서,
    상기 제1 임계 전압은 상기 발진 주파수 검출 범위의 하한 주파수에 의해 결정되고, 상기 제2 임계 전압은 상기 발진 주파수 검출 범위의 상한 주파수에 의해 결정되는 전력 변환기.
  12. 제10항에 있어서, 상기 발진 검출부는,
    상기 발진 신호와 상기 검출 신호에 기초하여 듀티 사이클 신호를 생성하도록 구성되고, 상기 듀티 사이클 신호의 전압 레벨을 제1 및 제2 제한 전압들과 비교하여 발진 검출 신호를 생성하도록 구성되고,
    상기 제1 및 제2 제한 전압들은 상기 발진 주파수 검출 범위에 의해 결정되고, 상기 제1 제한 전압은 상기 제2 제한 전압 보다 높게 설정되는 전력 변환기.
  13. 제12항에 있어서,
    상기 제1 제한 전압은 상기 듀티 사이클 신호가 상기 발진 주파수 검출 범위를 벗어나는지를 검출하도록 구성되고, 상기 제2 제한 전압은 상기 듀티 사이클 신호가 상기 발진 주파수 검출 범위에 속하는지를 검출하도록 구성되는 전력 변환기.
  14. 제12항에 있어서, 상기 발진 검출부는,
    상기 듀티 사이클 신호의 전압 레벨과 상기 제1 및 제2 제한 전압들과의 비교 결과로서 상기 발진 검출 신호를 출력하기 전에, 상기 발진 신호를 이용하여 상기 발진 검출 신호가 실제적인 상기 발진에 의해 출력되는 것인지를 판단하도록 구성되는 전력 변환기.
  15. 제14항에 있어서,
    상기 발진 검출 신호는 상기 발진 신호에 따라 카운터의 카운팅 동작이 시작되자마자 즉시 출력되기 보다는, 카운팅 동작이 미리 설정된 시간 양이 경과한 후에 출력되도록 구성되는 전력 변환기.
  16. 소스 전압의 발진을 검출하는 발진 검출부에 있어서,
    상기 소스 전압을 입력하고, 상기 소스 전압을 증폭하고, 상기 증폭된 소스 전압의 레벨을 제1 및 제2 기준 전압들의 레벨들과 비교하여 발진 신호를 생성하도록 구성되는 주파수 측정부;
    상기 발진 신호와 클럭 신호에 기초하여 센싱 전압을 생성하고, 상기 센싱 전압을 제1 및 제2 임계 전압들과 비교하여 검출 신호를 생성하도록 구성되는 주파수 검출부; 및
    상기 발진 신호와 상기 검출 신호에 기초하여 듀티 사이클 신호를 생성하고, 상기 듀티 사이클 신호의 전압 레벨을 제1 및 제2 제한 전압들과 비교하여 발진 검출 신호를 생성하도록 구성되는 듀티 사이클 검출부를 포함하는 발진 검출부.
  17. 제16항에 있어서, 상기 주파수 측정부는,
    기준 전압을 입력받고, 상기 기준 전압에 기초하여 상기 제1 기준 전압 및 상기 제1 기준 전압 보다 낮은 상기 제2 기준 전압들을 생성하는 기준 전압 발생부;
    상기 소스 전압의 AC 성분을 증폭하여 상기 증폭된 소스 전압으로 출력하는 증폭부; 및
    상기 증폭된 출력 전압을 상기 제1 기준 전압과 비교하여 셋 신호를 발생하고, 상기 증폭된 출력 전압을 상기 제2 기준 전압과 비교하여 리셋 신호를 발생하고, 상기 셋 신호 및 상기 리셋 신호에 기초하여 펄스 형태의 상기 발진 신호를 출력하는 발진 신호 발생부를 포함하는 발진 검출부.
  18. 제16항에 있어서, 상기 주파수 검출부는,
    상기 발진 신호의 주파수와 클럭 신호의 주파수를 이용하여, 내부 전원 전압으로부터 분배되고 상기 발진 신호의 주파수에 반비례하는 상기 센싱 전압을 발생하는 센싱 전압 발생부; 및
    상기 센싱 전압을 상기 제1 임계 전압과 비교하여 제1 비교 신호를 발생하고, 상기 센싱 전압을 상기 제2 임계 전압과 비교하여 제2 비교 신호를 발생하고, 상기 제1 비교 신호 및 상기 제2 비교 신호에 기초하여 하이레벨 구간을 갖는 사각파형의 상기 검출 신호를 출력하는 검출 신호 발생부를 포함하고,
    상기 제1 임계 전압은 상기 제2 임계 전압 보다 크게 설정되는 발진 검출부.
  19. 제16항에 있어서, 상기 듀티 사이클 검출부는,
    외부 전원 전압에 연결되고, 상기 검출 신호의 하이레벨 구간 동안의 상기 발진 신호의 듀티 사이클에 응답하여 상기 외부 전원 전압으로부터 상기 듀티 사이클 신호의 상기 전압 레벨이 결정되도록 구성되는 듀티 사이클 신호 추정부;
    상기 외부 전원 전압과 접지 전압 사이에 직렬 연결되는 저항들을 포함하고, 상기 저항들을 흐르는 일정 전류에 의해 상기 제1 제한 전압 및 상기 제1 제한 전압 보다 낮은 상기 제2 제한 전압이 발생되도록 구성되는 제한 전압 발생부; 및
    상기 듀티 사이클 신호의 상기 전압 레벨과 상기 제1 제한 전압을 비교하여 제1 교차 신호를 발생하고, 상기 듀티 사이클 신호의 상기 전압 레벨과 상기 제2 제한 전압을 비교하여 제2 교차 신호를 발생하고, 상기 제1 및 제2 교차 신호들에 기초하여 상기 발진 검출 신호가 출력되도록 구성되는 판단 회로를 포함하는 발진 검출부.
  20. 전력 변환기의 출력 전압에서 야기되는 발진을 검출하는 방법에 있어서,
    상기 출력 전압을 입력하고, 상기 출력 전압을 증폭하고, 상기 증폭된 출력 전압의 레벨을 제1 및 제2 기준 전압들의 레벨들과 비교하여 발진 신호를 생성하는 단계;
    상기 발진 신호와 클럭 신호에 기초하여 센싱 전압을 생성하고, 상기 센싱 전압을 제1 및 제2 임계 전압들과 비교하여 검출 신호를 생성하는 단계;
    상기 발진 신호와 상기 검출 신호에 기초하여 듀티 사이클 신호를 생성하고, 상기 듀티 사이클 신호의 전압 레벨을 제1 및 제2 제한 전압들과 비교하여 발진 검출 신호를 생성하는 단계; 및
    상기 발진 검출 신호를 상기 전력 변환기의 외부로 출력하는 단계를 포함하는 방법.
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