JPWO2018207880A1 - リップル注入回路及びこれを備えた電子機器 - Google Patents

リップル注入回路及びこれを備えた電子機器 Download PDF

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Abstract

リップル注入回路は、入力電圧の周波数成分又は出力電圧の周波数成分を通過させ第１のリップル成分を備えた第１のリップル電圧を生成するキャパシタと、比較結果信号を積分して第２のリップル成分を備えた第２のリップル電圧を生成する積分回路と、を備える。帰還電圧には、前記第１のリップル成分と前記第２のリップル成分とが加算される。

Description

本発明は、リップル注入回路、スイッチング制御回路、及び発振回路に関する。
一般に、電源から供給される入力電圧をスイッチ素子のスイッチング制御により降圧又は昇圧して出力電圧を生成するスイッチング電源回路が知られており、その中でも、高速動作が可能であり且つ小型化が容易なものとして、インダクタを用いた非絶縁型のスイッチング電源回路が広く利用されている。スイッチング電源回路としては様々な方式が採用されており、中でも、より高速動作が可能であり低コスト化を実現できる方式として、例えば特許文献１に開示されているようなリップル制御方式のスイッチング電源回路が注目されている。
特開２０１０−２５２６２７号公報 特開２０１６−１９２２９２号公報 特開２００４−３２８２８０号公報 特開平３−２５２２０６号公報 特開２００３−２９８３４９号公報
図１６は、従来のリップル制御方式のスイッチング電源回路２１を概略的に示した図である。スイッチング電源回路２１は、降圧型スイッチング電源回路であって、電圧生成回路ＤＷ１と、帰還電圧生成回路１と、比較回路２と、ゲートドライバ３と、抵抗Ｒｒと、キャパシタＣｒと、を備えている。また、スイッチング電源回路２１には、直流電源４及び負荷５が接続されている。
電圧生成回路ＤＷ１は、入力端子Ｔ１と、キャパシタＣｉｎと、スイッチ素子Ｑ１と、ダイオードＤ１と、インダクタＬ１と、キャパシタＣ２と、出力端子Ｔ２と、を備えている。電圧生成回路ＤＷ１は、直流電源４から供給される入力電圧ＶｉｎをキャパシタＣｉｎにて平滑化し、キャパシタＣｉｎによって平滑化された電圧からスイッチ素子Ｑ１のオンオフに基づいてインダクタＬ１にて発生した電圧をキャパシタＣ２にて平滑化し、これを出力電圧Ｖｏｕｔとして出力端子Ｔ２から出力する降圧コンバータとしての機能を有する。ここで、インダクタＬ１とスイッチ素子Ｑ１のソース端子Ｓとの接続点のノードをノードＮ１と称し、スイッチ素子Ｑ１のオンオフによって遷移するノードＮ１の電圧をスイッチング電圧Ｖｎ１と称する。ダイオードＤ１は、アノードが接地されており、カソードがノードＮ１に接続されている。
抵抗Ｒｒ及びキャパシタＣｒは、ノードＮ１から供給されるスイッチング電圧Ｖｎ１を積分してリップル電圧ＶＳ１を生成する。ここで、抵抗ＲｒとキャパシタＣｒとの接続点のノードをノードＮ２と称する。なお、リップル電圧ＶＳ１は、スイッチ素子Ｑ１のオンオフによって、例えば０Ｖ〜１２Ｖで遷移するスイッチング電圧Ｖｎ１を積分して生成されるため、この遷移に応じたリップル成分を備えたものとなる。
帰還電圧生成回路１は、分圧抵抗Ｒ１及びＲ２を備えており、出力電圧Ｖｏｕｔを分圧して帰還電圧Ｖｆｂを生成する。ここで、分圧抵抗Ｒ１と分圧抵抗Ｒ２との接続点のノードをノードＮ３と称する。ノードＮ３とノードＮ２とは接続されている。このため、ノードＮ３の帰還電圧Ｖｆｂは、出力電圧Ｖｏｕｔを分圧抵抗Ｒ１と分圧抵抗Ｒ２とで分圧した電圧とリップル電圧ＶＳ１との加算値となり、リップル電圧ＶＳ１のリップル成分を備えたものとなる。
比較回路２は、コンパレータ２ａと、基準電圧源２ｂと、ヒステリシス回路２ｃと、定電圧源２ｄと、を備えている。コンパレータ２ａの反転入力端子は、ノードＮ３と接続されて帰還電圧生成回路１から帰還電圧Ｖｆｂの供給を受ける。コンパレータ２ａの非反転入力端子は、基準電圧源２ｂから、ヒステリシス回路２ｃによって決まる基準電圧Ｖｒｅｆ１の供給を受ける。
コンパレータ２ａは、反転入力端子に入力された電圧Ｖ−（＝帰還電圧Ｖｆｂ）と非反転入力端子に入力された電圧Ｖ＋（＝基準電圧Ｖｒｅｆ１）とを比較し、比較結果として比較結果信号Ｖｃоｍを出力する。コンパレータ２ａは、電圧Ｖ−が電圧Ｖ＋よりも高くなった場合には比較結果として例えば０Ｖでローレベルの比較結果信号Ｖｃоｍを自己の動作時間分の遅延をもって出力し、電圧Ｖ−が電圧Ｖ＋よりも低くなった場合には比較結果として例えば５Ｖでハイレベルの比較結果信号Ｖｃоｍを自己の動作時間分の遅延をもって出力する。
なお、ヒステリシス回路２ｃは、抵抗Ｒ３及びＲ４を備えている。抵抗Ｒ３は、一端がコンパレータ２ａの出力端子に接続され、他端がコンパレータ２ａの非反転入力端子に接続されている。抵抗Ｒ４は、一端が抵抗Ｒ３の他端とコンパレータ２ａの非反転入力端子とに接続されており、他端が基準電圧源２ｂに接続されている。ヒステリシス回路２ｃは、基準電圧源２ｂから供給される電圧から抵抗Ｒ４と抵抗Ｒ３との抵抗比によって決まる基準電圧Ｖｒｅｆ１を生成してコンパレータ２ａの非反転端子に供給するいわゆるヒステリシス特性を備えている。
定電圧源２ｄから出力される定電圧はコンパレータ２ａの駆動電圧として用いられる。
ゲートドライバ３は、比較回路２から比較結果信号Ｖｃｏｍの供給を受け、比較結果信号Ｖｃｏｍの電圧レベルに応じて異なる電圧レベルを備えた制御信号ＶＧ１をスイッチ素子Ｑ１のゲート端子Ｇに供給する。ゲートドライバ３は、比較結果信号Ｖｃｏｍがハイレベルであった場合には、例えば１７[Ｖ]でハイレベルの制御信号ＶＧ１をスイッチ素子Ｑ１のゲート端子Ｇに供給し、比較結果信号Ｖｃｏｍがローレベルであった場合には、例えば０[Ｖ]でローレベルの制御信号ＶＧ１をスイッチ素子Ｑ１のゲート端子Ｇに供給することでスイッチ素子Ｑ１のオンオフを制御する。これにより、スイッチング電圧Ｖｎ１は、例えば０Ｖ〜１２Ｖの間で遷移する。
図１７は、図１６に示したスイッチング電源回路２１の時間変化における各部の信号波形を示した図である。図１７（ａ）は、電圧Ｖ−の信号波形と電圧Ｖ＋との関係を示した図である。図１７（ｂ）は、比較結果信号Ｖｃｏｍの信号波形を示した図である。図１７（ｃ）は、電圧Ｖｎ１の遷移を示した図である。なお、図１７（ａ）〜図１７（ｃ）はそれぞれ縦軸が電圧レベルＶ、横軸が時間ｔであり、時刻ｔ１０〜ｔ１７は図１７（ａ）〜図１７（ｃ）の共通の時刻として示している。
時刻ｔ１０では、例えば３Ｖの電圧Ｖ−が、例えば２Ｖの電圧Ｖ＋よりも高いため、比較回路２からはローレベルの比較結果信号Ｖｃｏｍが出力されている。また、比較結果信号Ｖｃｏｍがローレベルのため、ゲートドライバ３によって制御されるスイッチ素子Ｑ１はオフ状態となっており、スイッチング電圧Ｖｎ１は接地電位からダイオードＤ１による電圧降下分低い電圧レベルとなっている。ここで、図１７（ｃ）においては、作図の都合上、スイッチング電圧Ｖｎ１が０Ｖよりも低い場合においては０Ｖとして示している。
時刻ｔ１１で、電圧Ｖ−が電圧Ｖ＋以下になると、比較回路２の動作時間分遅れた時刻ｔ１２でハイレベルの比較結果信号Ｖｃｏｍが比較回路２から出力され、ゲートドライバ３に供給される。ここで、ゲートドライバ３は比較回路２に比べて動作速度が遅いことから、スイッチ素子Ｑ１がオンされるタイミングが時刻ｔ１３まで遅れる。このため、スイッチング電圧Ｖｎ１に基づく電圧Ｖ−は、時刻ｔ１２から時刻ｔ１３の期間Ａ１、すなわち、比較結果信号Ｖｃｏｍがハイレベルとなった後、スイッチ素子Ｑ１がオンするまでの間、例えば１Ｖまで低下し続けることとなる。
時刻ｔ１３で、ゲートドライバ３の動作時間分遅れてハイレベルの制御信号ＶＧ１がゲートドライバ３からスイッチ素子Ｑ１のゲート端子Ｇに供給されると、スイッチ素子Ｑ１がオンする。これにより、入力電圧Ｖｉｎが直流電源４からスイッチ素子Ｑ１を介してノードＮ１に供給されてスイッチング電圧Ｖｎ１が上昇し、これに伴い出力電圧Ｖｏｕｔが上昇する。また、出力電圧Ｖｏｕｔの上昇に伴って電圧Ｖ−が上昇する。ここで、スイッチング電圧Ｖｎ１は、例えば１２Ｖまで上昇する。このとき、電圧Ｖ−の電位は、期間Ａ１で低下し続けた分だけ、再び電圧Ｖ＋を超えるまでに時間を要することとなる。
時刻ｔ１４で、電圧Ｖ−が電圧Ｖ＋を超えると、比較回路２の動作時間分遅れた時刻ｔ１５でローレベルの比較結果信号Ｖｃｏｍが比較回路２から出力され、ゲートドライバ３に供給される。ここで、ゲートドライバ３は比較回路２に比べて動作速度が遅いことからスイッチ素子Ｑ１がオフされるタイミングが時刻ｔ１６まで遅れる。このため、ノードＮ１の電位に基づく電圧Ｖ−の電位は、時刻ｔ１５から時刻ｔ１６までの期間Ｂ１、すなわち、比較結果信号Ｖｃｏｍがローレベルとなった後、スイッチ素子Ｑ１がオフするまでの間、例えば３Ｖまで上昇し続けることとなる。このとき、電圧Ｖ−は、リップル電圧ＶＳ１のリップル成分を含むものであるため、大きく上昇する。
時刻ｔ１６で、ゲートドライバ３の動作時間分遅れてローレベルの制御信号ＶＧ１がゲートドライバ３からスイッチ素子Ｑ１のゲート端子Ｇに供給され、スイッチ素子Ｑ１がオフする。これにより、直流電源４からノードＮ１への入力電圧Ｖｉｎの供給が停止されてスイッチング電圧Ｖｎ１が低下し、これに伴い出力電圧Ｖｏｕｔが低下する。また、出力電圧Ｖｏｕｔの低下に伴って電圧Ｖ−が低下する。このとき、電圧Ｖ−の電位は、期間Ｂ１で上昇し続けた分だけ、再び電圧Ｖ＋以下となるまでに時間を要することとなる。
以上のように、スイッチング電源回路２１は、比較結果信号Ｖｃｏｍの信号レベルが切り替わった後も一定期間に亘り電圧Ｖ−が上昇又は低下し続けるので、電圧Ｖ−が再び電圧Ｖ＋となるまでに時間がかかってしまい、ひいては負荷５へ出力電圧Ｖｏｕｔを安定して供給することができなくなってしまうという問題があった。特に、電圧Ｖ−には、スイッチング電圧Ｖｎ１の遷移の影響を受けるリップル電圧ＶＳ１のリップル成分が含まれることから、電圧Ｖ−の変動がより大きくなってしまい、電圧Ｖ−が上昇または低下する際に発生する上記問題がより顕著となっていた。
図１８は、スイッチング電源回路２１と同様のリップル制御方式を昇圧型スイッチング電源回路に適用した場合の概略構成を示した図である。すなわち、図１８に示すスイッチング電源回路２２は、昇圧型スイッチング電源回路であって、スイッチング電源回路２１の電圧生成回路ＤＷ１を電圧生成回路ＵＰ１に置換した構成である。
電圧生成回路ＵＰ１は、入力端子Ｔ１と、キャパシタＣｉｎと、スイッチ素子Ｑ１と、ダイオードＤ１と、インダクタＬ１と、キャパシタＣ２と、出力端子Ｔ２と、を備えている。電圧生成回路ＵＰ１は、まずスイッチ素子Ｑ１をオンにして直流電源４から供給され入力端子Ｔ１に入力される入力電圧Ｖｉｎに応じた電流をインダクタＬ１に流してインダクタＬ１に磁気エネルギーを蓄えさせた後、スイッチ素子Ｑ１をオフにしてインダクタＬ１の磁気エネルギーを放出させて高電圧を発生させる。このようにして昇圧された電圧は、キャパシタＣ２にて平滑化されて出力電圧Ｖｏｕｔとして出力端子Ｔ２から出力される。なお、ダイオードＤ１は、スイッチ素子Ｑ１がオフの場合にインダクタＬ１にて生成されたエネルギーを出力端子Ｔ２に安定的に供給する役割を果たしている。
ここで、スイッチング電源回路２１及び２２の起動について説明する。
スイッチング電源回路２１は、起動時に電圧Ｖ＋が電圧Ｖ−より大きいため、スイッチ素子Ｑ１がオンになる。その結果、負荷５にエネルギーが供給されて電圧Ｖ−が増加する。電圧Ｖ−の増加によって、電圧Ｖ−が電圧Ｖ＋より大きくなり、比較結果信号Ｖｃｏｍの信号レベルがハイレベルからローレベルに切り替わる。したがって、スイッチング電源回路２１は問題なく動作する。
スイッチング電源回路２２も、スイッチング電源回路２１と同様に、起動時に電圧Ｖ＋が電圧Ｖ−より大きいため、スイッチ素子Ｑ１がオンになる。しかしながら、スイッチング電源回路２２では、スイッチ素子Ｑ１がオンになってもインダクタＬ１にエネルギーが蓄えられるだけで負荷５にはエネルギーが供給されない。このため、電圧Ｖ−が増加しない。したがって、比較結果信号Ｖｃｏｍの信号レベルがハイレベルのままでローレベルに切り替わらない。その結果、スイッチング電源回路２２は動作しない。
また、定電圧制御によって入力電圧を出力電圧に変換するスイッチング電源装置では、通常出力電圧が目標電圧に一致するようにフィードバック制御が行われる。
しかしながら、上記のフィードバック制御では、入力電圧の変動があった場合に、入力電圧の変動に伴って出力電圧が変動してから出力電圧の変動を抑える制御がかかることになるため、出力電圧の変動を十分に抑えることができなかった。したがって、上記のフィードバック制御では、出力電圧の変動を十分に抑える為には、入力コンデンサの容量を大きくして入力電圧の変動を十分に抑えておく必要があった。
なお、特許文献２には、入力電圧の変動に対する応答性を向上させることができる直流電源装置が開示されている。特許文献２で提案されている直流電源装置では、入力電圧の変動に応じたフィードフォワード制御が行われているが、フィードフォワード制御の中に出力電圧指令値の情報が含まれていない。このため、特許文献２で提案されている直流電源装置は、フィードフォワード制御だけでは所望の出力電圧を得ることができず、フィードフォワード制御だけでは最適なデューティ指令値を得ることができないという問題を有している。つまり、依然として応答性改善の余地がある。
また従来、発振周波数を任意に調整することのできる発振回路が種々提案されている。
しかしながら、発振周波数のスペクトラム拡散を行う場合、従来の発振回路では、デジタル／アナログ変換器や演算器が必要となるので、回路規模が大きくなるという課題があった（例えば、特許文献３を参照）。
また、ディスクリート部品（抵抗やキャパシタなど）を付け替えることにより、発振周波数を任意に調整することのできる従来の発振回路では、当然のことながらディスクリート部品の選定後に発振周波数が固定されるので、発振周波数のスペクトラム拡散を行うことができなかった（例えば、特許文献４や特許文献５を参照）。
本明細書中に開示されている第１の発明は、上記の状況に鑑み、昇圧型スイッチング電源回路を正常に動作させることができ且つ昇圧型スイッチング電源回路の出力電圧を安定化できるリップル注入回路並びにそれを備えた昇圧型スイッチング電源回路及び電子機器を提供することを目的とする。
本明細書中に開示されている第２の発明は、上記の状況に鑑み、スイッチング電源装置における入力電圧の変動に対する応答性を大幅に向上させることができるスイッチング制御回路並びにそれを備えたスイッチング電源装置、ＡＣアダプタ、及び電子機器を提供することを目的とする。
本明細書中に開示されている第３の発明は、本願の発明者らにより見出された上記の課題に鑑み、簡易にスペクトラム拡散を行うことのできる発振回路並びにそれを備えた電子機器を提供することを目的とする。
＜第１の発明＞
本明細書中に開示されている第１の発明の一局面に係るリップル電圧注入回路は、入力電圧の周波数成分又は出力電圧の周波数成分を通過させ第１のリップル成分を備えた第１のリップル電圧を生成するキャパシタと、比較結果信号を積分して第２のリップル成分を備えた第２のリップル電圧を生成する積分回路と、を備え、帰還電圧には、前記第１のリップル成分と前記第２のリップル成分とが加算される構成（第１−１の構成）とする。
また、上記第１−１の構成であるリップル電圧注入回路において、前記積分回路は、前記比較結果信号が供給される抵抗と、前記キャパシタと、により構成される構成（第１−２の構成）であってもよい。
本明細書中に開示されている第１の発明の他の局面に係るリップル電圧注入回路は、スイッチ素子のオンオフによって発生するスイッチング電圧を積分して第１のリップル成分を備えた第１のリップル電圧を生成する第１の積分回路と、比較結果信号を積分して第２のリップル成分を備えた第２のリップル電圧を生成する第２の積分回路と、を備え、帰還電圧には、前記第１のリップル成分と前記第２のリップル成分とが加算され、前記第１の積分回路は、前記スイッチング電圧が供給される第１の抵抗と、第１のキャパシタと、により構成され、前記第２の積分回路は、前記比較結果信号が供給される第２の抵抗と、第２のキャパシタと、により構成され、前記比較結果信号のハイレベルを前記第２の抵抗の抵抗値で除した値が、前記出力電圧を前記第１の抵抗の抵抗値で除した値より大きくなるように、前記第１の抵抗及び前記第２の抵抗の各抵抗値を設定している構成（第１−３の構成）とする。
また、上記第１−３の構成であるリップル電圧注入回路において、前記第１のキャパシタと前記第２のキャパシタが同一のキャパシタで構成される構成（第１−４の構成）であってもよい。
また、上記第１−３又は第１−４の構成であるリップル電圧注入回路において、前記帰還電圧は、前記出力電圧が印加される第１の分圧抵抗と、前記第１の分圧抵抗と接地電圧との間に直列接続される第２の分圧抵抗を備える帰還電圧生成回路によって生成され、前記第１の抵抗の抵抗値が前記第２の分圧抵抗の抵抗値より大きくなり、且つ、前記第１の抵抗の抵抗値が前記第２の抵抗の抵抗値より大きくなるように、前記第１の抵抗の抵抗値を設定している構成（第１−５の構成）であってもよい。
また、上記第１−１〜第１−５いずれかの構成であるリップル電圧注入回路において、前記帰還電圧は、前記出力電圧が印加される第１の分圧抵抗と、前記第１の分圧抵抗と接地電圧との間に直列接続される第２の分圧抵抗を備える帰還電圧生成回路によって生成され、前記第１の分圧抵抗の抵抗値をＲ、前記基準電圧が有する周波数成分のうち最小の周波数をｆとした場合に、前記キャパシタ又は前記第１のキャパシタの容量Ｃが、Ｒ＞（１／２πｆＣ）を満たすように設定されている構成（第１−６の構成）であってもよい。
本明細書中に開示されている第１の発明に係る昇圧型スイッチング電源回路は、インダクタの一端に接続されたスイッチ素子のオンオフに基づいて前記インダクタに発生した電圧をキャパシタにて平滑化して前記インダクタの他端に入力される前記入力電圧より高い前記出力電圧を生成する電圧生成回路と、前記出力電圧を分圧して前記帰還電圧を生成する帰還電圧生成回路と、前記帰還電圧と基準電圧とを比較し、前記比較の結果を前記比較結果信号として出力する比較回路と、上記第１−１〜第１−６いずれかの構成であるリップル電圧注入回路と、を備え、前記比較結果信号に基づいて前記スイッチ素子がオンオフされる構成（第１−７の構成）とする。
また、上記第１−７の構成である昇圧型スイッチング電源回路において、前記基準電圧として、時間的に変動し且つ最小値が０より大きい信号を用いる構成（第１−８の構成）であってもよい。
また、上記第１−７又は第１−８の構成である昇圧型スイッチング電源回路において、前記比較回路の出力端子が前記スイッチ素子の制御端子に直接接続される構成（第１−９の構成）であってもよい。
また、上記第１−９の構成である昇圧型スイッチング電源回路において、前記スイッチ素子の入力容量をＣＩＳＳ、前記スイッチ素子のスイッチング周波数をｆＳＷ、前記比較回路の最大出力電流をＩＧＭＡＸ、前記比較結果信号のハイレベルをＶＧＨとした場合に、前記スイッチ素子の入力容量ＣＩＳＳが、２ＣＩＳＳＶＧＨ／ＩＧＭＡＸ＜１／ｆＳＷを満たすように設定されている構成（第１−１０の構成）であってもよい。
本明細書中に開示されている第１の発明に係る電子機器は、上記第１−８〜第１−１０いずれかの構成である昇圧型スイッチング電源回路と、前記昇圧型スイッチング電源回路の出力が接続される負荷回路とを備える構成（第１−１１の構成）とする。
＜第２の発明＞
本明細書中に開示されている第２の発明の一局面に係るスイッチング制御回路は、入力された入力電圧を変換して出力するためのスイッチング素子のスイッチング状態を制御するスイッチング制御回路であって、電流連続モードでの前記入力電圧及び目標電圧を含む演算に基づいて、前記スイッチング素子の定常状態のデューティを決定する決定部と、前記決定部によって決定された前記デューティに基づいて前記スイッチング素子の制御信号を生成する制御信号生成部とを備えた構成（第２−１の構成）とする。
本明細書中に開示されている第２の発明の他の局面に係るスイッチング制御回路は、入力された入力電圧を変換して出力するためのスイッチング素子のスイッチング状態を制御するスイッチング制御回路であって、電流不連続モードでの前記入力電圧及び目標電圧及び前記出力が接続される負荷の抵抗と、前記出力に流れる出力電流を検出する電流検出部の検出結果とに基づいて、前記スイッチング素子の定常状態のデューティを決定する決定部と、前記決定部によって決定された前記デューティに基づいて前記スイッチング素子の制御信号を生成する制御信号生成部とを備えた構成（第２−２の構成）とする。
本明細書中に開示されている第２の発明の更に他の局面に係るスイッチング制御回路は、入力された入力電圧を変換して出力するためのスイッチング素子のスイッチング状態を制御するスイッチング制御回路であって、前記スイッチング素子を含む回路が電流連続モードで動作しているか電流不連続モードで動作しているかを判定する判定部と、前記スイッチング素子のデューティを決定する決定部と、前記決定部によって決定された前記デューティに基づいて前記スイッチング素子の制御信号を生成する制御信号生成部とを備え、前記決定部は、前記判定部によって前記スイッチング素子を含む回路が電流連続モードで動作していると判定された場合に、電流連続モードでの前記入力電圧及び目標電圧を含む演算に基づいて、定常状態のデューティを決定し、前記判定部によって前記スイッチング素子を含む回路が電流不連続モードで動作していると判定された場合に、電流不連続モードでの前記入力電圧及び目標電圧及び前記スイッチング素子を含む回路に接続される負荷の抵抗と、前記スイッチング素子を含む回路の出力電流を検出する電流検出部の検出結果とに基づいて、定常状態のデューティを決定する構成（第２−３の構成）とする。
また、上記第２−１〜第２−３いずれかの構成であるスイッチング制御回路において、前記決定部は、前記入力電圧又は前記入力電圧に応じた電圧を入力し、前記入力電圧又は前記入力電圧に応じた電圧をフィードフォワード制御にのみ用いる構成（第２−４の構成）であってもよい。
また、上記第２−１〜第２−４いずれかの構成であるスイッチング制御回路において、前記決定部は、前記演算に加えて、前記出力電圧と前記目標電圧との差にも基づいて、前記デューティを決定する構成（第２−５の構成）であってもよい。
また、上記第２−５の構成であるスイッチング制御回路において、前記決定部は、前記演算によって得られるフィードフォワード制御出力値と、前記出力電圧と前記目標電圧との差に応じたフィードバック制御出力値と、を加算して前記デューティを算出する構成（第２−６の構成）であってもよい。
本明細書中に開示されている第２の発明に係る一のスイッチング電源装置は、入力端子から入力された入力電圧をスイッチング素子を用いて電圧変換し出力端子から出力するスイッチング電源装置であって、上記第２−１〜第２−６いずれかの構成であるスイッチング制御回路と、前記スイッチング制御回路によって制御される前記スイッチング素子と、前記入力電圧を平滑化するために前記入力端子に接続された入力コンデンサとを備え、前記入力コンデンサは、フィルムコンデンサ又は積層セラミックコンデンサである構成（第２−７の構成）とする。
本明細書中に開示されている第２の発明に係る他のスイッチング電源装置は、入力端子から入力された入力電圧をスイッチング素子を用いて電圧変換し出力端子から出力するスイッチング電源装置であって、上記第２−１〜第２−６いずれかの構成であるスイッチング制御回路と、前記スイッチング制御回路によって制御される前記スイッチング素子とを備え、前記入力電圧を平滑化するための入力コンデンサを前記入力端子に備えない構成（第２−８の構成）とする。
上記第２−７又は第２−８の構成であるスイッチング電源装置において、前記入力端子が接続される一次巻線及び前記出力端子が接続される二次巻線を有するトランスを備え、前記一次巻線の他端側と接地電圧との間に前記スイッチング素子が接続されている構成（第２−９の構成）であってもよい。
上記第２−７〜第２−９いずれかの構成であるスイッチング電源装置において、交流電圧を整流して前記入力電圧を生成して前記入力端子に供給する整流部を備える構成（第２−１０の構成）であってもよい。
本明細書中に開示されている第２の発明に係るＡＣアダプタは、上記第２−１０の構成であるスイッチング電源装置と、プラグと、コネクタとを備える構成（第２−１１の構成）とする。
本明細書中に開示されている第２の発明に係る電子機器は、上記第２−７〜第２−１０いずれかの構成であるスイッチング電源装置と、前記スイッチング電源装置から出力される前記出力電圧の供給を受けて動作する負荷回路と、を備える構成（第２−１２の構成）とする。
＜第３の発明＞
本明細書中に開示されている第３の発明に係る発振回路は、第１端子に入力される信号に応じて第２端子と第３端子との間の導通状態を制御するトランジスタと、前記第１端子に発振信号を印加して前記トランジスタのオン抵抗値または寄生容量値を周期的に変化させる発振器と、前記トランジスタのオン抵抗値または寄生容量値に応じた発振周波数で出力信号を生成する出力信号生成部と、を有する構成（第３−１の構成）とする。
なお、上記第３−１の構成である発振回路において、前記発振器は、前記トランジスタの前記第１端子・前記第２端子間に前記発振電圧を印加して前記トランジスタの前記第２端子・前記第３端子間におけるオン抵抗値を周期的に変化させる構成（第３−２の構成）であってもよい。
また、上記第３−２の構成である発振回路において、前記トランジスタの前記第２端子と前記出力信号生成部との間に直列接続された抵抗をさらに有し、前記出力信号生成部は、前記トランジスタのオン抵抗値と前記抵抗の抵抗値から求められる合成抵抗値に応じた発振周波数で前記出力信号を生成する構成（第３−３の構成）であってもよい。
また、上記第３−２の構成である発振回路において、前記トランジスタの前記第２端子と前記第３端子との間に並列接続された抵抗をさらに有し、前記出力信号生成部は、前記トランジスタのオン抵抗値と前記抵抗の抵抗値から求められる合成抵抗値に応じた発振周波数で前記出力信号を生成する構成（第３−４の構成）であってもよい。
また、上記第３−２の構成である発振回路において、前記トランジスタの前記第２端子と前記出力信号生成部との間に直列接続された第１抵抗と、前記トランジスタの前記第２端子と前記第３端子との間に並列接続された第２抵抗と、をさらに有し、前記出力信号生成部は、前記トランジスタのオン抵抗値と前記第１抵抗及び前記第２抵抗それぞれの抵抗値から求められる合成抵抗値に応じた発振周波数で前記出力信号を生成する構成（第３−５の構成）であってもよい。
また、上記第３−２の構成である発振回路において、前記トランジスタの前記第２端子と前記出力信号生成部との間に直列接続された第１抵抗と、前記トランジスタ及び前記第１抵抗の直列回路に並列接続された第２抵抗と、をさらに有し、前記出力信号生成部は、前記トランジスタのオン抵抗値と前記第１抵抗及び前記第２抵抗それぞれの抵抗値から求められる合成抵抗値に応じた発振周波数で前記出力信号を生成する構成（第３−６の構成）であってもよい。
また、上記第３−１の構成である発振回路において、前記発振器は、前記トランジスタの前記第２端子・前記第３端子間に前記発振電圧を印加して前記トランジスタの前記第１端子・前記第３端子間における寄生容量値を周期的に変化させる構成（第３−７の構成）であってもよい。
また、上記第３−１〜第３−７いずれかの構成である発振回路において、第４端子に入力される信号に応じて第５端子と第６端子との間の導通状態が前記出力信号によりオン／オフされる駆動対象トランジスタの前記第４端子・前記第５端子間容量値をＣｇｓとし、前記第４端子の抵抗値をＲｇとし、最小オン時間をＴｏｎｍｉｎとすると、３．５×Ｒｇ×Ｃｇｓ≦Ｔｏｎｍｉｎが成立する構成（第３−８の構成）であってもよい。
また、上記第３−１〜第３−８いずれかの構成である発振回路において、前記発振器は、ウィーンブリッジ発振器である構成（第３−９の構成）であってもよい。
また、上記第３−１〜第３−７いずれかの構成である発振回路において、前記発振器は、ｎｐｎ型バイポーラトランジスタ、第１抵抗、第２抵抗、第３抵抗、磁気的に結合された第１コイル及び第２コイル、並びに、直流電圧源を含むブロッキング発振器であり、前記直流電圧源の正極は、前記第３抵抗の第１端に接続されており、前記直流電圧源の負極は、接地端に接続されており、前記第３抵抗の第２端、前記第１コイルの第１端、及び、前記第２コイルの第１端は、前記トランジスタのドレインに接続されており、前記ｎｐｎ型バイポーラトランジスタのコレクタ、前記第２抵抗の第１端、及び、前記第１コイルの第２端は、前記トランジスタのゲートに接続されており、前記ｎｐｎ型バイポーラトランジスタのエミッタは、接地端に接続されており、前記第２抵抗の第２端は、前記トランジスタのソースに接続されており、前記第２コイルの第２端は、前記第１抵抗の第１端に接続されており、前記第１抵抗の第２端は、前記ｎｐｎ型バイポーラトランジスタのベースに接続されている構成（第３−１０の構成）であってもよい。
本明細書中に開示されている第３の発明に係る電子機器は、上記第３−１〜第３−１０いずれかの構成である発振回路と、前記発振回路から出力される前記出力信号を受けて動作する負荷回路と、を備える構成（第３−１１の構成）とする。
本明細書中に開示されている第１の発明によれば、昇圧型スイッチング電源回路を正常に動作させることができ且つ昇圧型スイッチング電源回路の出力電圧を安定化できる。
本明細書中に開示されている第２の発明によれば、スイッチング電源装置における入力電圧の変動に対する応答性を大幅に向上させることができる。
本明細書中に開示されている第３の発明によれば、簡易にスペクトラム拡散を行うことのできる発振回路を提供することが可能となる。
第１実施形態に係る昇圧型スイッチング電源回路を概略的に示した図 第２実施形態に係る昇圧型スイッチング電源回路を概略的に示した図 コンパレータの反転入力端子の電圧波形を示すタイムチャート コンパレータの反転入力端子の電圧波形を示すタイムチャート コンパレータの非反転入力端子の電圧波形を示すタイムチャート コンパレータの反転入力端子の電圧波形を示すタイムチャート コンパレータの非反転入力端子の電圧波形を示すタイムチャート コンパレータの反転入力端子の電圧波形を示すタイムチャート コンパレータの非反転入力端子の電圧波形を示すタイムチャート コンパレータの反転入力端子の電圧波形を示すタイムチャート コンパレータの非反転入力端子の電圧波形を示すタイムチャート 昇圧型スイッチング電源回路を搭載した電子機器の一例を示す外観図 昇圧型スイッチング電源回路の変形例を示した図 昇圧型スイッチング電源回路の他の変形例を示した図 昇圧型スイッチング電源回路の更に他の変形例を示した図 従来のリップル制御方式のスイッチング電源回路を概略的に示した図 図１６に示すスイッチング電源回路の各部の電圧波形を示すタイムチャート 図１６に示すスイッチング電源回路と同様のリップル制御方式を昇圧型スイッチング電源回路に適用した場合の概略構成を示した図 第３実施形態に係るスイッチング電源装置を概略的に示した図 比較例に係るスイッチング電源装置を概略的に示した図 入力電圧波形及び出力電力波形を示すタイムチャート 出力電力波形を示すタイムチャート 第４実施形態に係るスイッチング電源装置を概略的に示した図 出力電力波形を示すタイムチャート 出力電力波形を示すタイムチャート 第５実施形態に係るスイッチング電源装置を概略的に示した図 第６実施形態に係るスイッチング電源装置を概略的に示した図 第７実施形態に係るスイッチング電源装置を概略的に示した図 第８実施形態に係るスイッチング電源装置を概略的に示した図 スイッチング電源装置を備えたＡＣアダプタの一構成例を示す図 スイッチング電源装置を備えた電子機器の一構成例を示す正面図 スイッチング電源装置を備えた電子機器の一構成例を示す背面図 第９実施形態に係る発振回路を示す図 出力信号のＦＦＴ解析結果を示す図 出力信号生成部（抵抗可変型）の一構成例を示す図 正弦波発振器の一構成例を示す図 第１０実施形態に係る発振回路を示す図 第１１実施形態に係る発振回路を示す図 第１２実施形態に係る発振回路を示す図 第１３実施形態に係る発振回路を示す図 第１４実施形態に係る発振回路を示す図 出力信号生成部（容量可変型）の一構成例を示す図 出力信号のリップル抑制条件を説明するための図 ゲート・ソース間容量値とデューティ変動幅との相関図 出力信号の立上り／立下り条件を示す図 第１５実施形態に係る発振回路を示す図
＜第１の発明＞
＜第１実施形態＞
図１は、第１実施形態に係る昇圧型スイッチング電源回路１１を概略的に示した図である。昇圧型スイッチング電源回路１１は、図１８に示すスイッチング電源回路２２に抵抗Ｒｃｏｍを追加した構成である。抵抗Ｒｃｏｍの一端はコンパレータ２ａの出力端子に接続され、抵抗Ｒｃｏｍの他端はコンパレータ２ａの反転入力端子に接続される。
抵抗Ｒｒ及びキャパシタＣｒによって構成される積分回路は、インダクタＬ１とスイッチ素子Ｑ１のドレイン端子との接続ノードに発生するスイッチング電圧Ｖｎ１を積分して第１のリップル成分を備えた第１のリップル電圧を生成する。
抵抗Ｒｃｏｍ及びキャパシタＣｒによって構成される積分回路は、比較結果信号Ｖｃｏｍを積分して第２のリップル成分を備えた第２のリップル電圧を生成する。
抵抗Ｒｒ及びＲｃｏｍとキャパシタＣｒとの接続ノードが分圧抵抗Ｒ１と分圧抵抗Ｒ２との接続ノードに接続されているので、帰還電圧Ｖｆｂには、上記第１のリップル成分と上記第２のリップル成分とが加算される。
昇圧型スイッチング電源回路１１では、帰還電圧Ｖｆｂに第１のリップル成分を与えて単位時間当たりの電位の変動を大きくしてノイズの影響を低減することができる。また、昇圧型スイッチング電源回路１１では、帰還電圧Ｖｆｂに第２のリップル成分が加算されているので、比較結果信号Ｖｃｏｍがハイレベルになった後の帰還電圧Ｖｆｂの電位の低下を抑制することができるとともに、比較結果信号Ｖｃｏｍがローレベルになった後の帰還電圧Ｖｆｂの電位の上昇を抑制することができる。これにより、出力電圧Ｖｏｕｔの安定化を図ることができる。
さらに、昇圧型スイッチング電源回路１１では、抵抗Ｒｃｏｍを経由してコンパレータ２ａの出力端子からコンパレータ２ａの反転入力端子に電力を供給することができるため、昇圧型スイッチング電源回路１１の起動時に電圧Ｖ−を増加させることが可能となる。
比較結果信号Ｖｃｏｍがハイレベル（例えば定電圧源２ｄから出力される定電圧と同一の値）であるとき、スイッチング電圧Ｖｎ１はグランド電位（０Ｖ）と略同一の値になる。一方、比較結果信号Ｖｃｏｍがローレベル（例えばグランド電位と同一の値）であるとき、スイッチング電圧Ｖｎ１は出力電圧Ｖｏｕｔと略同一の値になる。したがって、上記第１のリップル成分の遷移パターンと上記第２のリップル成分の遷移パターンとは互いに逆向きとなる。
上記第１のリップル成分の遷移パターンと上記第２のリップル成分の遷移パターンとは互いに逆向きであるので、所定の条件下で、比較結果信号Ｖｃｏｍがハイレベルであるときに電圧Ｖ−が単調増加し、比較結果信号Ｖｃｏｍがローレベルであるときに電圧Ｖ−が単調減少する。比較結果信号Ｖｃｏｍがハイレベルであるときに電圧Ｖ−が単調増加し且つ比較結果信号Ｖｃｏｍがローレベルであるときに電圧Ｖ−が単調減少すれば、比較結果信号Ｖｃｏｍの信号レベルがハイレベルからローレベルに切り替わり且つローレベルからハイレベルに切り替わるので、昇圧型スイッチング電源回路１１が正常に動作する。以下、上記所定の条件について説明する。
帰還電圧Ｖｆｂに上記第１のリップル成分と上記第２のリップル成分とが加算されている部分に対して、キルヒホッフの法則と重ね合わせの原理を適用すると、電圧Ｖ−は以下の３つの方程式の解Ｖａ、Ｖｂ、Ｖｃの和となる。すなわち、Ｖ−＝Ｖａ＋Ｖｂ＋Ｖｃが成立する。なお、以下の３つの方程式において、Ｒ１は分圧抵抗Ｒ１の抵抗値を示しており、Ｒ２は分圧抵抗Ｒ２の抵抗値を示しており、Ｒｒは抵抗Ｒｒの抵抗値を示しており、Ｒｃｏｍは抵抗Ｒｃｏｍの抵抗値を示しており、ＣｒはキャパシタＣｒの容量を示している。
上記３つの方程式を解くと、定常状態では電圧Ｖ−は以下のように表すことができる。なお、Ｖｃｃは比較結果信号Ｖｃｏｍのハイレベルを示している。
比較結果信号Ｖｃｏｍがハイレベルであるとき
比較結果信号Ｖｃｏｍがローレベルであるとき
ただし、スイッチ素子Ｑ１のオンデューティをＤ、スイッチ素子Ｑ１のスイッチング周期をＴとして、上記のτ、Ａ、及びＢは以下のように定まる。
定常状態の電圧Ｖ−を表す式から上記所定の条件を満たすためには、下記の不等式を満たせばよいことが分かる。したがって、昇圧型スイッチング電源回路１１では、下記の不等式を満たすように、抵抗Ｒｒ及びＲｃｏｍの各抵抗値を設定している。
＜第２実施形態＞
図２は、第２実施形態に係る昇圧型スイッチング電源回路１２を概略的に示した図である。昇圧型スイッチング電源回路１２は、図１に示す昇圧型スイッチング電源回路１１から抵抗Ｒｒを取り除いた構成である。
図２に示す昇圧型スイッチング電源回路１２は、図１に示す昇圧型スイッチング電源回路１１の抵抗Ｒｒの抵抗値が無限大である場合と等価である。したがって、図２に示す昇圧型スイッチング電源回路１２において、比較結果信号Ｖｃｏｍがハイレベルであるときに電圧Ｖ−が単調増加し、比較結果信号Ｖｃｏｍがローレベルであるときに電圧Ｖ−が単調減少する条件は下記のようになる。下記の条件は抵抗Ｒｃｏｍの抵抗値がどのような値であっても成立する。
なお、図２に示す昇圧型スイッチング電源回路１２では、キャパシタＣｒが、出力電圧Ｖｏｕｔの周波数成分を通過させ第１のリップル成分を備えた第１のリップル電圧を生成する。
＜第１実施形態と第２実施形態との比較＞
図１に示す昇圧型スイッチング電源回路１１は、抵抗Ｒｒの抵抗値が分圧抵抗Ｒ２の抵抗値より大きくなり、且つ、抵抗Ｒｒの抵抗値が抵抗Ｒｃｏｍの抵抗値より大きくなるように、抵抗Ｒｒの抵抗値を設定することで、電圧Ｖ−の変動幅を図２に示す昇圧型スイッチング電源回路１２よりも小さくすることができるので、図２に示す昇圧型スイッチング電源回路１２よりも高速で動作することができる。
図３は、図１に示す昇圧型スイッチング電源回路１１におけるコンパレータ２ａの反転入力端子に供給される電圧Ｖ−の波形を示すタイムチャートである。
図３は、抵抗Ｒｒの抵抗値を１００ｋΩ、分圧抵抗Ｒ１の抵抗値を９ｋΩ、分圧抵抗Ｒ２の抵抗値を１ｋΩ、抵抗Ｒｃｏｍの抵抗値を１ｋΩ、出力電圧Ｖｏｕｔを２０Ｖとした場合のシミュレーション結果である。すなわち、抵抗Ｒｒの抵抗値が分圧抵抗Ｒ２の抵抗値より大きくなり、且つ、抵抗Ｒｒの抵抗値が抵抗Ｒｃｏｍの抵抗値より大きくなるという条件を満たしている。
図３中の太線は図１に示す昇圧型スイッチング電源回路１１の電圧Ｖ−であり、図３中の細線は図２に示す昇圧型スイッチング電源回路１２の電圧Ｖ−である。図３に示すシミュレーション結果では、図１に示す昇圧型スイッチング電源回路１１の方が図２に示す昇圧型スイッチング電源回路１２よりも電圧Ｖ−の変動幅が小さく変動周期が短いことが分かる。すなわち、図１に示す昇圧型スイッチング電源回路１１の方が図２に示す昇圧型スイッチング電源回路１２よりも高速で動作している。
ここで、抵抗Ｒｒの抵抗値が分圧抵抗Ｒ２の抵抗値より大きくなり、且つ、抵抗Ｒｒの抵抗値が抵抗Ｒｃｏｍの抵抗値より大きくなるという条件が満たされれば、図１に示す昇圧型スイッチング電源回路１１の方が図２に示す昇圧型スイッチング電源回路１２よりも電圧Ｖ−の変動幅が小さくなる理由について説明する。
図１に示す昇圧型スイッチング電源回路１１における電圧Ｖ−の最大値Ｖｍａｘ及び最小値Ｖｍｉｎは以下の式で表すことができる。
したがって、図１に示す昇圧型スイッチング電源回路１１における電圧Ｖ−の変動幅ΔＶは以下の式で表すことができる。
図２に示す昇圧型スイッチング電源回路１２では抵抗Ｒｒの抵抗値を無限大とすればよいため、図２に示す昇圧型スイッチング電源回路１２における電圧Ｖ−の変動幅ΔＶは以下の式で表すことができる。
抵抗Ｒｒの抵抗値が分圧抵抗Ｒ２の抵抗値より大きくなり、且つ、抵抗Ｒｒの抵抗値が抵抗Ｒｃｏｍの抵抗値より大きくなる場合（例えば抵抗Ｒｒの抵抗値が分圧抵抗Ｒ２の抵抗値の１０倍より大きくなり、且つ、抵抗Ｒｒの抵抗値が抵抗Ｒｃｏｍの抵抗値の１０倍より大きくなる場合）、上記（１）式の右辺第１項と上記（２）式の右辺がほぼ同じ大きさになるので、抵抗Ｒｒを設けることによって上記（１）式の右辺第２項の分だけ電圧Ｖ−の変動幅ΔＶを小さくすることができる。
したがって、図１に示す昇圧型スイッチング電源回路１１では、抵抗Ｒｒの抵抗値が分圧抵抗Ｒ２の抵抗値より大きくなり、且つ、抵抗Ｒｒの抵抗値が抵抗Ｒｃｏｍの抵抗値より大きくなるように抵抗Ｒｒの抵抗値を設定することが好ましい。
＜電圧Ｖ−の追従性＞
次に、電圧Ｖ−の追従性について検討する。昇圧型スイッチング電源回路では常に出力電圧Ｖｏｕｔが入力電圧Ｖｉｎよりも大きくなる。したがって、出力電圧Ｖｏｕｔを基に生成される電圧Ｖ−は０Ｖにならない。このため、電圧Ｖ＋が変動する信号であって０Ｖになり得る場合、電圧Ｖ＋が０Ｖ付近であるときに電圧Ｖ−の追従性が悪化する。
図４は、図１に示す昇圧型スイッチング電源回路１１におけるコンパレータ２ａの反転入力端子に供給される電圧Ｖ−の波形を示すタイムチャートである。図５は、図１に示す昇圧型スイッチング電源回路１１におけるコンパレータ２ａの非反転入力端子に供給される電圧Ｖ＋の波形を示すタイムチャートである。なお、横軸の時間ｔは図４及び図５の共通の時間として示している。
図４及び図５は、キャパシタＣｒの容量を３０ｐＦ、分圧抵抗Ｒ１の抵抗値を２ｋΩ、基準電圧Ｖｒｅｆ１を周波数１ＭＨｚ、オフセット１Ｖ、振幅１Ｖの正弦波とした場合のシミュレーション結果である。図６は図４の部分拡大図であり、図７は図５の部分拡大図である。
図４〜図７から明らかな通り、電圧Ｖ＋が０Ｖ付近であるときに電圧Ｖ−の電圧Ｖ＋に対する追従性が悪化する。
ここで、分圧抵抗Ｒ１の抵抗値をＲ、基準電圧Ｖｒｅｆ１が有する周波数成分のうち最小の周波数をｆとした場合に、キャパシタＣｒの容量Ｃが、Ｒ＞（１／２πｆＣ）を満たせば、出力電圧Ｖｏｕｔの直流成分がキャパシタＣｒでカットされ、電圧Ｖ−が負の値を取ることができるようになるため、電圧Ｖ−の電圧Ｖ＋に対する追従性が改善する。
図８は、図１に示す昇圧型スイッチング電源回路１１におけるコンパレータ２ａの反転入力端子に供給される電圧Ｖ−の波形を示すタイムチャートである。図９は、図１に示す昇圧型スイッチング電源回路１１におけるコンパレータ２ａの非反転入力端子に供給される電圧Ｖ＋の波形を示すタイムチャートである。なお、横軸の時間ｔは図８及び図９の共通の時間として示している。
図８及び図９は、キャパシタＣｒの容量を３０ｐＦ、分圧抵抗Ｒ１の抵抗値を１０ｋΩ、基準電圧Ｖｒｅｆ１を周波数１ＭＨｚ、オフセット１Ｖ、振幅１Ｖの正弦波とした場合のシミュレーション結果である。すなわち、上述したＲ＞（１／２πｆＣ）を満たす場合のシミュレーション結果である。図１０は図８の部分拡大図であり、図１１は図９の部分拡大図である。
図８〜図１１から明らかな通り、上述したＲ＞（１／２πｆＣ）を満たす場合には電圧Ｖ＋が０Ｖ付近であるときに電圧Ｖ−の電圧Ｖ＋に対する追従性が改善する。
上記の検討では図１に示す昇圧型スイッチング電源回路１１を用いてシミュレーションを行ったが、図２に示す昇圧型スイッチング電源回路１２でも同様の結果を得ることができる。
したがって、図１に示す昇圧型スイッチング電源回路１１及び図２に示す昇圧型スイッチング電源回路１２では、分圧抵抗Ｒ１の抵抗値をＲ、基準電圧Ｖｒｅｆ１が有する周波数成分のうち最小の周波数をｆとした場合に、キャパシタＣｒの容量Ｃが、Ｒ＞（１／２πｆＣ）を満たすように設定されることが望ましい。
なお、Ｒ＞（１／２πｆＣ）を満たすようにキャパシタＣｒの容量Ｃを設定することに代えて、又は、Ｒ＞（１／２πｆＣ）を満たすようにキャパシタＣｒの容量Ｃを設定することに加えて、電圧Ｖ＋（＝基準電圧Ｖｒｅｆ１）として、時間的に変動し且つ最小値が０より大きい信号を用いることによって、電圧Ｖ−の電圧Ｖ＋に対する追従性を改善してもよい。
ここで、電圧Ｖ＋（＝基準電圧Ｖｒｅｆ１）として、時間的に変動し且つ最小値が０より大きい信号を用いることによって、電圧Ｖ−の電圧Ｖ＋に対する追従性を改善することができる理由について説明する。上述した定常状態における電圧Ｖ−を表す式から明らかな通り、定常状態において電圧Ｖ−はネイピア数の指数関数で変化する。したがって、電圧Ｖ＋の最小値が０Ｖである場合には、電圧Ｖ−の最小値付近で電圧Ｖ−と電圧Ｖ＋が交差する。電圧Ｖ−の最小値付近では、ネイピア数の指数関数の性質上、電圧Ｖ−の傾き（時間変化率）が小さいので、電圧Ｖ−と電圧Ｖ＋が交差するまでに時間がかかる。一方、電圧Ｖ＋の最小値が０Ｖでない場合には、電圧Ｖ−の最小値付近以外で電圧Ｖ−と電圧Ｖ＋が交差するので、電圧Ｖ−と電圧Ｖ＋が交差するまでに時間がかからなくなり、電圧Ｖ−の電圧Ｖ＋に対する追従性が改善する。
＜電子機器への適用＞
図１２は、上述した昇圧型スイッチング電源回路１１及び１２の少なくとも一つを搭載した電子機器の一例（携帯端末（スマートフォン）Ｘ）を示す外観図である。ただし、携帯端末Ｘは、あくまで昇圧型スイッチング電源回路が好適に搭載される電子機器の例示に過ぎず、上述した昇圧型スイッチング電源回路１１及び１２は、多種多様な電子機器（特に入力変動や負荷変動が大きい電子機器）に搭載することができ、後述する図３０や図３１のような電子機器にも用いることができる。
＜変形例＞
上記第１〜第２実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
例えば、図１に示す昇圧型スイッチング電源回路１１に対して、抵抗Ｒｒ及びキャパシタＣｒによって構成される積分回路の位置を変更して、図１３に示す昇圧型スイッチング電源回路１３のようにキャパシタＣｒの一端をダイオードＤ１と出力端子Ｔ２との接続ノードではなくインダクタＬ１と入力端子Ｔ１との接続ノードに接続する構成にしてもよい。図１３に示す昇圧型スイッチング電源回路１３は、図１に示す昇圧型スイッチング電源回路１１と同様の効果を奏する。
例えば、図２に示す昇圧型スイッチング電源回路１２に対して、キャパシタＣｒの位置を変更して、図１４に示す昇圧型スイッチング電源回路１４のようにキャパシタＣｒの一端をダイオードＤ１と出力端子Ｔ２との接続ノードではなくインダクタＬ１と入力端子Ｔ１との接続ノードに接続する構成にしてもよい。図１４に示す昇圧型スイッチング電源回路１４では、キャパシタＣｒが、入力電圧Ｖｉｎの周波数成分を通過させ第１のリップル成分を備えた第１のリップル電圧を生成する。図１４に示す昇圧型スイッチング電源回路１４は、図２に示す昇圧型スイッチング電源回路１２と同様の効果を奏する。
例えばスイッチ素子Ｑ１の入力容量が小さく、比較結果信号Ｖｃｏｍによって直接スイッチ素子Ｑ１のオンオフを制御できるのであれば、ゲートドライバ３を設けなくてもよい。例えば、図１に示す昇圧型スイッチング電源回路１１からゲートドライバ３を取り除いて、図１５に示す昇圧型スイッチング電源回路１５のようにコンパレータ２ａの出力端子がスイッチ素子Ｑ１のゲート端子に直接接続される構成にしてもよい。ここでは、図１に示す昇圧型スイッチング電源回路１１の変形例について説明したが、昇圧型スイッチング電源回路１２〜１４に対しても同様の変形を行うことができる。ここで、比較結果信号Ｖｃｏｍによって直接スイッチ素子Ｑ１のオンオフを制御できる具体的な条件について説明する。比較結果信号Ｖｃｏｍを直接スイッチ素子Ｑ１のゲート端子に供給する構成では、スイッチ素子Ｑ１の入力容量をＣＩＳＳ、コンパレータ２ａの最大出力電流をＩＧＭＡＸ、比較結果信号ＶｃｏｍのハイレベルをＶＧＨとした場合に、スイッチ素子Ｑ１のゲートの立ち上がり、立ち下がりにかかる最小時間ｔＲ、ｔＦは以下の式で表すことができる。ただし、ＱＧはスイッチ素子Ｑ１のゲート電荷である。
ｔＲ＝ｔＦ＝ＣＩＳＳＶＧＨ／ＩＧＭＡＸ＝ＱＧ／ＩＧＭＡＸ
スイッチ素子Ｑ１が問題なくオンオフするためには、スイッチ素子Ｑ１のスイッチング周期内でスイッチ素子Ｑ１のゲートの立ち上がり及び立ち下がりが完了する必要があるため、以下の不等式を満たさなければならない。
ｔＲ＋ｔＦ＝２ＣＩＳＳＶＧＨ／ＩＧＭＡＸ＝２ＱＧ／ＩＧＭＡＸ＜１／ｆＳＷ
したがって、上記不等式を満たすようにスイッチ素子Ｑ１の入力容量ＣＩＳＳを設定すればよい。
上述した昇圧型スイッチング電源回路１１〜１５では、第１のリップル成分を備えた第１のリップル電圧を生成するために用いられるキャパシタと、第２のリップル成分を備えた第２のリップル電圧を生成するために用いられるキャパシタが同一のキャパシタ（キャパシタＣｒ）であったが、別々のキャパシタであってもよい。ただし、同一のキャパシタであった方が回路面積の増大を抑制することができる。
また、上述した昇圧型スイッチング電源回路１１〜１５では、比較回路２がヒステリシス回路２ｃを備えていたが、比較回路２がヒステリシス回路２ｃを備えていなくてもよい。比較回路２がヒステリシス回路２ｃを備えていない場合には、基準電圧源２ｂをコンパレータ２ａの非反転入力端子に直接接続すればよい。
また、上述した昇圧型スイッチング電源回路１１〜１５では、電圧生成回路ＵＰ１がダイオードＤ１を備えていたが、電圧生成回路ＵＰ１がダイオードＤ１の代わりに同期整流素子を備えてもよい。
なお、上述した複数の変形例は矛盾のない限り適宜組み合わせて実施することができる。
＜第２の発明＞
＜第３実施形態＞
図１９は、第３実施形態に係るスイッチング電源装置を概略的に示した図であり、図１２や後述する図３０や図３１のような電子機器のスイッチング電源装置に用いることができる。本実施形態に係るスイッチング電源装置は、整流部ＲＥＣ１０１と、入力コンデンサＣ１０１と、トランスＴ１０１と、スイッチング素子Ｑ１０１と、ダイオードＤ１０５と、出力コンデンサＣ１０２と、入力電圧検出部１０３と、スイッチング制御回路ＣＮＴ１０１と、を備えている。
本実施形態では、整流部ＲＥＣ１０１として、ダイオードＤ１０１〜Ｄ１０４によって構成されるダイオードブリッジ回路が用いられており、スイッチング素子Ｑ１０１として、Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタが用いられている。また、図１９において、トランスＴ１０１の１次巻線Ｌ１０１に並列接続されているインダクタＬｍは、トランスＴ１０１に生じる励磁インダクタンスであり、出力コンデンサＣ１０２に直列接続されている抵抗Ｒ１０１は出力コンデンサＣ１０２のＥＳＲ［equivalent series resistance］である。
ダイオードＤ１０１〜Ｄ１０４によって構成されるダイオードブリッジ回路は、交流電源１０１から出力される交流電圧を全波整流して入力電圧ＶＩＮを生成する。
入力コンデンサＣ１０１は、脈流電圧である入力電圧ＶＩＮを平滑化する。平滑化された入力電圧ＶＩＮは、スイッチング素子Ｑ１０１のスイッチング（オン／オフ）によってチョッピング（切り分け）され、トランスＴ１０１を介して１次側から２次側にエネルギー伝達される。そして、２次側では、２次巻線Ｌ１０２に流れる電流を出力コンデンサＣ１０２によって直流電圧に変換して出力電圧ＶＯＵＴを生成する。出力電圧ＶＯＵＴは負荷１０２に供給される。
入力電圧検出部１０３は、入力電圧ＶＩＮを検出して、入力電圧ＶＩＮをスイッチング制御回路ＣＮＴ１０１に供給する。なお、入力電圧検出部１０３は、入力電圧ＶＩＮを検出して、入力電圧ＶＩＮの分圧をスイッチング制御回路ＣＮＴ１０１に供給してもよい。入力電圧検出部１０３が入力電圧ＶＩＮの分圧をスイッチング制御回路ＣＮＴ１０１に供給する場合、後述する電圧源１０６が目標電圧Ｖｒｅｆの分圧を出力すればよい。この場合、目標電圧Ｖｒｅｆの分圧比は入力電圧ＶＩＮの分圧比と同一にする。
スイッチング制御回路ＣＮＴ１０１は、決定部と、制御信号生成部と、を備えている。上記決定部は、電流連続モードでの定常状態デューティの演算式であって入力電圧ＶＩＮ、目標電圧Ｖｒｅｆ及びトランスの巻き線比を含む演算式に基づいて、デューティを決定する。上記制御信号生成部は、上記決定部によって決定されたデューティに基づいてスイッチング素子Ｑ１０１の制御信号を生成する。
本実施形態では、上記決定部として、増幅器１０５、電圧源１０６、加算器１０７、除算器１０８、及び制限器１０９が用いられており、上記制御信号生成部として、三角波発生器１１０及び比較器１１１が用いられている。
増幅器１０５は、所定の増幅率（１次巻線Ｌ１０１の巻数に対する２次巻線Ｌ１０２の巻数の比ｎ）で入力電圧ＶＩＮを増幅する。電圧源１０６は目標電圧Ｖｒｅｆを出力する。加算器１０７は、増幅器１０５の出力と電圧源１０６の出力とを加算した結果を出力する。除算器１０８は、電圧源１０６の出力を加算器１０７の出力で除した結果を出力する。これにより、除算器１０８の出力は、フライバック型スイッチング電源装置の電流連続モードでの定常状態デューティの演算式（Ｖｒｅｆ／（ｎＶＩＮ＋Ｖｒｅｆ）となる。
なお、スイッチング電源装置の回路トポロジーはフライバックでなくてもよい。例えば、下記の表に示す電流連続モードでの定常状態デューティの演算式に従って、上記決定部の回路構成を設計すればよい。なお、スイッチング電源装置の回路トポロジーは下記の表に限定されず、例えばプッシュプル型等であってもよい。
制限器１０９は、制限器１０９の入力（本実施形態では除算器１０８の出力）が制限値を超えていない場合に制限器１０９の入力をそのまま出力し、制限器１０９の入力が制限値を超えている場合に制限値を出力する。
三角波発生器１１０は三角形状の電圧信号を出力する。なお、三角形状の代わりに鋸歯形状であってもよい。
比較器１１１は、制限器１０９の出力と三角波発生器１１０の出力とを比較し、制限器１０９の出力が三角波発生器１１０の出力より大きければ、ハイレベルの電圧信号をスイッチング素子Ｑ１０１の制御端子に出力し、制限器１０９の出力が三角波発生器１１０の出力より大きくなければ、ローレベルの電圧信号をスイッチング素子Ｑ１０１の制御端子に出力する。これにより、スイッチング素子Ｑ１０１は、上記決定部によって決定されたデューティに基づいてフィードフォワード制御される。
上記決定部は、入力電圧ＶＩＮをフィードフォワード制御にのみ用いている。
また、スイッチング制御回路ＣＮＴ１０１によって実行されるフィードフォワード制御では、フィードバック制御と異なり、入力電圧ＶＩＮの変動があった場合に、入力電圧ＶＩＮの変動に伴って出力電圧ＶＯＵＴが変動する前から出力電圧ＶＯＵＴの変動を抑える制御がかかることになる。したがって、スイッチング制御回路ＣＮＴ１０１は、入力電圧ＶＩＮの変動があった場合でも出力電圧ＶＯＵＴの変動を十分に抑えることができる。以下、この効果をシミュレーションによって確認する。
図２０は、比較例に係るスイッチング電源装置を概略的に示した図である。比較例に係るスイッチング電源装置は、出力電圧ＶＯＵＴが目標電圧Ｖｒｅｆに一致するようにフィードバック制御を行う一般的なスイッチング電源装置であって、本実施形態に係るスイッチング電源装置から入力電圧検出部１０３及びスイッチング制御回路ＣＮＴ１０１を取り除き、出力電圧検出部２０１、電圧源２０２、加減算器２０３、ＰＩ(proportional and integral)制御器２０４、制限器２０５、三角波発生器２０６、及び比較器２０７を設けた構成である。
図１９に示す本実施形態に係るスイッチング電源装置及び図２０に示す比較例に係るスイッチング電源装置それぞれに対するシミュレーション結果を図２１に示す。シミュレーションの条件としては、交流電源１０１から出力される交流電圧を５０Ｈｚで実効値が１００Ｖの交流電圧とし、目標電圧Ｖｒｅｆを５．０Ｖとし、出力電流Ｉｏを３．０Ａとし、スイッチング周波数を１００ｋＨｚとし、入力コンデンサＣ１０１の静電容量を１０μＦとし、出力コンデンサＣ１０２の静電容量を１００μＦとし、１次巻線Ｌ１０１の巻数に対する２次巻線Ｌ１０２の巻数の比ｎを０．５としている。なお、上記シミュレーションの条件では、入力電圧ＶＩＮが大きく変動するように、入力コンデンサＣ１０１の静電容量を意図的に小さくしている。
図２１中のＶＩＮは入力電圧ＶＩＮの波形であり、図２１中のＶＯＵＴ１は図１９に示す本実施形態に係るスイッチング電源装置から負荷１０２に供給される出力電圧ＶＯＵＴの波形であり、図２１中のＶＯＵＴ２は図２０に示す比較例に係るスイッチング電源装置から負荷１０２に供給される出力電圧ＶＯＵＴの波形である。
図２１に示すシミュレーション結果から、スイッチング制御回路ＣＮＴ１０１は、入力電圧ＶＩＮが大きく変動した場合でも出力電圧ＶＯＵＴの変動を十分に抑えられていることが分かる。
上述したシミュレーションの条件では、出力電流Ｉｏを３．０Ａとしていたため、負荷１０２は重負荷となり、図１９に示す本実施形態に係るスイッチング電源装置は電流連続モード（ＣＣＭ）で動作する。一方、負荷１０２が軽負荷である場合には、図１９に示す本実施形態に係るスイッチング電源装置は電流不連続モード（ＤＣＭ）で動作することになり、目標電圧Ｖｒｅｆと略一致する出力電圧ＶＯＵＴを出力できなくなる。
電流連続モードで動作する図１９に示す本実施形態に係るスイッチング電源装置及び電流不連続モードで動作する図１９に示す本実施形態に係るスイッチング電源装置それぞれに対するシミュレーション結果を図２２に示す。シミュレーションの条件としては、交流電源１０１から出力される交流電圧を５０Ｈｚで実効値が１００Ｖの交流電圧とし、目標電圧Ｖｒｅｆを５．０Ｖとし、電流連続モード時の出力電流Ｉｏを３．０Ａとし、電流不連続モード時の出力電流Ｉｏを５０ｍＡとし、スイッチング周波数を１００ｋＨｚとし、入力コンデンサＣ１０１の静電容量を１０μＦとし、出力コンデンサＣ１０２の静電容量を１００μＦとし、１次巻線Ｌ１０１の巻数に対する２次巻線Ｌ１０２の巻数の比ｎを０．５としている。
図２２中のＶＯＵＴ１は電流連続モードで動作する図１９に示す本実施形態に係るスイッチング電源装置から負荷１０２に供給される出力電圧ＶＯＵＴの波形であり、図２２中のＶＯＵＴ３は電流不連続モードで動作する図１９に示す本実施形態に係るスイッチング電源装置から負荷１０２に供給される出力電圧ＶＯＵＴの波形である。
例えば、電流不連続モードの時には、上記決定部が下記の表に示す電流不連続モードでの定常状態デューティの演算式に従ってデューティを決定する構成にすれば、電流不連続モードで動作する場合でも目標電圧Ｖｒｅｆと略一致する出力電圧ＶＯＵＴを出力することができる。しかしながら、下記の表に示す電流不連続モードでの定常状態デューティの演算式には、負荷１０２の抵抗値Ｒｏｕｔが含まれている。負荷１０２の抵抗値Ｒｏｕｔが変動する状況下において、負荷１０２の抵抗値Ｒｏｕｔを事前に把握することは不可能又は困難である。
上述した図１９に示す本実施形態に係るスイッチング電源装置の問題点に鑑み、後述する第４〜８実施形態では、図１９に示す本実施形態に係るスイッチング電源装置の利点を損なわずに、電流不連続モードで動作する場合でも目標電圧Ｖｒｅｆと略一致する出力電圧ＶＯＵＴを出力することができるスイッチング電源装置を提案する。
＜第４実施形態＞
図２３は、第４実施形態に係るスイッチング電源装置を概略的に示した図である。本実施形態に係るスイッチング電源装置は第３実施形態に係るスイッチング電源装置に出力電圧検出部１２１を追加し、スイッチング制御回路ＣＮＴ１０１をスイッチング制御回路ＣＮＴ１０２に置換した構成である。スイッチング制御回路ＣＮＴ１０２は、スイッチング制御回路ＣＮＴ１０１に電圧源１２２、加減算器１２３、ＰＩ制御器１２４、及び加算器１２５を追加した構成である。以下の説明では、第３実施形態と同様の部分についての説明を省略する。
出力電圧検出部１２１は、出力電圧ＶＯＵＴを検出して、出力電圧ＶＯＵＴをスイッチング制御回路ＣＮＴ１０２に供給する。なお、出力電圧検出部１２１は、出力電圧ＶＯＵＴを検出して、出力電圧ＶＯＵＴの分圧をスイッチング制御回路ＣＮＴ１０２に供給してもよい。出力電圧検出部１２１が出力電圧ＶＯＵＴの分圧をスイッチング制御回路ＣＮＴ１０２に供給する場合、電圧源１２２が目標電圧Ｖｒｅｆの分圧を出力すればよい。この場合、目標電圧Ｖｒｅｆの分圧比は出力電圧ＶＯＵＴの分圧比と同一にする。
電圧源１２２は目標電圧Ｖｒｅｆを出力する。なお、電圧源１２２と電圧源１０６は同一の電圧源で構成してもよい。加減算器１２３は、出力電圧検出部１２１の出力を電圧源１２２の出力から引いた結果を出力する。ＰＩ制御器１２４は、加減算器１２３の出力に対してＰＩ演算を行って結果を出力する。なお、ＰＩ制御器１２４の代わりに、例えばＰＩＤ制御器などの他の制御器を用いてもよい。加算器１２５は、除算器１０８の出力（フィードフォワード制御出力値）とＰＩ制御器１２４の出力（フィードバック制御出力値）とを加算した結果を出力する。制限器１０９は加算器１２５の出力を入力する。これにより、スイッチング素子Ｑ１０１は、上記フィードフォワード制御出力値に基づいてフィードフォワード制御されるとともに、上記フィードバック制御出力値に基づいてフィードバック制御される。
図２３に示す本実施形態に係るスイッチング電源装置及び図１９に示す第３実施形態に係るスイッチング電源装置それぞれに対するシミュレーション結果を図２４に示す。シミュレーションの条件としては、交流電源１０１から出力される交流電圧を５０Ｈｚで実効値が１００Ｖの交流電圧とし、目標電圧Ｖｒｅｆを５．０Ｖとし、電流連続モード時の出力電流Ｉｏを３．０Ａとし、電流不連続モード時の出力電流Ｉｏを５０ｍＡとし、スイッチング周波数を１００ｋＨｚとし、入力コンデンサＣ１０１の静電容量を１０μＦとし、出力コンデンサＣ１０２の静電容量を１００μＦとし、１次巻線Ｌ１０１の巻数に対する２次巻線Ｌ１０２の巻数の比ｎを０．５としている。なお、上記シミュレーションの条件では、入力電圧ＶＩＮが大きく変動するように、入力コンデンサＣ１０１の静電容量を意図的に小さくしている。
図２４中のＶＯＵＴ１は電流連続モードで動作する図１９に示す第３実施形態に係るスイッチング電源装置から負荷１０２に供給される出力電圧ＶＯＵＴの波形であり、図２４中のＶＯＵＴ４は電流不連続モードで動作する図２３に示す本実施形態に係るスイッチング電源装置から負荷１０２に供給される出力電圧ＶＯＵＴの波形であり、図２４中のＶＯＵＴ５は電流連続モードで動作する図２３に示す本実施形態に係るスイッチング電源装置から負荷１０２に供給される出力電圧ＶＯＵＴの波形である。
図２３に示す本実施形態に係るスイッチング電源装置は、図２４中のＶＯＵＴ４から分かるように、電流不連続モードで動作する場合でも目標電圧Ｖｒｅｆと略一致する出力電圧ＶＯＵＴを出力することができる。
また、図２４中のＶＯＵＴ５とＶＯＵＴ１との比較から分かるように、図２３に示す本実施形態に係るスイッチング電源装置は、図１９に示す第３実施形態に係るスイッチング電源装置と比較して、電流連続モードでの出力電圧ＶＯＵＴのリップルを低減することができる。
次に、図２３に示す本実施形態に係るスイッチング電源装置及び図２０に示す比較例に係るスイッチング電源装置それぞれに対するシミュレーション結果を図２５に示す。シミュレーションの条件としては、交流電源１０１から出力される交流電圧を５０Ｈｚで実効値が１００Ｖの交流電圧とし、目標電圧Ｖｒｅｆを５．０Ｖとし、出力電流Ｉｏを３．０Ａとし、スイッチング周波数を１００ｋＨｚとし、図２３に示す本実施形態に係るスイッチング電源装置では入力コンデンサＣ１０１の静電容量を１０μＦとし、図２０に示す比較例に係るスイッチング電源装置では入力コンデンサＣ１０１の静電容量を３０μＦとし、出力コンデンサＣ１０２の静電容量を１００μＦとし、１次巻線Ｌ１０１の巻数に対する２次巻線Ｌ１０２の巻数の比ｎを０．５としている。
図２５中のＶｏｕｔ５は図２３に示す本実施形態に係るスイッチング電源装置から負荷１０２に供給される出力電圧ＶＯＵＴの波形であり、図２５中のＶＯＵＴ６は図２０に示す比較例に係るスイッチング電源装置から負荷１０２に供給される出力電圧ＶＯＵＴの波形である。
図２５から分かるように、図２３に示す本実施形態に係るスイッチング電源装置は、図２０に示す比較例に係るスイッチング電源装置に対して、入力コンデンサＣ１０１の静電容量を１／３にしても出力電圧ＶＯＵＴのリップルを略同一に維持することができる。なお、図２３に示す本実施形態に係るスイッチング電源装置ほど入力コンデンサＣ１０１の静電容量を小さくすることはできないが、図１９に示す第３実施形態に係るスイッチング電源装置も、図２０に示す比較例に係るスイッチング電源装置に対して、入力コンデンサＣ１０１の静電容量を小さくしても出力電圧ＶＯＵＴのリップルを略同一に維持することができる（図２１参照）。
したがって、入力コンデンサＣ１０１に電解コンデンサを用いる場合、図２３に示す本実施形態に係るスイッチング電源装置や図１９に示す第３実施形態に係るスイッチング電源装置は、図２０に示す比較例に係るスイッチング電源装置と比較して、電解コンデンサを小型化できる。また、図２０に示す比較例に係るスイッチング電源装置では入力コンデンサＣ１０１に電解コンデンサを用いる必要がある電源の仕様であっても、図２３に示す本実施形態に係るスイッチング電源装置や図１９に示す第３実施形態に係るスイッチング電源装置であれば、入力コンデンサＣ１０１に電解コンデンサよりも静電容量が小さいフィルムコンデンサ又は積層セラミックコンデンサを用いることが可能となり得る。電解コンデンサは本質的に寿命が有限であるのに対して、フィルムコンデンサ又は積層セラミックコンデンサは本質的に寿命が無限である。このため、電源の仕様を満たすのであれば、図２３に示す本実施形態に係るスイッチング電源装置や図１９に示す第３実施形態に係るスイッチング電源装置において、入力コンデンサＣ１０１としてフィルムコンデンサ又は積層セラミックコンデンサを用いて、スイッチング電源装置の長寿命化を図ることが望ましい。
＜第５実施形態＞
図２６は、第５実施形態に係るスイッチング電源装置を概略的に示した図である。本実施形態に係るスイッチング電源装置は第３実施形態に係るスイッチング電源装置に電流検出部３０１を追加し、スイッチング制御回路ＣＮＴ１０１をスイッチング制御回路ＣＮＴ１０３に置換した構成である。スイッチング制御回路ＣＮＴ１０３は、スイッチング制御回路ＣＮＴ１０１から増幅器１０５、加算器１０７、及び除算器１０８を取り除き、除算器３０２及び可変利得増幅器３０３を追加した構成である。以下の説明では、第３実施形態と同様の部分についての説明を省略する。
スイッチング制御回路ＣＮＴ１０３は、決定部と、制御信号生成部と、を備えている。上記決定部は、電流不連続モードでの定常状態デューティの演算式であって入力電圧ＶＩＮ、目標電圧Ｖｒｅｆ、トランスＴ１０１の励磁インダクタンスＬｍ、負荷１０２の抵抗値、及びスイッチング制御回路ＣＮＴ１０３のサンプリング周期を含む演算式に基づいて、デューティを決定する。上記制御信号生成部は、上記決定部によって決定されたデューティに基づいてスイッチング素子Ｑ１０１の制御信号を生成する。
本実施形態では、上記決定部として、電圧源１０６、除算器３０２、可変利得増幅器３０３、及び制限器１０９が用いられている。上記決定部は、入力電圧ＶＩＮをフィードフォワード制御にのみ用いている。
電流検出部３０１はスイッチング電源装置の出力電流を検出して、その検出結果をスイッチング制御回路ＣＮＴ１０３に供給する。
除算器３０２は、電圧源１０６の出力を入力電圧ＶＩＮで除した結果を出力する。可変利得増幅器３０３は、電流検出部３０１の検出結果に応じた増幅率で除算器３０２の出力を増幅する。これにより、可変利得増幅器３０３の出力を、フライバック型スイッチング電源装置の電流不連続モードでの定常状態デューティの演算式とすることができる。
また、スイッチング制御回路ＣＮＴ１０３によって実行されるフィードフォワード制御では、フィードバック制御と異なり、入力電圧ＶＩＮの変動があった場合に、入力電圧ＶＩＮの変動に伴って出力電圧ＶＯＵＴが変動する前から出力電圧ＶＯＵＴの変動を抑える制御がかかることになる。したがって、スイッチング制御回路ＣＮＴ１０３は、電流不連続モードで入力電圧ＶＩＮの変動があった場合でも出力電圧ＶＯＵＴの変動を十分に抑えることができる。
＜第６実施形態＞
図２７は、第６実施形態に係るスイッチング電源装置を概略的に示した図である。本実施形態に係るスイッチング電源装置は第５実施形態に係るスイッチング電源装置のスイッチング制御回路ＣＮＴ１０３をスイッチング制御回路ＣＮＴ１０４に置換した構成である。スイッチング制御回路ＣＮＴ１０４は、スイッチング制御回路ＣＮＴ１０３に増幅器１０５、加算器１０７、除算器１０８、判定部３０４、及びスイッチ３０５を追加した構成である。また、本実施形態では、電流検出部３０１の設置位置を変更して電流検出部３０１がトランスＴ１０１の２次巻線Ｌ１０２に流れる電流を検出するようにしている。なお、電流検出部３０１の設置位置は、電流検出部３０１がトランスＴ１０１の１次巻線Ｌ１０１に流れる電流を検出する位置であってもよい。以下の説明では、第３実施形態及び第５実施形態と同様の部分についての説明を省略する。
判定部３０４は、本実施形態に係るスイッチング電源装置が電流連続モードで動作しているか電流不連続モードで動作しているかのいずれかであるかを判定する。図２７に示す構成例では、判定部３０４は、電流検出部３０１の検出結果に基づいて判定を行っているが、他の情報に基づいて判定を行ってもよい。
判定部３０４によって本実施形態に係るスイッチング電源装置が電流連続モードで動作していると判定された場合には、スイッチ３０５は、除算器１０８の出力端を制限器１０９の入力端の接続先として選択する。一方、判定部３０４によって本実施形態に係るスイッチング電源装置が電流不連続モードで動作していると判定された場合には、スイッチ３０５は、可変利得増幅器３０３の出力端を制限器１０９の入力端の接続先として選択する。
スイッチング制御回路ＣＮＴ１０４は、電流連続モードで入力電圧ＶＩＮの変動があった場合でも、電流不連続モードで入力電圧ＶＩＮの変動があった場合でも出力電圧ＶＯＵＴの変動を十分に抑えることができる。
＜第７実施形態＞
図２８は、第７実施形態に係るスイッチング電源装置を概略的に示した図である。本実施形態に係るスイッチング電源装置は第５実施形態に係るスイッチング電源装置に出力電圧検出部１２１を追加し、スイッチング制御回路ＣＮＴ１０３をスイッチング制御回路ＣＮＴ１０５に置換した構成である。スイッチング制御回路ＣＮＴ１０５は、スイッチング制御回路ＣＮＴ１０３に電圧源１２２、加減算器１２３、ＰＩ制御器１２４、及び加算器１２５を追加した構成である。なお、ＰＩ制御器１２４の代わりに、例えばＰＩＤ制御器などの他の制御器を用いてもよい。
本実施形態と第５実施形態との差は、第４実施形態と第３実施形態との差と同様である。このため、詳細な説明を省略する。
＜第８実施形態＞
図２９は、第８実施形態に係るスイッチング電源装置を概略的に示した図である。本実施形態に係るスイッチング電源装置は第６実施形態に係るスイッチング電源装置に出力電圧検出部１２１を追加し、スイッチング制御回路ＣＮＴ１０４をスイッチング制御回路ＣＮＴ１０６に置換した構成である。スイッチング制御回路ＣＮＴ１０６は、スイッチング制御回路ＣＮＴ１０４に電圧源１２２、加減算器１２３、ＰＩ制御器１２４、及び加算器１２５を追加した構成である。なお、ＰＩ制御器１２４の代わりに、例えばＰＩＤ制御器などの他の制御器を用いてもよい。
本実施形態と第６実施形態との差は、第４実施形態と第３実施形態との差と同様である。このため、詳細な説明を省略する。
＜用途＞
上述したスイッチング電源装置の用途を説明する。スイッチング電源装置は、ＡＣアダプタや電子機器の電源ブロックとして好適に利用される。
図３０は、スイッチング電源装置を備えたＡＣアダプタの一構成例を示す図である。ＡＣアダプタ８００は、プラグ８０２と、筐体８０４と、コネクタ８０６と、を備える。プラグ８０２は、不図示のコンセントから商用交流電圧ＶＡＣの供給を受ける。スイッチング電源装置８０１は、筐体８０４の内部に実装される。スイッチング電源装置８０１によって生成された出力電圧ＶＯＵＴは、コネクタ８０６から電子機器８１０に供給される。電子機器８１０としては、ノートＰＣ、デジタルスチルカメラ、デジタルビデオカメラ、携帯電話、携帯オーディオプレーヤなどが例示される。
図３１Ａ及び図３１Ｂは、スイッチング電源装置を備えた電子機器の一構成例を示す図である。なお、図３１Ａには電子機器９００の正面図が描写されており、図３１Ｂには電子機器９００の背面図が描写されている。なお、図３１Ａ及び図３１Ｂに例示した電子機器９００は、ディスプレイ装置であるが、電子機器９００の種類は特に限定されず、オーディオ機器、冷蔵庫、洗濯機、掃除機など、電源装置を内蔵する電子機器であればよい。ただし、ＰＦＣ回路を必要としないAC-DC変換部の適用されることが望ましい。
プラグ９０２は、不図示のコンセントから商用交流電圧ＶＡＣの供給を受ける。スイッチング電源装置９０１は、筐体９０４の内部に実装される。スイッチング電源装置９０１によって生成された出力電圧ＶＯＵＴは、筐体９０４の内部に搭載される負荷（ＤＳＰ［digital signal processor］、マイコン、電源回路、照明機器、バッテリー、アナログ回路、及び、デジタル回路など）に供給される。
＜変形例＞
上記第３〜第８実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
例えば、上記第３〜第８実施形態では、スイッチング電源装置が入力コンデンサＣ１０１を備える構成であったが、電源の仕様を満たすのであれば、入力コンデンサＣ１０１を備えない構成にしてもよい。
また例えば、上記第３〜第８実施形態では、スイッチング電源装置が整流部ＲＥＣ１０１を備える構成であったが、整流部ＲＥＣ１０１を備えない構成として直流電圧源から出力される直流電圧を入力電圧ＶＩＮとしてもよい。
また例えば、上記第４実施形態、上記第７実施形態、及び上記第８実施形態では、除算器１０８又は可変利得増幅器３０３の出力（フィードフォワード制御出力値）とＰＩ制御器１２４の出力（フィードバック制御出力値）とを加算したが、除算器１０８又は可変利得増幅器３０３の出力（フィードフォワード制御出力値）とＰＩ制御器１２４の出力（フィードバック制御出力値）とを乗算してもよい。ただし、前者の方が、出力電圧ＶＯＵＴのリップルを小さくすることができる。
＜第３の発明＞
＜第９実施形態＞
図３２は、第９実施形態に係る発振回路を示す図であり、図１２、図３０や図３１のような電子機器に用いる半導体装置の発振回路として用いることができる。本実施形態の発振回路４０１は、抵抗可変型の出力信号生成部４１０と、Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタＭ１と、正弦波発振器ＯＳＣ１と、を有する。
トランジスタＭ１のドレインは、出力信号生成部４１０のノード４１１に接続されている。一方、トランジスタＭ１のソースとバックゲートは、出力信号生成部４１０のノード４１２に接続されている。
正弦波発振器ＯＳＣ１は、トランジスタＭ１のゲート・ソース間に正弦波状の発振電圧Ｖｓｉｎを印加してトランジスタＭ１のドレイン・ソース間におけるオン抵抗値Ｒｏｎを周期的に変化させる。具体的に述べると、トランジスタＭ１のオン抵抗値Ｒｏｎは、発振電圧Ｖｓｉｎが高くなるほど低下し、発振電圧Ｖｓｉｎが低くなるほど上昇する。
出力信号生成部４１０は、ノード４１１とノード４１２との間に接続されるトランジスタＭ１のオン抵抗値Ｒｏｎに応じた発振周波数ｆｏｓｃで矩形波状の出力信号ＯＵＴを生成し、これをノード４１３から出力する。例えば、出力信号ＯＵＴの発振周波数ｆｏｓｃは、トランジスタＭ１のオン抵抗値Ｒｏｎが高いほど低下し、トランジスタＭ１のオン抵抗値Ｒｏｎが低いほど上昇する。なお、出力信号ＯＵＴのオンデューティＤｏｎ（＝スイッチング周期Ｔに占めるオン期間Ｔｏｎの割合、Ｄｏｎ＝Ｔｏｎ／Ｔ）については、固定値としてもよいし、可変値としてもよい。
このように、本実施形態の発振回路４０１であれば、抵抗可変型の出力信号生成部４１０に、トランジスタＭ１と正弦波発振器ＯＳＣ１を組み合わせるだけで、デジタル／アナログ変換器や演算器を要することなく、極めて簡易に発振周波数ｆｏｓｃのスペクトラム拡散を行うことが可能となる。
図３３は出力信号ＯＵＴのＦＦＴ［Fast Fourier Transform］解析結果を示す図である。なお、本図の黒線は、発振周波数ｆｏｓｃのスペクトラム拡散を行う場合の周波数スペクトルであり、本図のグレー線は、発振周波数ｆｏｓｃのスペクトラム拡散を行わない場合（＝発振周波数ｆｏｓｃを固定した場合）の周波数スペクトルである。
本図から分かるように、発振周波数ｆｏｓｃのスペクトラム拡散を行う場合には、スペクトラム拡散を行わない場合と比べて、数十ｄＢのノイズ低減を達成することができる。
なお、正弦波電圧Ｖｓｉｎの発振周波数ｆｓｉｎについては、発振回路４０１が遵守すべきノイズ規格で規制の対象とされている周波数帯域よりも低周波数に設定しておくとよい。このような設定によれば、正弦波電圧Ｖｓｉｎの周波数成分がノイズ規格の規制対象外となるので、ノイズ規格を遵守する上で正弦波電圧Ｖｓｉｎの存在が支障となることはない。
＜出力信号生成部（抵抗可変型）＞
図３４は、出力信号生成部４１０の一構成例を示す図である。本構成例の出力信号生成部４１０は、オペアンプＡＭＰ１と、抵抗Ｒ１１〜Ｒ１３と、キャパシタＣ１と、を含む非安定マルチバイブレータであり、ノード４１１とノード４１２との間に接続されたトランジスタＭ１のオン抵抗Ｒｏｎも回路要素の一つとして機能する。
抵抗Ｒ１１の第１端は、電源端に接続されている。抵抗Ｒ１１の第２端と抵抗Ｒ１２及びＲ１３それぞれの第１端は、いずれもオペアンプＡＭＰ１の非反転入力端（＋）に接続されている。抵抗Ｒ１２の第２端は、接地端に接続されている。抵抗Ｒ１３の第２端とオペアンプＡＭＰ１の出力端は、いずれもノード４１１及び４１３に接続されている。キャパシタＣ１の第１端とオペアンプＡＭＰ１の反転入力端（−）は、いずれもノード４１２に接続されている。キャパシタＣ１の第２端は、接地端に接続されている。オペアンプＡＭＰ１の上側電源端子は、電源端に接続されている。オペアンプＡＭＰ１の下側電源端子は、接地端に接続されている。
オペアンプＡＭＰ１の非反転入力端（＋）及び反転入力端（−）にそれぞれ印加されるノード電圧をＶ１及びＶ２として、出力信号生成部４１０の動作説明を行う。Ｖ１＞Ｖ２であるときには、出力信号ＯＵＴがハイレベルとなるので、キャパシタＣ１が充電状態となり、ノード電圧Ｖ２が上昇する。その後、Ｖ１＜Ｖ２になると、出力信号ＯＵＴがハイレベルからローレベルに立ち下がるので、キャパシタＣ１が放電状態となり、ノード電圧Ｖ２が上昇から低下に転じる。
このように、キャパシタＣ１の充放電が繰り返されることにより、出力信号ＯＵＴは、トランジスタＭ１のオン抵抗値ＲｏｎとキャパシタＣ１の容量値に応じた発振周波数ｆｏｓｃで発振する。なお、発振周波数ｆｏｓｃは、次の（３）式で表すことができる。
上記の（３）式からも分かるように、本構成例の出力信号生成部４１０であれば、発振電圧Ｖｓｉｎを用いてトランジスタＭ１のオン抵抗値Ｒｏｎを周期的に変化させることにより、発振周波数ｆｏｓｃのスペクトラム拡散を行うことが可能となる。
＜正弦波発振器（ウィーンブリッジ発振器）＞
図３５は、正弦波発振器ＯＳＣ１の一構成例を示す図である。本構成例の正弦波発振器ＯＳＣ１は、オペアンプＡＭＰａと、抵抗Ｒａ〜Ｒｄと、キャパシタＣａ〜Ｃｂと、を含むウィーンブリッジ発振器である。
オペアンプＡＭＰａの非反転入力端（＋）は、抵抗Ｒａの第１端とキャパシタＣａ及びＣｂそれぞれの第１端に接続されている。キャパシタＣｂの第２端は、抵抗Ｒｂの第１端に接続されている。抵抗Ｒｂの第２端と抵抗Ｒｃの第１端は、いずれもオペアンプＡＭＰａの出力端（＝発振電圧Ｖｓｉｎの第１出力端に相当）に接続されている。抵抗Ｒｃの第２端と抵抗Ｒｄの第１端は、いずれもオペアンプＡＭＰａの反転入力端（−）に接続されている。抵抗Ｒａ及びＲｄ並びにキャパシタＣａそれぞれの第２端は、いずれも基準電位端（＝発振電圧Ｖｓｉｎの第２出力端に相当）に接続されている。
このように、本構成例の正弦波発振器ＯＳＣ１は、オペアンプＡＭＰａの出力端からバンドパスフィルタ（Ｒａ、Ｒｂ、Ｃａ、Ｃｂ）を介して非反転入力端（＋）に戻る正帰還ループと、オペアンプＡＭＰａの出力端から分圧回路（Ｒｃ、Ｒｄ）を介して反転入力端（−）に戻る負帰還ループと、を備えており、その発振条件と発振周波数ｆｓｉｎは、それぞれ、次の（４ａ）式と（４ｂ）式で表わすことができる。
＜第１０実施形態＞
図３６は、第１０実施形態に係る発振回路を示す図である。本実施形態の発振回路４０１は、先の第９実施形態（図３２）をベースとしつつ、トランジスタＭ１に直列接続された抵抗Ｒ４０１をさらに有している。そして、出力信号生成部４１０は、トランジスタＭ１のオン抵抗値Ｒｏｎと抵抗Ｒ４０１の抵抗値から求められる合成抵抗値（＝Ｒｏｎ＋Ｒ４０１）に応じた発振周波数ｆｏｓｃで出力信号ＯＵＴを生成する。
本実施形態の発振回路４０１によれば、先の第９実施形態（図３２）と比べて、発振周波数ｆｏｓｃの中心値を設定しやすくなる。なお、抵抗Ｒ４０１は、必ずしもトランジスタＭ１のソースとノード４１２との間に接続する必要はなく、トランジスタＭ１のドレインとノード４１１との間に接続しても構わない。
＜第１１実施形態＞
図３７は、第１１実施形態に係る発振回路を示す図である。本実施形態の発振回路４０１は、先の第９実施形態（図３２）をベースとしつつ、トランジスタＭ１に並列接続された抵抗Ｒ４０２をさらに有している。そして、出力信号生成部４１０は、トランジスタＭ１のオン抵抗値Ｒｏｎと抵抗Ｒ４０２の抵抗値から求められる合成抵抗値（＝Ｒ４０２×Ｒｏｎ／（Ｒ４０２＋Ｒｏｎ））に応じた発振周波数ｆｏｓｃで出力信号ＯＵＴを生成する。
本実施形態の発振回路４０１によれば、先の第１０実施形態（図３６）と同様、先の第９実施形態（図３２）と比べて、発振周波数ｆｏｓｃの中心値を任意に設定しやすくなる。
＜第１２実施形態＞
図３８は、第１２実施形態に係る発振回路を示す図である。本実施形態の発振回路４０１は、先の第９実施形態（図３２）をベースとしつつ、トランジスタＭ１に直列接続された抵抗Ｒ４０１と、トランジスタＭ１に並列接続された抵抗Ｒ４０２と、をさらに有している。そして、出力信号生成部４１０は、トランジスタＭ１のオン抵抗値Ｒｏｎと抵抗Ｒ４０１及びＲ４０２それぞれの抵抗値から求められる合成抵抗値（＝Ｒ４０２×Ｒｏｎ／（Ｒ４０２＋Ｒｏｎ）＋Ｒ４０１）に応じた発振周波数ｆｏｓｃで出力信号ＯＵＴを生成する。
本実施形態の発振回路４０１によれば、先の第１０実施形態や第１１実施形態（図３６、図３７）と同様、先の第９実施形態（図３２）と比べて、発振周波数ｆｏｓｃの中心値を任意に設定しやすくなる。
＜第１３実施形態＞
図３９は、第１３実施形態に係る発振回路を示す図である。本実施形態の発振回路４０１は、先の第９実施形態（図３２）をベースとしつつ、トランジスタＭ１に直列接続された抵抗Ｒ４０１と、トランジスタＭ１及び抵抗Ｒ４０１に並列接続された抵抗Ｒ４０２と、をさらに有している。そして、出力信号生成部４１０は、トランジスタＭ１のオン抵抗値Ｒｏｎと抵抗Ｒ４０１及びＲ４０２それぞれの抵抗値から求められる合成抵抗値（＝Ｒ４０２×（Ｒ４０１＋Ｒｏｎ）／（Ｒ４０１＋Ｒ４０２＋Ｒｏｎ））に応じた発振周波数ｆｏｓｃで出力信号ＯＵＴを生成する。
本実施形態の発振回路４０１によれば、先の第１０実施形態〜第１２実施形態（図３６、図３７、図３８）と同様、先の第９実施形態（図３２）と比べて、発振周波数ｆｏｓｃの中心値を任意に設定しやすくなる。
＜第１４実施形態＞
図４０は、第１４実施形態に係る発振回路を示す図である。本実施形態の発振回路４０１では、先の第９実施形態（図３２）における抵抗可変型の出力信号生成部４１０に代えて、容量可変型の出力信号生成部４２０が用いられており、これに伴いトランジスタＭ１と正弦波発振器ＯＳＣ１の接続関係にも変更が加えられている。
本実施形態の発振回路４０１において、出力信号生成部４２０のノード４２１及び４２２には、それぞれ、トランジスタＭ１のゲート及びドレインが接続されている。
正弦波発振器ＯＳＣ１は、トランジスタＭ１のドレイン・ソース間に正弦波状の発振電圧Ｖｓｉｎを印加してトランジスタＭ１のゲート・ドレイン間における寄生容量値Ｃｇｄを周期的に変化させる。具体的に述べると、トランジスタＭ１の寄生容量値Ｃｇｄは、発振電圧Ｖｓｉｎが高くなるほど低下し、発振電圧Ｖｓｉｎが低くなるほど上昇する。
出力信号生成部４１０は、ノード４２１とノード４２２との間に接続されるトランジスタＭ１の寄生容量値Ｃｇｄに応じた発振周波数ｆｏｓｃで矩形波状の出力信号ＯＵＴを生成し、これをノード４２３から出力する。例えば、出力信号ＯＵＴの発振周波数ｆｏｓｃは、トランジスタＭ１の寄生容量値Ｃｇｄが高いほど低下し、トランジスタＭ１の寄生容量値Ｃｇｄが低いほど上昇する。なお、出力信号ＯＵＴのオンデューティＤｏｎについては、固定値としてもよいし、可変値としてもよい。この点については、先の第９実施形態（図３２）と同様である。
このように、本実施形態の発振回路４０１であれば、容量可変型の出力信号生成部４２０に、トランジスタＭ１と正弦波発振器ＯＳＣ１を組み合わせるだけで、デジタル／アナログ変換器や演算器を要することなく、極めて簡易に発振周波数ｆｏｓｃのスペクトラム拡散を行うことが可能となる。
なお、正弦波電圧Ｖｓｉｎの発振周波数ｆｓｉｎについては、発振回路４０１が遵守すべきノイズ規格で規制の対象とされている周波数帯域よりも低周波数に設定しておくとよい。このような設定によれば、正弦波電圧Ｖｓｉｎの周波数成分がノイズ規格の規制対象外となるので、ノイズ規格を遵守する上で正弦波電圧Ｖｓｉｎの存在が支障となることはない。この点については、先の第９実施形態（図３２）と同様である。
＜出力信号生成部（容量可変型）＞
図４１は、出力信号生成部４２０の一構成例を示す図である。本構成例の出力信号生成部４２０は、オペアンプＡＭＰ２と、抵抗Ｒ２１〜Ｒ２４と、を含む非安定マルチバイブレータであり、ノード４２１とノード４２２との間に接続されたトランジスタＭ１の寄生キャパシタＣｇｄも回路要素の一つとして機能する。
抵抗Ｒ２１の第１端は、電源端に接続されている。抵抗Ｒ２１の第２端と抵抗Ｒ２２及びＲ２３それぞれの第１端は、いずれもオペアンプＡＭＰ２の非反転入力端（＋）に接続されている。抵抗Ｒ２２の第２端は、ノード４２２に接続されている。抵抗Ｒ２４の第１端とオペアンプＡＭＰ２の反転入力端（−）は、いずれもノード４２１に接続されている。抵抗Ｒ２３及びＲ２４それぞれの第２端とオペアンプＡＭＰ２の出力端は、いずれも、ノード２３に接続されている。オペアンプＡＭＰ２の上側電源端子は、電源端に接続されている。オペアンプＡＭＰ２の下側電源端子は、ノード４２２に接続されている。
オペアンプＡＭＰ２の非反転入力端（＋）及び反転入力端（−）にそれぞれ印加されるノード電圧をＶ３及びＶ４として、出力信号生成部４２０の動作説明を行う。Ｖ３＞Ｖ４であるときには、出力信号ＯＵＴがハイレベルとなるので、寄生キャパシタＣｇｄが充電状態となり、ノード電圧Ｖ４が上昇する。その後、Ｖ３＜Ｖ４になると、出力信号ＯＵＴがハイレベルからローレベルに立ち下がるので、寄生キャパシタＣｇｄが放電状態となり、ノード電圧Ｖ４が上昇から低下に転じる。
このように、寄生キャパシタＣｇｄの充放電が繰り返されることにより、出力信号ＯＵＴは、抵抗Ｒ２４の抵抗値とトランジスタＭ１の寄生容量値Ｃｇｄに応じた発振周波数ｆｏｓｃで発振する。なお、発振周波数ｆｏｓｃは、次の（５）式で表すことができる。
上記の（５）式からも分かるように、本構成例の出力信号生成部４２０であれば、発振電圧Ｖｓｉｎを用いてトランジスタＭ１の寄生容量値Ｃｇｄを周期的に変化させることにより、発振周波数ｆｏｓｃのスペクトラム拡散を行うことが可能となる。
＜出力リップル抑制＞
次に、図４２〜図４４を参照しながら出力信号ＯＵＴのリップル抑制について説明する。図４２は、出力信号ＯＵＴのリップル抑制条件を説明するための図であり、先の第９実施形態（図３２）をベースとしつつ、出力信号生成部４１０のノード４１３とノード４１４との間に、Ｎチャネル型ＭＯＳ電界効果トランジスタＭ２（＝出力信号ＯＵＴによりオン／オフされる駆動対象トランジスタに相当）を接続した様子が描写されている。
図４３は、トランジスタＭ２のゲート・ソース間容量値Ｃｇｓと出力信号ＯＵＴのデューティ変動幅との相関関係を示すための出力波形図である。なお、本図の上段にはＣｇｓが比較的大きい場合の挙動が示されており、本図の下段にはＣｇｓが比較的小さい場合の挙動が示されている。
本図で示したように、トランジスタＭ２のゲート・ソース間容量値Ｃｇｓ（ないしは、ゲート抵抗値Ｒｇ）が大きいと、高周波領域でのオン時間Ｔｏｎが短くなるので、オンデューティＤｏｎが小さくなる。これは、出力信号ＯＵＴのスペクトラム拡散に際して、オンデューティＤｏｎの変動幅が大きくなり、出力信号ＯＵＴが変動しやすくなる（＝出力信号ＯＵＴのリップルが大きくなる）ことを意味する。
そこで、出力信号ＯＵＴのリップル抑制を図るべく、出力信号ＯＵＴの立上り時間と立下り時間を規定する。図４４は、出力信号ＯＵＴの立上り／立下り条件を示す図である。
トランジスタＭ２のゲート・ソース間容量値をＣｇｓとし、ゲート抵抗値をＲｇとし、最小オン時間をＴｏｎｍｉｎとしたとき、例えば、本図で示したように、最小オン時間Ｔｏｎｍｉｎの２０％に相当する時間（＝０．２Ｔｏｎｍｉｎ）以内で、出力信号ＯＵＴが駆動電圧Ｖｇｓの５０％（＝０．５Ｖｇｓ）に到達するように、出力信号ＯＵＴの立上り／立下り条件を規定すると、次の（６）式が成立する。
また、上記の（６）式を変形すると、次の（７）式が得られる。
従って、上記の（７）式を満たすことにより、オンデューティＤｏｎの変動幅を小さくすることができるので、出力信号ＯＵＴのリップル抑制を図ることが可能となる。
＜第１５実施形態＞
図４５は、発振回路の第１５実施形態を示す図である。本実施形態の発振回路４０１は、先の第９実施形態（図３２）をベースとしつつ、正弦波発振器ＯＳＣ１に代えて、ブロッキング発振器ＯＳＣ２（＝弛緩型自励発振器）を用いた点に特徴を有する。そこで、第９実施形態と同様の構成要素については、図３２と同一の符号を付すことにより重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的に説明する。
ブロッキング発振器ＯＳＣ２は、トランジスタＭ１のゲート・ソース間にスパイク状の発振電圧Ｖｂｌｋを印加してトランジスタＭ１のドレイン・ソース間におけるオン抵抗値Ｒｏｎを周期的に変化させる回路であり、ｎｐｎ型バイポーラトランジスタＱＡと、抵抗ＲＡ〜ＲＣと、磁気的に結合されたコイルＬＡ及びＬＢと、直流電圧源ＥＡと、を含む。
直流電圧源ＥＡの正極は、抵抗ＲＣの第１端に接続されている。直流電圧源ＥＡの負極は、接地端に接続されている。抵抗ＲＣの第２端、コイルＬＡの第１端（＝巻終端）、及び、コイルＬＢの第１端（＝巻始端）は、ノード４１１とトランジスタＭ１のドレインに接続されている。トランジスタＱＡのコレクタ、抵抗ＲＢの第１端、及び、コイルＬＡの第２端（＝巻始端）は、トランジスタＭ１のゲートに接続されている。トランジスタＱＡのエミッタは、接地端に接続されている。抵抗ＲＢの第２端は、ノード４１２とトランジスタＭ１のソースに接続されている。コイルＬＢの第２端（＝巻終端）は、抵抗ＲＡの第１端に接続されている。抵抗ＲＡの第２端は、トランジスタＱＢのベースに接続されている。
上記構成から成るブロッキング発振器ＯＳＣ２において、コイルＬＢと抵抗ＲＡを介してトランジスタＱＡに十分なベース電流Ｉｂが流れると、トランジスタＱＡがオンするので、発振電圧Ｖｂｌｋがほぼ０Ｖ（より正確にはトランジスタＱＡのコレクタ・エミッタ間飽和電圧Ｖｃｅ）まで低下する。また、このとき、コイルＬＡには、トランジスタＱＡのコレクタ電流Ｉｃが流れ始めるので、コイルＬＡに電気エネルギーが蓄えられていく。
その後、トランジスタＱＡの増幅特性（Ｉｃ＝ｈＦＥ×Ｉｂ）により、コレクタ電流Ｉｃの増大が止まると、コイルＬＡ及びＬＢ相互間の磁束変化が生じなくなるので、コイルＬＢの誘導起電力が消失する。その結果、トランジスタＱＡにベース電流Ｉｂが供給されなくなるので、トランジスタＱＡがオフする。この瞬間、抵抗ＲＢの両端間から引き出されている発振電圧Ｖｂｌｋは、コイルＬＡの起電作用により、所定の最大電圧値（＝２×ｈＦＥ× Ｖｃｃ×（ＲＢ／ＲＡ））まで一気に上昇し、その後、コイルＬＡに蓄えられた電気エネルギーの減少と共に低下していく。
そして、再びコイルＬＢと抵抗ＲＡを介してトランジスタＱＡに十分なベース電流Ｉｂが流れ始めると、トランジスタＱＡが再度オンする。これ以降も上記と同様の動作が繰り返されることにより、スパイク状の発振電圧Ｖｂｌｋが周期的に生成される。
なお、コイルＬＡ及びＬＢに代えて、トランジスタＱＡのコレクタと抵抗ＲＡの第１端との間に中間タップ付きのコイルを接続し、その中間タップを抵抗ＲＣの第２端に接続しても構わない。
また、出力信号ＯＵＴのオンデューティＤｏｎについては、固定値としてもよいし、可変値としてもよい。この点については、先の第９実施形態（図３２）と同様である。
ところで、図３５の正弦波発振器ＯＳＣ１では、発振電圧Ｖｓｉｎの入力変動（オフセット変動）や周囲温度の変動に伴い、オン抵抗値Ｒｏｎを十分に変化させることができなくなり、発振周波数ｆｏｓｃのスペクトラム拡散に支障を来たすおそれがある。
一方、本実施形態のブロッキング発振器ＯＳＣ２であれば、上記の問題を解決することができるので、発振周波数ｆｏｓｃを安定して分散させることが可能となる。
＜ＩＣ集積化＞
なお、これまでに説明してきた第９〜第１５実施形態それぞれにおいて、発振回路４０１を形成する種々の構成要素（出力信号生成部４１０及び４２０、トランジスタＭ１、抵抗Ｒ４０１及びＲ４０２、並びに、正弦波発振器ＯＳＣ１及びブロッキング発振器ＯＳＣ２）は、全てＩＣ内に集積化することができる。ただし、抵抗Ｒ４０１及びＲ４０２については、回路設計者が発振周波数ｆｏｓｃの中心値を任意に調整できるように、ＩＣに外付けされるディスクリート部品としてもよい。
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記第９〜第１５実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。また、トランジスタとしてＭＯＳのみで説明したが、バイポーラトランジスタ、ＩＧＢＴ等の他のトランジスタを用いても同様な回路を構成することができる。すなわち、上記第９〜第１５実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、第３の発明の技術的範囲は、上記第９〜第１５実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
また、スイッチング電源装置等において、本願発明のリップル注入回路、スイッチング制御回路および発振回路を任意に組合せて用いることができる。
本明細書中に開示されているリップル注入回路は、例えばスイッチング電源回路において用いることが可能である。
本明細書中に開示されているスイッチング制御回路は、例えばスイッチング電源装置において用いることが可能である。
本明細書中に開示されている発振回路は、例えば、ＤＣ／ＤＣコンバータの駆動クロック信号を生成する手段として利用することが可能である。
１ 帰還電圧生成回路
２ 比較回路
Ｃｒ キャパシタ
Ｌ１ インダクタ
Ｑ１ スイッチ素子
Ｒ１、Ｒ２ 分圧抵抗
Ｒｒ、Ｒｃｏｍ 抵抗
ＵＰ１ 電圧生成回路
１１〜１５ 昇圧型スイッチング電源回路
Ｃ１０１ 入力コンデンサ
ＣＮＴ１０１〜ＣＮＴ１０６ スイッチング制御回路
Ｑ１０１ スイッチング素子
ＲＥＣ１０１ 整流部
Ｔ１０１ トランス
８００ ＡＣアダプタ
９００ 電子機器
４０１ 発振回路
４１０、４２０ 出力信号生成部
４１１〜４１４、４２１〜４２３ ノード
Ｍ１、Ｍ２ Ｎチャネル型ＭＯＳ電界効果トランジスタ
ＯＳＣ１ 正弦波発振器
ＯＳＣ２ ブロッキング発振器
Ｒ４０１、Ｒ４０２ 抵抗
Ｒ１１〜Ｒ１３、Ｒ２１〜Ｒ２４、Ｒａ〜Ｒｄ、ＲＡ〜ＲＣ 抵抗
Ｒｇ ゲート抵抗
Ｃ１、Ｃａ〜Ｃｂ キャパシタ
ＡＭＰ１、ＡＭＰ２、ＡＭＰａ オペアンプ
ＱＡ ｎｐｎ型バイポーラトランジスタ
ＬＡ、ＬＢ コイル
ＥＡ 直流電圧源
本明細書中に開示されている第１の発明に係る昇圧型スイッチング電源回路は、インダクタの一端に接続されたスイッチ素子のオンオフに基づいて前記インダクタに発生した電圧をキャパシタにて平滑化して前記インダクタの他端に入力される入力電圧より高い出力電圧を生成する電圧生成回路と、前記出力電圧を分圧して前記帰還電圧を生成する帰還電圧生成回路と、前記帰還電圧と基準電圧とを比較し、前記比較の結果を前記比較結果信号として出力する比較回路と、上記第１−１〜第１−６いずれかの構成であるリップル電圧注入回路と、を備え、前記比較結果信号に基づいて前記スイッチ素子がオンオフされる構成（第１−７の構成）とする。
本明細書中に開示されている第１の発明に係る電子機器は、上記第１−７〜第１−１０いずれかの構成である昇圧型スイッチング電源回路と、前記昇圧型スイッチング電源回路の出力が接続される負荷回路とを備える構成（第１−１１の構成）とする。

Claims (34)

  1. 入力電圧の周波数成分又は出力電圧の周波数成分を通過させ第１のリップル成分を備えた第１のリップル電圧を生成するキャパシタと、
    比較結果信号を積分して第２のリップル成分を備えた第２のリップル電圧を生成する積分回路と、を備え、
    帰還電圧には、前記第１のリップル成分と前記第２のリップル成分とが加算される、リップル電圧注入回路。
  2. 前記積分回路は、前記比較結果信号が供給される抵抗と、前記キャパシタと、により構成される、請求項１に記載のリップル電圧注入回路。
  3. スイッチ素子のオンオフによって発生するスイッチング電圧を積分して第１のリップル成分を備えた第１のリップル電圧を生成する第１の積分回路と、
    比較結果信号を積分して第２のリップル成分を備えた第２のリップル電圧を生成する第２の積分回路と、を備え、
    帰還電圧には、前記第１のリップル成分と前記第２のリップル成分とが加算され、
    前記第１の積分回路は、前記スイッチング電圧が供給される第１の抵抗と、第１のキャパシタと、により構成され、
    前記第２の積分回路は、前記比較結果信号が供給される第２の抵抗と、第２のキャパシタと、により構成され、
    前記比較結果信号のハイレベルを前記第２の抵抗の抵抗値で除した値が、前記出力電圧を前記第１の抵抗の抵抗値で除した値より大きくなるように、前記第１の抵抗及び前記第２の抵抗の各抵抗値を設定している、リップル電圧注入回路。
  4. 前記第１のキャパシタと前記第２のキャパシタが同一のキャパシタで構成される、請求項３に記載のリップル電圧注入回路。
  5. 前記帰還電圧は、前記出力電圧が印加される第１の分圧抵抗と、前記第１の分圧抵抗と接地電圧との間に直列接続される第２の分圧抵抗を備える帰還電圧生成回路によって生成され、
    前記第１の抵抗の抵抗値が前記第２の分圧抵抗の抵抗値より大きくなり、且つ、前記第１の抵抗の抵抗値が前記第２の抵抗の抵抗値より大きくなるように、前記第１の抵抗の抵抗値を設定している、請求項３又は請求項４に記載のリップル電圧注入回路。
  6. 前記帰還電圧は、前記出力電圧が印加される第１の分圧抵抗と、前記第１の分圧抵抗と接地電圧との間に直列接続される第２の分圧抵抗を備える帰還電圧生成回路によって生成され、
    前記第１の分圧抵抗の抵抗値をＲ、前記基準電圧が有する周波数成分のうち最小の周波数をｆとした場合に、前記キャパシタ又は前記第１のキャパシタの容量Ｃが、Ｒ＞（１／２πｆＣ）を満たすように設定されている、請求項１〜５のいずれか一項に記載のリップル電圧注入回路。
  7. インダクタの一端に接続されたスイッチ素子のオンオフに基づいて前記インダクタに発生した電圧をキャパシタにて平滑化して前記インダクタの他端に入力される前記入力電圧より高い前記出力電圧を生成する電圧生成回路と、
    前記出力電圧を分圧して前記帰還電圧を生成する帰還電圧生成回路と、
    前記帰還電圧と基準電圧とを比較し、前記比較の結果を前記比較結果信号として出力する比較回路と、
    請求項１〜６のいずれか一項に記載のリップル電圧注入回路と、を備え、
    前記比較結果信号に基づいて前記スイッチ素子がオンオフされる、昇圧型スイッチング電源回路。
  8. 前記基準電圧として、時間的に変動し且つ最小値が０より大きい信号を用いる、請求項７に記載の昇圧型スイッチング電源回路。
  9. 前記比較回路の出力端子が前記スイッチ素子の制御端子に直接接続される、請求項７又は請求項８に記載の昇圧型スイッチング電源回路。
  10. 前記スイッチ素子の入力容量をＣＩＳＳ、前記スイッチ素子のスイッチング周波数をｆＳＷ、前記比較回路の最大出力電流をＩＧＭＡＸ、前記比較結果信号のハイレベルをＶＧＨとした場合に、前記スイッチ素子の入力容量ＣＩＳＳが、２ＣＩＳＳＶＧＨ／ＩＧＭＡＸ＜１／ｆＳＷを満たすように設定されている、請求項９に記載の昇圧型スイッチング電源回路。
  11. 請求項８〜１０のいずれか一項に記載の昇圧型スイッチング電源回路と、前記昇圧型スイッチング電源回路の出力が接続される負荷回路とを備える、電子機器。
  12. 入力された入力電圧を変換して出力するためのスイッチング素子のスイッチング状態を制御するスイッチング制御回路であって、
    電流連続モードでの前記入力電圧及び目標電圧を含む演算に基づいて、前記スイッチング素子の定常状態のデューティを決定する決定部と、
    前記決定部によって決定された前記デューティに基づいて前記スイッチング素子の制御信号を生成する制御信号生成部と
    を備えたスイッチング制御回路。
  13. 入力された入力電圧を変換して出力するためのスイッチング素子のスイッチング状態を制御するスイッチング制御回路であって、
    電流不連続モードでの前記入力電圧及び目標電圧及び前記出力が接続される負荷の抵抗と、前記出力に流れる出力電流を検出する電流検出部の検出結果とに基づいて、前記スイッチング素子の定常状態のデューティを決定する決定部と、
    前記決定部によって決定された前記デューティに基づいて前記スイッチング素子の制御信号を生成する制御信号生成部とを備えたスイッチング制御回路。
  14. 入力された入力電圧を変換して出力するためのスイッチング素子のスイッチング状態を制御するスイッチング制御回路であって、
    前記スイッチング素子を含む回路が電流連続モードで動作しているか電流不連続モードで動作しているかを判定する判定部と、
    前記スイッチング素子のデューティを決定する決定部と、
    前記決定部によって決定された前記デューティに基づいて前記スイッチング素子の制御信号を生成する制御信号生成部とを備え、
    前記決定部は、
    前記判定部によって前記スイッチング素子を含む回路が電流連続モードで動作していると判定された場合に、電流連続モードでの前記入力電圧及び目標電圧を含む演算に基づいて、定常状態のデューティを決定し、
    前記判定部によって前記スイッチング素子を含む回路が電流不連続モードで動作していると判定された場合に、電流不連続モードでの前記入力電圧及び目標電圧及び前記スイッチング素子を含む回路に接続される負荷の抵抗と、前記スイッチング素子を含む回路の出力電流を検出する電流検出部の検出結果とに基づいて、定常状態のデューティを決定する、スイッチング制御回路。
  15. 前記決定部は、前記入力電圧又は前記入力電圧に応じた電圧を入力し、前記入力電圧又は前記入力電圧に応じた電圧をフィードフォワード制御にのみ用いる、請求項１２〜１４のいずれか一項に記載のスイッチング制御回路。
  16. 前記決定部は、前記演算に加えて、前記出力電圧と前記目標電圧との差にも基づいて、前記デューティを決定する、請求項１２〜１５のいずれか一項に記載のスイッチング制御回路。
  17. 前記決定部は、前記演算によって得られるフィードフォワード制御出力値と、前記出力電圧と前記目標電圧との差に応じたフィードバック制御出力値と、を加算して前記デューティを算出する、請求項１６に記載のスイッチング制御回路。
  18. 入力端子から入力された入力電圧をスイッチング素子を用いて電圧変換し出力端子から出力するスイッチング電源装置であって、
    請求項１２〜１７のいずれか一項に記載のスイッチング制御回路と、
    前記スイッチング制御回路によって制御される前記スイッチング素子と、
    前記入力電圧を平滑化するために前記入力端子に接続された入力コンデンサとを備え、
    前記入力コンデンサは、フィルムコンデンサ又は積層セラミックコンデンサである、スイッチング電源装置。
  19. 入力端子から入力された入力電圧をスイッチング素子を用いて電圧変換し出力端子から出力するスイッチング電源装置であって、
    請求項１２〜１７のいずれか一項に記載のスイッチング制御回路と、
    前記スイッチング制御回路によって制御される前記スイッチング素子とを備え、
    前記入力電圧を平滑化するための入力コンデンサを前記入力端子に備えない、スイッチング電源装置。
  20. 前記入力端子が接続される一次巻線及び前記出力端子が接続される二次巻線を有するトランスを備え、
    前記一次巻線の他端側と接地電圧との間に前記スイッチング素子が接続されている、請求項１８又は請求項１９に記載のスイッチング電源装置。
  21. 交流電圧を整流して前記入力電圧を生成して前記入力端子に供給する整流部を備える、請求項１８〜２０のいずれか一項に記載のスイッチング電源装置。
  22. 請求項２１に記載のスイッチング電源装置と、プラグと、コネクタとを備える、ＡＣアダプタ。
  23. 請求項１８〜２１のいずれか一項に記載のスイッチング電源装置と、
    前記スイッチング電源装置から出力される前記出力電圧の供給を受けて動作する負荷回路と、を備える、電子機器。
  24. 第１端子に入力される信号に応じて第２端子と第３端子との間の導通状態を制御するトランジスタと、
    前記第１端子に発振信号を印加して前記トランジスタのオン抵抗値または寄生容量値を周期的に変化させる発振器と、
    前記トランジスタのオン抵抗値または寄生容量値に応じた発振周波数で出力信号を生成する出力信号生成部と、
    を有する、発振回路。
  25. 前記発振器は、前記トランジスタの前記第１端子・前記第２端子間に前記発振電圧を印加して前記トランジスタの前記第２端子・前記第３端子間におけるオン抵抗値を周期的に変化させる、請求項２４に記載の発振回路。
  26. 前記トランジスタの前記第２端子と前記出力信号生成部との間に直列接続された抵抗をさらに有し、
    前記出力信号生成部は、前記トランジスタのオン抵抗値と前記抵抗の抵抗値から求められる合成抵抗値に応じた発振周波数で前記出力信号を生成する、請求項２５に記載の発振回路。
  27. 前記トランジスタの前記第２端子と前記第３端子との間に並列接続された抵抗をさらに有し、
    前記出力信号生成部は、前記トランジスタのオン抵抗値と前記抵抗の抵抗値から求められる合成抵抗値に応じた発振周波数で前記出力信号を生成する、請求項２５に記載の発振回路。
  28. 前記トランジスタの前記第２端子と前記出力信号生成部との間に直列接続された第１抵抗と、前記トランジスタの前記第２端子と前記第３端子との間に並列接続された第２抵抗と、をさらに有し、
    前記出力信号生成部は、前記トランジスタのオン抵抗値と前記第１抵抗及び前記第２抵抗それぞれの抵抗値から求められる合成抵抗値に応じた発振周波数で前記出力信号を生成する、請求項２５に記載の発振回路。
  29. 前記トランジスタの前記第２端子と前記出力信号生成部との間に直列接続された第１抵抗と、前記トランジスタ及び前記第１抵抗の直列回路に並列接続された第２抵抗と、をさらに有し、
    前記出力信号生成部は、前記トランジスタのオン抵抗値と前記第１抵抗及び前記第２抵抗それぞれの抵抗値から求められる合成抵抗値に応じた発振周波数で前記出力信号を生成する、請求項２５に記載の発振回路。
  30. 前記発振器は、前記トランジスタの前記第２端子・前記第３端子間に前記発振電圧を印加して前記トランジスタの前記第１端子・前記第３端子間における寄生容量値を周期的に変化させる、請求項２４に記載の発振回路。
  31. 第４端子に入力される信号に応じて第５端子と第６端子との間の導通状態が前記出力信号によりオン／オフされる駆動対象トランジスタの前記第４端子・前記第５端子間容量値をＣｇｓとし、前記第４端子の抵抗値をＲｇとし、最小オン時間をＴｏｎｍｉｎとすると、３．５×Ｒｇ×Ｃｇｓ≦Ｔｏｎｍｉｎが成立する、請求項２４〜３０のいずれか一項に記載の発振回路。
  32. 前記発振器は、ウィーンブリッジ発振器である、請求項２４〜３１のいずれか一項に記載の発振回路。
  33. 前記発振器は、ｎｐｎ型バイポーラトランジスタ、第１抵抗、第２抵抗、第３抵抗、磁気的に結合された第１コイル及び第２コイル、並びに、直流電圧源を含むブロッキング発振器であり、
    前記直流電圧源の正極は、前記第３抵抗の第１端に接続されており、
    前記直流電圧源の負極は、接地端に接続されており、
    前記第３抵抗の第２端、前記第１コイルの第１端、及び、前記第２コイルの第１端は、前記トランジスタのドレインに接続されており、
    前記ｎｐｎ型バイポーラトランジスタのコレクタ、前記第２抵抗の第１端、及び、前記第１コイルの第２端は、前記トランジスタのゲートに接続されており、
    前記ｎｐｎ型バイポーラトランジスタのエミッタは、接地端に接続されており、
    前記第２抵抗の第２端は、前記トランジスタのソースに接続されており、
    前記第２コイルの第２端は、前記第１抵抗の第１端に接続されており、
    前記第１抵抗の第２端は、前記ｎｐｎ型バイポーラトランジスタのベースに接続されている、請求項２４〜３０のいずれか一項に記載の発振回路。
  34. 請求項２４〜３３のいずれか一項に記載の発振回路と、
    前記発振回路から出力される前記出力信号を受けて動作する負荷回路と、を備える、電子機器。
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