KR100803371B1 - 내부 전압 생성 회로 - Google Patents

내부 전압 생성 회로 Download PDF

Info

Publication number
KR100803371B1
KR100803371B1 KR1020070003434A KR20070003434A KR100803371B1 KR 100803371 B1 KR100803371 B1 KR 100803371B1 KR 1020070003434 A KR1020070003434 A KR 1020070003434A KR 20070003434 A KR20070003434 A KR 20070003434A KR 100803371 B1 KR100803371 B1 KR 100803371B1
Authority
KR
South Korea
Prior art keywords
loop
output
logic gate
oscillator
signal
Prior art date
Application number
KR1020070003434A
Other languages
English (en)
Inventor
김명진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070003434A priority Critical patent/KR100803371B1/ko
Priority to US11/826,501 priority patent/US7573318B2/en
Application granted granted Critical
Publication of KR100803371B1 publication Critical patent/KR100803371B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of DC power input into DC power output
    • H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
    • H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
    • H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명의 내부 전압 생성 회로는 내부 전압과 제1 기준 전압을 비교하여 제1 감지 신호를 출력하는 레벨 디텍터; 공급 전압과 제2 기준 전압을 비교하여 제2 감지 신호를 출력하는 공급 전압 디텍터; 제1 감지 신호에 응답하여 오실레이션 동작을 수행하고, 제2 감지 신호에 응답하여 상기 오실레이션 동작을 위한 제1 루프 경로 또는 제2 루프 경로를 선택하여 발진 신호를 출력하는 루프 선택 오실레이터; 및 루프 선택 오실레이터의 출력에 따라 펌핑하여 내부 전압을 생성하는 차지 펌프를 포함한다.
내부 전압, 레벨 디텍터, 오실레이터, 차지 펌프, 주기

Description

내부 전압 생성 회로{Internal Voltage Generating Circuit}
도 1은 종래 기술에 따른 내부 전압 생성 회로의 블록도,
도 2는 본 발명에 따른 내부 전압 생성 회로의 블록도,
도 3은 도 2에 도시한 루프 선택 오실레이터의 일 실시예를 나타낸 블록도,
도 4는 도 2에 도시한 루프 선택 오실레이터의 다른 실시예를 나타낸 블록도,
도 5는 도 3에 도시한 루프 선택 오실레이터의 상세 회로도,
도 6은 도 4에 도시한 루프 선택 오실레이터의 상세 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 레벨 디텍터 200 : 오실레이터
300 : 차지 펌프 400 : 루프 선택 오실레이터
410 : 제1 루프 로직 게이트부 420 : 제2 루프 로직 게이트부
430 : 선택 로직 게이트부 440 : 구동부
450 : 오실레이터 출력 버퍼 500 : 공급 전압 레벨 디텍터
본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 내부 전압 발생 회로에 관한 것이다.
일반적으로, 내부 전압 발생 회로는 반도체 장치의 내부에 사용되는 내부 전압을 발생하는 회로로서, 공급 전압보다 높은 내부 전압을 생성하는 고전압 발생 회로, 접지 전압보다 낮은 내부 전압을 생성하는 백 바이어스 전압 발생 회로, 기준 전압을 생성하는 기준 전압 발생 회로등이 있다.
예컨대, 반도체 메모리 장치의 경우, 고전압 발생 회로는 워드 라인을 활성화하기 위하여 사용되며, 백 바이어스 전압 발생 회로에서 생성된 백 바이어스 전압은 피모스 트랜지스터가 형성되는 엔웰(N-well)에 인가되어 피모스 트랜지스터의 문턱 전압을 조절한다.
도 1은 종래 기술에 따른 내부 전압 생성 회로의 블록도이다.
도시된 것과 같이, 종래 기술에 따른 내부 전압 발생 회로는 상기 내부 전압(VINT)과 기준 전압(VREF)을 비교하여 그 비교 결과를 검출하는 레벨 디텍터(100), 상기 레벨 디텍터(100)의 출력 신호에 응답하여 펄스 신호를 출력하는 오실레이터(200)및 상기 오실레이터(200)로부터 펄스 신호가 인가되는 경우 펌핑 동작에 의하여 상기 내부 전압(VINT)을 펌핑하는 차지 펌프(300)로 구성된다.
동작에 있어서, 상기 차지 펌프(300)에서 출력되는 상기 내부 전압(VINT)이 목표치에 도달할 때까지 상기 차지 펌프(300)는 계속 펌핑 동작을 수행한다. 따라서, 상기 내부 전압(VINT)이 목표치에 도달한 후에는 펌핑 동작을 중지하고 그때까지의 상기 내부 전압(VINT)을 유지하게 된다.
종래의 경우, 내부 전압 발생 회로를 구동하는 공급 전압(VDD)이 낮은 경우 상기 오실레이터(200)내의 소자들에 공급되는 전류량이 작아 상기 오실레이터(200)의 출력 신호의 주기가 느려지게 된다. 이로 인해 상기 오실레이터(200)의 출력 신호는 상기 차지 펌프(300)에 공급되어 안정된 상기 내부 전압(VINT)을 생성하기 어렵다는 문제점이 있었다.
특히. 최근들어 반도체 장치의 공급 전압(VDD)이 낮아짐에 따라 상기 공급 전압(VDD)의 불안정은 즉시 상기 내부 전압(VINT)의 불안정을 초래할 수 있다는 문제점이 있었다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 낮은 공급 전압에도 안정적인 내부 전압을 생성하는 내부 전압 생성 회로를 제공하는데 목적이 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 내부 전압 생성 회로는 내부 전압과 제1 기준 전압을 비교하여 제1 감지 신호를 출력하는 레벨 디텍터; 공급 전압과 제2 기준 전압을 비교하여 제2 감지 신호를 출력하는 공급 전압 디텍터; 상기 제1 감지 신호에 응답하여 오실레이션 동작을 수행하고, 상기 제2 감지 신호에 응답하여 상기 오실레이션 동작을 위한 제1 루프 경로 또는 제2 루프 경로를 선택하여 발진 신호를 출력하는 루프 선택 오실레이터; 및 상기 루프 선택 오실레이터의 출력에 따라 펌핑하여 상기 내부 전압을 생성하는 차지 펌프를 포함한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명에 따른 내부 전압 생성 회로의 블록도이다.
도시한 것과 같이, 본 발명에 따른 내부 전압 생성 회로는 레벨 디텍터(100), 루프 선택 오실레이터(400), 차지 펌프(300) 및 공급 전압 디텍터(500)로 구성된다.
본 발명에 따른 내부 전압 생성 회로에서 출력하는 내부 전압은 모든 내부 전압에 적용이 가능하므로 그 중에서 네거티브 전압(VNDS)을 생성하는 내부 전압 생성 회로를 예시로 하여 이하 설명하겠다.
상기 레벨 디텍터(100)는 상기 차지 펌프(300)에서 생성되어 피드백된 내부 전압(VNDS)과 제1 기준 전압(VREF1)을 비교하여 제1 감지 신호(VNDS_ENB)를 출력한다. 즉, 상기 레벨 디텍터(100)는 상기 제1 기준 전압(VREF1)과 상기 내부 전압(VNDS)을 비교하여 상기 제1 기준 전압(VREF1)에 비해 상기 내부 전압(VNDS)이 높으면 상기 루프 선택 오실레이터(400)를 구동시키는 인에이블 신호를 출력하여 상기 루프 선택 오실레이터(400)와 상기 차지 펌프(300)가 구동됨으로써 상기 내부 전압(VNDS)은 목표치에 도달한다.
상기 공급 전압 디텍터(500)는 공급 전압(VDD)과 제2 기준 전압(VREF2)을 비교하여 제2 감지 신호(VDD_DET)를 출력한다. 상기 공급 전압(VDD)은 상기 내부 전압 생성 회로의 전원 전압으로 주로 외부에서 공급되는 전압이다. 종래 기술에서 문제점은 상기 공급 전압(VDD)이 낮은 경우에 발진 신호를 생성하는 오실레이 터(200) 및 차지 펌프(300)가 제대로 구동하지 못하여 불안정한 내부 전압(VNDS)을 생성하였다. 따라서, 본 발명은 상기 공급 전압(VDD)이 일정 전압 이상으로 높은 경우에는 종래의 경우와 같은 발진 주기를 갖는 오실레이터를 구동시키고, 상기 공급 전압(VDD)이 상기 일정 전압 이하인 경우는 다른 발진 주기를 갖는 오실레이터를 구동시키기 위한 것이다. 따라서, 상기 일정 전압 레벨 이상과 이하에 따라 그 결과를 다르게 출력하기 위해 상기 공급 전압 디텍터(500)를 사용하는 것이다. 즉, 상기 공급 전압 디텍터(500)는 상기 제2 기준 전압(VREF2)에 비해 상기 공급 전압(VDD)이 높은 경우와 낮은 경우에 로우 또는 하이 신호를 달리 출력한다.
그에 따라 상기 공급 전압(VDD)이 상기 제2 기준 전압(VREF2)에 비해 낮은 경우에 상기 루프 선택 오실레이터(400)내의 짧은 루프의 경로를 선택하므로 상기 루프 선택 오실레이터(400)에서 생성되는 발진 신호의 주기를 짧게 하여 상기 차지 펌프(300)에서 전압 생성을 빠르게 한다. 이로 인해, 상기 공급 전압(VDD)이 낮음으로 인해 발생하는 상기 루프 선택 오실레이터(400)의 주기가 느려짐을 보상할 수 있게 된다. 따라서, 본 발명은 종래 기술에 따른 내부 전압 생성 회로의 문제점인 상기 공급 전압(VDD)이 낮은 경우에 상기 오실레이터(200)에서 발생한 신호의 주기가 느려짐으로 인해 발생한 불안정한 내부 전압(VNDS)이 생성되는 문제가 해결된다.
상기 공급 전압 디텍터(500)는 일반적인 레벨 디텍터 회로로 구현할 수 있다. 상기 제2 기준 전압(VREF2)과 상기 공급 전압(VDD)이 입력되어 상기 제2 기준 전압(VREF2)에 비해 상기 공급 전압(VDD)이 높은 경우와 낮은 경우에 따라 하이 또 는 로우 레벨을 출력하게 된다.
상기 루프 선택 오실레이터(400)는 상기 제1 감지 신호(VNDS_ENB)에 응답하여 오실레이션 동작을 수행하고, 상기 제2 감지 신호(VDD_DET)에 응답하여 상기 오실레이션 동작을 위한 제1 루프 경로 또는 제2 루프 경로를 선택하여 발진 신호(OSC)를 출력한다. 상기 제2 루프 경로는 상기 제1 루프 경로에 비해 발진 신호 주기가 긴 것을 특징으로 한다. 상기 루프 선택 오실레이터(400)는 기본적으로 일반적인 링 오실레이터의 구조와 같으나, 상기 공급 전압 디텍터(500)의 출력 신호(VDD_DET)에 따라 그 발진 경로를 다르게 하는 구조인 점에서 다르다.
상기 차지 펌프(300)는 상기 루프 선택 오실레이터(400)의 출력에 따라 펌핑하여 상기 내부 전압(VNDS)을 생성한다. 상기 차지 펌프(300)는 일반적인 차지 펌프 회로로 구현할 수 있다.
도 3은 도 2에 도시한 루프 선택 오실레이터(400)의 일 실시예를 나타낸 블록도이다.
상기 루프 선택 오실레이터(400)는 제1 루프 로직 게이트부(410), 제2 루프 로직 게이트부(420) 및 선택 로직 게이트부(430)로 구성된다.
상기 제1 루프 로직 게이트부(410)는 상기 제1 루프와 상기 제2 루프를 공통으로 형성하는 로직 게이트로 구성하고 상기 레벨 디텍터(100)의 출력(VNDS_ENB)이 입력된다.
상기 레벨 디텍터(100)의 출력(VNDS_ENB)에 따라 상기 제1 루프 또는 상기 제2 루프에서 오실레이션을 수행 또는 중지한다. 상기 공급 전압(VDD)이 상기 제2 기준 전압(VREF2)에 비해 낮은 경우 상기 공급 전압 디텍터(500)의 출력(VDD_DET)에 따라 상기 제1 루프가 구동되어 짧은 발진 주기를 갖는 신호를 출력한다.
상기 제2 루프 로직 게이트부(420)는 상기 제2 루프만을 형성하는 로직 게이트로 구성된다. 즉, 상기 제2 루프는 상기 제1 루프를 형성하는 로직 게이트들과 상기 제2 루프 로직 게이트부(420)를 구성하는 로직 게이트들에 의해 형성된다. 따라서, 상기 공급 전압(VDD)이 상기 제2 전압(VREF2)에 비해 높은 경우 상기 공급 전압 디텍터(500)의 출력(VDD_DET)에 따라 상기 제2 루프가 구동되어 긴 발진 주기를 갖는 신호를 출력한다.
상기 선택 로직 게이트부(430)는 상기 공급 전압 디텍터(500)의 출력(VDD_DET)이 입력되고, 그 출력에 따라 상기 제1 루프 또는 상기 제2 루프 경로를 선택한다. 상기 제1 루프 또는 상기 제2 루프가 오실레이션 동작이 수행되기 위해서는 홀수개의 로직게이트가 순차적으로 연결되어 최종단의 로직 게이트의 출력이 최선단의 로직 게이트의 입력으로 연결되어야 한다. 상기 선택 로직 게이트부(430)는 상기 제1 루프 또는 상기 제2 루프의 최종단의 로직 게이트를 최선단의 로직 게이트의 입력에 연결하는 기능을 한다. 상기 선택 로직 게이트부(430)의 구현은 도 5에 도시된 예와 같이, 상기 공급 전압 디텍터(500)의 출력(VDD_DET)에 따라 상기 선택 로직 게이트부(430)내의 로직 게이트가 입력 신호를 반전 시키거나 또는 그렇지 않거나 하는 기능을 하도록 구현할 수 있다.
도 4는 도 2에 도시한 루프 선택 오실레이터의 다른 실시예를 나타낸 블록도이다.
상기 구동부(440)는 제어 신호(TM)가 인에이블 되면, 상기 루프 선택 오실레이터(400)는 상기 제2 감지 신호(VDD_DET) 레벨에 따라 상기 제1 루프 경로 또는 상기 제2 루프 경로를 선택하여 동작한다. 상기 제어 신호(TM)가 디스에이블 되면 상기 제2 감지 신호(VDD_DET) 레벨에 관계없이 항상 상기 제2 루프 경로에 의해 동작한다. 상기 구동부(400)는 일반적인 회로를 구동시키기 위한 구동 회로로 구현할 수 있다.
도 5는 도 3에 도시한 루프 선택 오실레이터(400)의 상세 회로도이다.
상기 제1 루프 로직 게이트부(410)는 상기 선택 로직 게이트부(430)의 출력을 반전시키는 제1 인버터(IV1), 상기 레벨 디텍터(100)의 출력(VNDS_ENB)과 상기 제1 인버터(IV1)의 출력을 입력 받는 제1 노아 게이트(NOR1), 및 상기 제1 노아 게이트(NOR1)의 출력을 반전시키는 제2 인버터(IV2)로 구성된다.
상기 제2 루프 로직 게이트부(420)는 상기 제1 루프 로직 게이트부(410)의 출력을 반전시키는 인버터의 체인(IV3~IV8)으로 구성된다.
상기 선택 로직 게이트부(430)는 상기 제1 루프 로직 게이트(410)부의 출력과 상기 공급 전압 디텍터(500)의 출력(VDD_DET)을 입력 받는 제1 낸드 게이트(ND1), 상기 제2 루프 로직 게이트부(420)의 출력과 상기 공급 전압 디텍터(500)의 출력(VDD_DET)의 반전 신호를 입력 받는 제2 낸드 게이트(ND2), 및 상기 제1 낸드 게이트(ND1)와 상기 제2 낸드 게이트(ND2)의 출력을 입력 받아 상기 제1 루프 로직 게이트부(410)로 출력하는 제3 낸드 게이트(ND3)로 구성된다.
상기 오실레이터 출력 버퍼(450)는 상기 제2 인버터(IV2)의 출력을 반전시키 는 인버터의 체인(IV11~IV13)으로 구성된다. 상기 오실레이터 출력 버퍼(450)는 상기 제2 인버터(IV2)의 출력을 버퍼링한다. 상기 오실레이터 출력 버퍼(450)는 상기 제2 인버터(IV2)의 출력을 입력 받아 상기 차지 펌프(300)로 출력하고 있지만, 상기 제2 인버터(IV2)외에 상기 루프 선택 오실레이터(400)내의 인버터(IV1~IV8)나 상기 제1 노아 게이트(NOR1) 또는 상기 제3 낸드 게이트(ND3)의 출력을 입력 받아 상기 차지 펌프(300)로 출력하게 하는 구성 또한 가능한다.
도 5에 도시한 루프 선택 오실레이터(400)의 동작 원리는 다음과 같다.
상기 내부 전압(VNDS)이 상기 제1 기준 전압(VREF1)에 비해 낮으면 상기 레벨 디텍터(100)의 출력(VNDS_ENB)이 하이 레벨이므로 상기 제1 노아 게이트(NOR1)의 출력은 항상 로우 레벨이 되므로 오실레이션 동작을 수행하지 않는다.
상기 내부 전압(VNDS)이 상기 제1 기준 전압(VREF1)에 비해 높으면 상기 레벨 디텍터(100)의 출력(VNDS_ENB)이 로우이고 상기 제1 노아 게이트(NOR1)의 출력은 상기 제1 노아 게이트(NOR1)의 입력의 반전 신호이므로 상기 제1 노아 게이트(NOR1)는 상기 제1 인버터(IV1)의 출력을 반전시키는 로직 게이트로 기능을 한다. 따라서, 상기 루프 선택 오실레이터(400)는 로우와 하이를 반복하는 신호를 생성하게 된다.
상기 내부 전압(VNDS)이 상기 제1 기준 전압(VREF1)에 비해 높고, 상기 공급 전압(VDD)이 상기 제2 기준 전압(VREF2)에 비해 낮으면 상기 레벨 디텍터(100)의 출력(VNDS_ENB)이 로우이고, 상기 공급 전압 디텍터(500)의 출력(VDD_DET)이 하이 레벨이다. 따라서, 상기 선택 로직 게이트부(430)의 제2 낸드 게이트(ND2)의 출력 은 항상 하이 레벨이므로 상기 제2 루프는 오실레이션 동작을 수행하지 않고, 상기 제1 낸드 게이트(ND1)의 출력은 상기 제1 루프 로직 게이트부(410)의 출력에 따라 반전 신호를 출력하므로, 상기 제1 루프에 의해 오실레이션 동작을 수행한다. 상기 제1 루프에 의한 발진 신호는 상기 차지 펌프(300)에 입력되어 상기 내부 전압(VNDS)을 생성한다. 이로써, 상기 공급 전압(VDD)이 낮은 경우에 문제되었던 오실레이션에 의한 발진 주기가 길어짐으로 인해 불안정한 내부 전압(VNDS)이 발생한 문제점이 상기 제1 루프에 의해 오실레이션 동작을 수행함으로써 발진 주기의 길어짐을 보상할 수 있게 되어 안정적인 내부 전압(VNDS)을 생성할 수 있게 된다.
상기 내부 전압(VNDS)이 상기 제1 기준 전압(VREF1)에 비해 높고, 상기 공급 전압(VDD)이 상기 제2 기준 전압(VREF2)에 비해 높으면 상기 레벨 디텍터(100)의 출력이 로우이고, 상기 공급 전압 디텍터(500)의 출력이 로우 레벨이다. 따라서, 상기 제2 낸드 게이트(ND2)의 출력이 상기 제2 루프 로직 게이트부(420)의 출력의 반전 신호를 출력하므로 상기 제2 루프에 의해 오실레이션 동작을 수행한다. 이때, 상기 공급 전압 디텍터(500)의 출력(VDD_DET)이 입력 되는 상기 제1 낸드 게이트(ND1)의 출력은 항상 하이 레벨이므로 상기 제1 루프 경로에 의해서는 발진 신호가 생성되지 않는다.
이렇게 함으로써 상기 공급 전압 디텍터(500)의 출력에 따라 상기 제1 루프 또는 상기 제2 루프에 의해 선택적으로 오실레이션 동작을 수행함으로써, 상기 공급 전압(VDD)이 낮은 경우에는 로직 게이트수가 적은 상기 제1 루프에 의한 오실레이션 동작을 수행하여, 주기를 짧게 하여 낮은 공급 전압(VDD)에 의해 느려진 주기 를 보상할 수 있게 되고, 결국 상기 차지 펌프(300)에서 목표치의 내부 전압(VNDS)을 생성하게 된다.
도 6은 도 4에 도시한 루프 선택 오실레이터의 상세 회로도이다.
상기 구동부(440)는 상기 공급 전압 디텍터(500)의 출력(VDD_DET)과 제어 신호(TM)를 입력 받는 제4 낸드 게이트(ND4)와 상기 제4 낸드 게이트(ND4)의 반전 신호를 출력하는 제10 인버터(IV10)로 구성한다. 따라서, 상기 제어 신호(TM)가 로우인 경우 상기 공급 전압 디텍터(500)의 출력(VDD_DET)에 관계없이 상기 구동부(440)의 출력은 항상 로우 레벨이다. 따라서, 상기 루프 선택 오실레이터(400)는 상기 공급 전압 디텍터(500)의 출력에 관계없이 항상 상기 제2 루프 경로에 의해 발진 신호(OSC)를 출력한다. 상기 제어 신호(TM)가 하이인 경우 상기 공급 전압 디텍터(500)의 출력(VDD_DET)에 따라 상기 구동부(440)의 출력 레벨이 결정되고 상기 루프 선택 오실레이터(400)는 이에 따라 상기 제1 루프 또는 상기 제2 루프 경로에 의해 발진 신호(OSC)를 출력한다.
상기 제1 루프 로직 게이트부(410), 상기 제2 루프 로직 게이트부(420), 상기 오실레이터 출력 버퍼(450) 및 상기 선택 로직 게이트부(430)는 도 5 에 도시한 것과 같다.
도 6에 의한 루프 선택 오실레이터(400)를 포함하는 도 2의 내부 전압 생성 회로의 동작 원리를 설명하면 다음과 같다.
상기 제어 신호(TM)가 하이가 되면 상기 루프 선택 오실레이터(400)가 구동하게 되고, 상기 내부 전압(VNDS)이 목표치에 도달하지 못한 경우 상기 레벨 디텍 터(100)의 출력이 로우이고, 상기 공급 전압(VDD)이 상기 제2 기준 전압(VREF2)에 비해 높으면 상기 공급 전압 디텍터(500)의 출력은 하이이고, 이에 의해 상기 선택 로직 게이트부(430)의 상기 제1 낸드 게이트(ND1)의 출력이 로우가 되고, 상기 제1 루프 경로에 의해 오실레이션 동작을 수행하게 된다.
또한 상기 공급 전압(VDD)이 상기 제2 기준 전압(VREF2)에 비해 낮으면 상기 공급 전압 디텍터(500)의 출력은 로우이고, 이에 의해 상기 선택 로직 게이트부(430)의 상기 제2 낸드 게이트(ND2)의 출력이 로우가 되고 이에 의해 상기 제2 루프 경로에 의해 오실레이션 동작을 수행하게 된다. 따라서, 상기 루프 선택 오실레이터(400)의 출력이 상기 차지 펌프(300)에 입력되어 상기 차지 펌프(300)가 구동하여 상기 내부 전압(VNDS)을 낮추어 상기 내부 전압(VNDS)의 목표치까지 상기 차지 펌프(300)의 출력이 상기 레벨 디텍터(100)로 입력되게 된다.
만약 상기 내부 전압(VNDS)이 목표치에 도달한 경우이면 상기 레벨 디텍터(100)의 출력이 하이 레벨이므로, 상기 루프 선택 오실레이터(400)는 오실레이션 동작을 수행하지 않고, 그 후 상기 차지 펌프(300) 또한 동작 하지 않게 된다.
본 발명에서는 상기 공급 전압 디텍터(500)에서 상기 제2 기준 전압(VREF2)을 기준으로 상기 공급 전압(VDD)이 높고 낮음에 따라 제1 루프와 제2 루프 경로를 달리하였지만, 이를 확장하여 제3,제4 기준 전압에 따라 제3 루프 경로, 제4 루프 경로를 추가할 수 있을 것이다. 그에 따라 상기 공급 전압(VDD)의 레벨에 따라 오실레이터의 주기를 달리하여 면적 및 내부 전압 안정성, 구동력 등에서 최적화한 오실레이터를 구현 할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 내부 전압 생성 회로는 공급 전원이 로우 레벨인 경우에 발생되는 구동력로 인한 오실레이션 주기가 느려짐으로 인해 불안정한 내부 전압 생성했던 점을 해결하여 낮은 공급 전원에도 안정적면서도 공급 전원이 높은 경우와 같은 시간내에 내부 전압을 생성하는 효과가 있다.

Claims (8)

  1. 내부 전압과 제1 기준 전압을 비교하여 제1 감지 신호를 출력하는 레벨 디텍터;
    공급 전압과 제2 기준 전압을 비교하여 제2 감지 신호를 출력하는 공급 전압 디텍터;
    상기 제1 감지 신호에 응답하여 오실레이션 동작을 수행하고, 상기 제2 감지 신호에 응답하여 상기 오실레이션 동작을 위한 제1 루프 경로 또는 제2 루프 경로를 선택하여 발진 신호를 출력하는 루프 선택 오실레이터; 및
    상기 루프 선택 오실레이터의 출력에 따라 펌핑하여 상기 내부 전압을 생성하는 차지 펌프를 포함하는 내부 전압 생성 회로.
  2. 제 1 항에 있어서,
    상기 루프 선택 오실레이터는,
    상기 제1 루프 경로의 발진 주기는 상기 제2 루프 경로의 발진 주기에 비해 짧은 것을 특징으로 하는 내부 전압 생성 회로.
  3. 제 2 항에 있어서,
    상기 루프 선택 오실레이터는,
    상기 공급 전압이 상기 제2 기준 전압에 비해 높으면 상기 제2 루프 경로에 의해 오실레이션 동작을 수행하고, 상기 공급 전압이 상기 제2 기준 전압에 비해 낮으면 상기 제1 루프 경로에 의해 오실레이션 동작을 수행하는 것을 특징으로 하는 내부 전압 생성 회로.
  4. 제 3 항에 있어서,
    상기 루프 선택 오실레이터는,
    상기 제1 감지 신호가 입력되고 상기 제1 루프와 상기 제2 루프를 공통으로 형성하는 로직 게이트로 구성된 제1 루프 로직 게이트부;
    상기 제2 루프만을 형성하는 로직 게이트로 구성된 제2 루프 로직 게이트부; 및
    상기 제2 감지 신호가 입력되고, 그 출력에 따라 상기 제1 루프 또는 상기 제2 루프 경로를 선택하는 선택 로직 게이트부로 구성된 것을 특징으로 하는 내부 전압 생성 회로.
  5. 제 4 항에 있어서,
    상기 루프 선택 오실레이터는,
    제어 신호에 따라 상기 제1 루프 또는 상기 제2 루프를 선택하는 동작을 수행하는 구동부를 더 포함하는 내부 전압 생성 회로.
  6. 제 4 항에 있어서,
    상기 제1 루프 로직 게이트부는,
    상기 선택 로직 게이트부의 출력을 반전시키는 제1 인버터;
    상기 제1 감지 신호와 상기 제1 인버터의 출력을 입력 받는 노아 게이트; 및
    상기 노아 게이트의 출력을 반전시켜 상기 선택 로직 게이트부로 입력하는 제2 인버터로 구성된 것을 특징으로 하는 내부 전압 생성 회로.
  7. 제 4 항에 있어서,
    상기 제2 루프 로직 게이트는,
    상기 제1 루프 로직 게이트부의 출력을 반전시키는 인버터의 체인으로 그 출력을 상기 선택 로직 게이트부에 입력하는 것을 특징으로 하는 내부 전압 생성 회로.
  8. 제 4 항에 있어서,
    상기 선택 로직 게이트부는,
    상기 제1 루프 로직 게이트부의 출력과 상기 제2 감지 신호를 입력 받는 제1 낸드 게이트;
    상기 제2 루프 로직 게이트부의 출력과 상기 제2 감지 신호의 반전 신호를 입력 받는 제2 낸드 게이트; 및
    상기 제1 낸드 게이트와 상기 제2 낸드 게이트의 출력을 입력 받아 상기 제1 루프 로직 게이트부로 출력하는 제3 낸드 게이트로 구성된 것을 특징으로 하는 내 부 전압 생성 회로.
KR1020070003434A 2007-01-11 2007-01-11 내부 전압 생성 회로 KR100803371B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070003434A KR100803371B1 (ko) 2007-01-11 2007-01-11 내부 전압 생성 회로
US11/826,501 US7573318B2 (en) 2007-01-11 2007-07-16 Internal voltage generating circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070003434A KR100803371B1 (ko) 2007-01-11 2007-01-11 내부 전압 생성 회로

Publications (1)

Publication Number Publication Date
KR100803371B1 true KR100803371B1 (ko) 2008-02-13

Family

ID=39343249

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070003434A KR100803371B1 (ko) 2007-01-11 2007-01-11 내부 전압 생성 회로

Country Status (2)

Country Link
US (1) US7573318B2 (ko)
KR (1) KR100803371B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101145792B1 (ko) * 2010-03-29 2012-05-16 에스케이하이닉스 주식회사 내부전압 생성회로
KR102731056B1 (ko) * 2019-04-25 2024-11-15 삼성전자주식회사 출력 전압의 발진을 검출하는 전력 변환기
EP3826183B1 (en) * 2019-11-21 2023-06-21 Murata Manufacturing Co., Ltd. A charge-pump circuitry and a method for high voltage generation with improved psrr

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950015744A (ko) * 1993-11-09 1995-06-17 김광호 반도체 집적회로의 고전압 발생회로
US6157267A (en) 1998-01-20 2000-12-05 Fujitsu Limited Variable frequency multiple loop ring oscillator
KR20040005235A (ko) * 2002-07-09 2004-01-16 주식회사 하이닉스반도체 펌프 회로
KR20040067016A (ko) * 2003-01-21 2004-07-30 주식회사 하이닉스반도체 멀티 루프 오실레이터

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950001574B1 (ko) 1992-02-29 1995-02-25 삼성전자주식회사 케이블 텔레비젼에서의 hrc 모드 수신시간 단축방법
US5889440A (en) * 1997-01-15 1999-03-30 Programmable Microelectronics Corp. Adaptive frequency compensation technique
KR100284296B1 (ko) * 1999-04-13 2001-03-02 김영환 내부전원 발생회로
US6522193B2 (en) * 2000-12-19 2003-02-18 Hynix Semiconductor Inc. Internal voltage generator for semiconductor memory device
KR100460459B1 (ko) * 2002-07-30 2004-12-08 삼성전자주식회사 향상된 테스트 모드를 갖는 반도체 메모리 장치
KR100596869B1 (ko) * 2003-02-10 2006-07-04 주식회사 하이닉스반도체 특성 조절 장치를 구비한 반도체 장치의 내부전압 발생장치
US7126404B1 (en) * 2004-01-20 2006-10-24 Marvell Semiconductor Israel Ltd. High resolution digital delay circuit for PLL and DLL
KR100728950B1 (ko) * 2004-03-11 2007-06-15 주식회사 하이닉스반도체 내부전압 발생장치
KR100753078B1 (ko) * 2004-12-28 2007-08-31 주식회사 하이닉스반도체 반도체 메모리 소자의 내부전압 발생기
US7266474B2 (en) * 2005-08-31 2007-09-04 International Business Machines Corporation Ring oscillator structure and method of separating random and systematic tolerance values
US7224207B2 (en) * 2005-09-20 2007-05-29 Taiwan Semiconductor Manufacturing Co. Charge pump system with smooth voltage output
US7710193B2 (en) * 2005-09-29 2010-05-04 Hynix Semiconductor, Inc. High voltage generator and word line driving high voltage generator of memory device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950015744A (ko) * 1993-11-09 1995-06-17 김광호 반도체 집적회로의 고전압 발생회로
US6157267A (en) 1998-01-20 2000-12-05 Fujitsu Limited Variable frequency multiple loop ring oscillator
KR20040005235A (ko) * 2002-07-09 2004-01-16 주식회사 하이닉스반도체 펌프 회로
KR20040067016A (ko) * 2003-01-21 2004-07-30 주식회사 하이닉스반도체 멀티 루프 오실레이터

Also Published As

Publication number Publication date
US7573318B2 (en) 2009-08-11
US20080169865A1 (en) 2008-07-17

Similar Documents

Publication Publication Date Title
US7477097B2 (en) Internal voltage generating circuit
KR100432890B1 (ko) 안정적으로 승압 전압을 발생하는 승압 전압 발생 회로 및그 승압 전압 제어 방법
US20100176873A1 (en) Internal voltage generator for semiconductor integrated circuit capable of compensating for change in voltage level
US7982530B2 (en) Internal voltage generating apparatus and method for controlling the same
CN107919144B (zh) 电源电路以及半导体存储装置
KR100915816B1 (ko) 내부 전압 생성 회로
JP2009065633A (ja) 半導体装置及びその駆動方法
TWI533326B (zh) 半導體記憶體裝置之延遲鎖定迴路電路
US7772916B2 (en) Internal voltage generator of semiconductor device and method for generating internal voltage
KR100803371B1 (ko) 내부 전압 생성 회로
US7245176B2 (en) Apparatus for generating internal voltage in test mode and its method
US7167060B2 (en) Oscillation circuits including latches for integrated circuit devices and related methods
JP2011138597A (ja) フューズ回路及びその制御方法
CN104242606B (zh) 半导体器件
KR20070030092A (ko) 반도체 집적회로 및 그 내부전압 제어방법
GB2373865A (en) High voltage detector
KR100992007B1 (ko) 반도체 메모리 장치의 내부 전압 생성 회로
KR100897295B1 (ko) 반도체 메모리 장치의 벌크 바이어스 전압 생성 회로
KR100911202B1 (ko) 내부 전압 생성 회로 및 내부 전압 생성 방법
KR100904480B1 (ko) 반도체 메모리 소자
KR20100088922A (ko) 반도체 소자의 오실레이터 회로 및 이를 포함하는 고전압 발생회로
KR20100078223A (ko) 반도체 메모리 장치의 음 전압 감지 회로
JPH09245478A (ja) 基板バイアス発生回路
KR100958799B1 (ko) 내부 전압 생성회로와 그의 구동 방법
KR101159680B1 (ko) 반도체 장치의 내부 전압 생성 회로

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20070111

PA0201 Request for examination
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20080128

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20080204

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20080205

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20110126

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20120126

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20120126

Start annual number: 5

End annual number: 5

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee