TWI533326B - 半導體記憶體裝置之延遲鎖定迴路電路 - Google Patents

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Description

半導體記憶體裝置之延遲鎖定迴路電路
本發明之多種具體實施例係關於半導體積體電路，尤指一種半導體記憶體裝置之延遲鎖定迴路(DLL,Delay locked loop)電路。
一般而言，一同步半導體記憶體裝置藉由接收自外部輸入的時脈來運作。當半導體記憶體裝置之內部電路藉由接收時脈來運作時，該時脈中發生延遲。例如，延遲可能發生在一輸入時脈緩衝器、一線工作、一資料輸出緩衝器、及其它的電路與該時脈通過的線當中(例如邏輯電路)。這種延遲可能造成由外部輸入的時脈與內部使用的時脈之間的相位差。
DLL電路校正該半導體記憶體裝置之內部延遲量，所以由該半導體記憶體裝置外部輸入的時脈與自該半導體記憶體裝置輸出的信號具有相同的相位。
這種DLL電路為一種時脈產生裝置，其用於補償一外部時脈與資料之間，或是一外部時脈與一內部時脈之間的偏斜，並用於同步半導體記憶體裝置中。
當半導體記憶體裝置以低功率消耗之高速運作時，即存在著對降低DLL電路所消耗的功率之需要。應瞭解本發明某些態樣並不一定排除上述所有問題或缺點。
為了達成這些優點並根據本發明之目的，如此處所示之具體實施與廣泛說明，本發明的一態樣可提供一種延遲鎖定迴路電路，其包含：一輸入校正單元，其配置成基於一工作控制信號校正一輸入時脈的工作比，並產生一基準時脈；一延遲線，其配置成延遲該基準時脈一延遲時間，並產生一延遲鎖定時脈；一輸出校正單元，其配置成基於該工作控制信號校正該延遲鎖定時脈的工作比，並產生一校正的時脈；以及一控制信號產生單元，其配置成當一校正啟動信號被致能時產生該工作控制信號。
在本發明另一示例性態樣中，一半導體記憶體裝置之延遲鎖定迴路電路可包含：一延遲鎖定時脈產生區塊，其配置成偵測一基準時脈與一反饋時脈之間的相位差，延遲該基準時脈一延遲線的延遲值，並產生一延遲鎖定時脈；一校正控制區塊，其配置成回應於一工作控制信號而校正該延遲鎖定時脈，輸出該校正的延遲鎖定時脈做為該校正的時脈，並藉由偵測該校正的時脈之工作比而產生該工作控制信號；以及一啟動控制單元，其配置成當該基準時脈與該反饋時脈之間的相位差在一預設相位差範圍內時，停用該校正控制區塊。
本發明之額外目的與好處的部分將在以下的說明中提出，而部份亦可由說明當中瞭解，或可由實施本發明而得知。本發明的目的與好處將藉由在附屬申請專利範圍中特定指出的元件及組合而瞭解與達成。
現在將對符合本揭示內容之示例性具體實施例進行詳細參照，其示例皆例示於附屬圖式當中。只要可能的話，相同的參考編號將於所有圖式中用於指稱相同或其類似的元件。
第1圖例示根據本發明一示例性具體實施例之半導體記憶體裝置的DLL電路之組態。DLL電路可包括一時脈輸入緩衝器10、一輸入工作週期校正單元20、一延遲線30、一輸出工作週期校正單元40、一複製品50、一延遲線控制單元60、一工作偵測單元70、一工作控制信號產生單元80與一工作週期校正啟動控制單元90。
時脈輸入緩衝器10配置成緩衝一外部時脈CLK_ext，並產生一輸入時脈CLK_in。
輸入工作週期校正單元20配置成根據一工作控制信號ctrl_DCC校正該輸入時脈CLK_in之工作比，並產生一基準時脈CLK_ref。
延遲線30配置成基於一延遲控制信號ctrl_delay藉由延遲該基準時脈CLK_ref一延遲時間而產生一延遲鎖定時脈DLL_CLK，並回應於一鎖定致能信號lock_en而鎖定該延遲時間。
輸出工作週期校正單元40配置成基於該工作控制信號ctrl_DCC校正該延遲鎖定時脈DLL_CLK之工作比，並產生一校正的時脈DCC_CLK。
複製品50配置成延遲該延遲鎖定時脈DLL_CLK一預定的延遲時間，並輸出一反饋時脈FB_CLK。
延遲線控制單元60配置成比較該反饋時脈FB_CLK與該基準時脈CLK_ref的相位，並產生該延遲控制信號ctrl_delay與該鎖定致能信號lock_en。延遲線控制單元60當該基準時脈CLK_ref與該反饋時脈FB_CLK之間的相位差在一預定的相位差範圍內時，致能該鎖定致能信號lock_en。
工作偵測單元70配置成當一工作週期校正啟動信號DCC_en被致能時偵測該校正的時脈DCC_CLK之工作比，並產生一工作偵測信號DCC_det。
工作控制信號產生單元80配置成當該工作週期校正啟動信號DCC_en被致能時回應於該工作偵測信號DCC_det而產生該工作控制信號ctrl_DCC。
工作週期校正啟動控制單元90配置成回應於該鎖定致能信號lock_en與該工作偵測信號DCC_det而產生該工作週期校正啟動信號DCC_en。例如，工作週期校正啟動控制單元90當該工作偵測信號DCC_det之電壓位準在該鎖定致能信號lock_en被致能之後改變時(例如由一高位準到一低位準，或由一低位準到一高位準)，去能該工作週期校正啟動信號DCC_en。工作週期校正啟動控制單元90當該鎖定致能信號lock_en被去能時，致能該工作週期校正啟動信號DCC_en。
更特定而言，工作週期校正啟動控制單元90比較該工作偵測信號DCC_det在兩個不同時機下之位準：(1)當該輸入時脈CLK_in在該鎖定致能信號lock_en被致能之後第一次轉換時；以及(2)當該輸入時脈CLK_in第二次轉換時。然後工作週期校正啟動控制單元90基於該等比較結果，產生該工作週期校正啟動信號DCC_en。
延遲線30、複製品50與延遲線控制單元60可構成一延遲鎖定時脈產生區塊100。延遲鎖定時脈產生區塊100偵測該基準時脈CLK_ref與該反饋時脈FB_CLK之間的相位差，決定延遲線30之延遲值(或時間)，延遲該基準時脈CLK_ref延遲線30的延遲值，並產生該延遲鎖定時脈DLL_CLK。
延遲線30可包括一粗略延遲線(未示出)及一精細延遲線(未示出)，且該鎖定致能信號lock_en係可為一種用於鎖定該粗略延遲線的延遲時間(或數值)之信號。
雖然該延遲控制信號ctrl_delay為了方便解釋的緣故而被描述為一信號，應注意的是該延遲控制信號ctrl_delay做為用於決定延遲線30之延遲時間的信號，其可包含複數信號用於個別地控制該粗略延遲線與該精細延遲線之延遲時間。
輸入工作週期校正單元20、輸出工作週期校正單元40、工作偵測單元70與工作控制信號產生單元80可構成一工作週期校正控制區塊110。工作週期校正控制區塊110可藉由偵測該校正的時脈DCC_CLK之工作比而產生該工作控制信號ctrl_DCC，回應於該工作控制信號ctrl_DCC而校正該延遲鎖定時脈DLL_CLK之工作比，並輸出其已校正工作比的該延遲鎖定時脈DLL_CLK做為該校正的時脈DCC_CLK。
雖然該校正控制信號ctrl_DCC為了方便解釋的緣故而描述為一信號，應注意的是該校正控制信號ctrl_DCC做為用於校正該輸入時脈CLK_in與該延遲鎖定時脈DLL_CLK之工作比之一控制信號，其可包含複數信號用於個別地控制輸入工作週期校正單元20與輸出工作週期校正單元40。
第2圖例示第1圖所示之工作週期校正啟動控制單元90之示例性組態。如圖所示，工作週期校正啟動控制單元90包括一工作偵測信號轉換感測區段91與一工作週期校正啟動辨別區段92。
工作偵測信號轉換感測區段91配置成藉由當該輸入時脈CLK_in在該鎖定致能信號lock_en被致能之後第一次轉換至一低位準時閂鎖該工作偵測信號DCC_det而產生一第一閂鎖信號latch_signal1，並藉由當該輸入時脈CLK_in第二次轉換至該低位準時閂鎖該工作偵測信號DCC_det而產生一第二閂鎖信號latch_signal2。
工作偵測信號轉換感測區段91當該鎖定致能信號lock_en被去能時，產生相同位準的該等第一閂鎖信號latch_signal1與第二閂鎖信號latch_signal2，而與該輸入時脈CLK_in無關。例如，工作偵測信號轉換感測區段91當該鎖定致能信號lock_en被去能時，產生具有與該工作偵測信號DCC_det為相同電壓位準的該等第一閂鎖信號latch_signal1與第二閂鎖信號latch_signal2。
工作週期校正啟動辨別區段92配置成當該第一閂鎖信號latch_signal1與該第二閂鎖信號latch_signal2之位準相同時，致能該工作週期校正啟動信號DCC_en，且在當該第一閂鎖信號latch_signal1與該第二閂鎖信號latch-signal2之位準彼此不同時，去能該工作週期校正啟動信號DCC_en。
第3圖例示第2圖所示之工作偵測信號轉換感測區段91的示例性組態。如圖所示，工作偵測信號轉換感測區段91可包括一轉換控制信號產生階段91-1、一第一閂鎖控制階段91-2、一第二閂鎖控制階段91-3與一第三閂鎖控制階段91-4。
轉換控制信號產生階段91-1配置成當該鎖定致能信號lock_en被致能時輸出該輸入時脈CLK_in做為一轉換控制信號trans_ctrl，且當該鎖定致能信號lock_en被去能時鎖定該轉換控制信號trans_ctrl於一低位準。
轉換控制信號產生階段91-1包括一第一NAND閘極ND11與一第一反向器IV11。該第一NAND閘極ND11接收該鎖定致能信號lock_en與該輸入時脈CLK_in。該第一反向器IV11倒轉該第一NAND閘極ND11之輸出信號，並輸出該轉換控制信號trans_ctrl。該第一NAND閘極ND11之輸出信號即做為一倒轉的轉換控制信號trans_ctrlb。
第一閂鎖控制階段91-2配置成接收並閂鎖該工作偵測信號DCC_det，且當該轉換控制信號trans_ctrl具有低位準時產生該第一閂鎖信號latch_signal1。
第一閂鎖控制階段91-2可包括一第一開關91-2-1與一第一閂鎖部91-2-2。
第一開關91-2-1配置成當該轉換控制信號trans_ctrl具有該低位準時被開啟，並轉換該工作偵測信號DCC_det。
第一開關91-2-1可包括一第一通過閘極PG11。該第一通過閘極PG11具有接收該轉換控制信號trans_ctrl之一第一控制終端、接收該倒轉的轉換控制信號trans_ctrlb之一第二控制終端、及接收該工作偵測信號DCC_det之一輸入終端。
該第一閂鎖部91-2-2閂鎖第一開關91-2-1的輸出信號，並輸出該第一閂鎖信號latch_signal1。第一閂鎖部91-2-2可包括第二反向器IV12到第四反向器IV14。第二反向器IV12具有該第一通過閘極PG11之輸出終端所耦合的一輸入終端。第三反向器IV13具有耦合至第二反向器IV12之輸出終端的一輸入終端，及耦合至第二反向器IV12之輸入終端的一輸出終端。第四反向器IV14倒反第二反向器IV12之輸出信號，並輸出該第一閂鎖信號latch_signal1。
第二閂鎖控制階段91-3配置成當該轉換控制信號trans_ctrl具有一高位準時接收並閂鎖該第一閂鎖信號latch_signal1，或當該鎖定致能信號lock_en被去能時接收並閂鎖該第一閂鎖信號latch_signal1。
第二閂鎖控制階段91-3可包括第二開關91-3-1與第三開關91-3-2及一第二閂鎖部91-3-3。
第二開關91-3-1可配置成當該轉換控制信號trans_ctrl具有該高位準時被開啟，並轉換該第一閂鎖信號latch_signal1。第二開關91-3-1可包括一第二通過閘極PG12。第二通過閘極PG12具有接收該轉換控制信號trans_ctrl之一第一控制終端、接收該倒轉的轉換控制信號trans_ctrlb之一第二控制終端、及接收該第一閂鎖信號latch_signal1之一輸入終端。
第三開關91-3-2可包括一第三通過閘極PG13與一第五反向器IV15。第五反向器IV15接收該鎖定致能信號lock_en。第三通過閘極PG13具有接收該鎖定致能信號lock_en之一第一控制終端、接收第五反向器IV15之輸出信號的一第二控制終端、及接收該第一閂鎖信號latch_signal1之一輸入終端。
第二閂鎖部91-3-3接收並閂鎖第二通過閘極PG12之輸出終端與第三通過閘極PG13之輸出終端共同耦合的一節點之信號。第二閂鎖部91-3-3可包括第六反向器IV16與第七反向器IV17。第六反向器IV16具有共同耦合於第二通過閘極PG12與第三通過閘極PG13之該等輸出終端的節點所耦合的一輸入終端。第七反向器IV17具有第六反向器IV16之輸出終端所耦合的一輸入終端，及耦合至第六反向器IV16之輸入終端的一輸出終端。
第三閂鎖控制階段91-4配置成當該轉換控制信號trans_ctrl具有該低位準時接收並閂鎖第二閂鎖控制階段91-3的輸出信號，並輸出該第二閂鎖信號latch_signal2。第三閂鎖控制階段91-4可包括一第四開關91-4-1與一第三閂鎖部91-4-2。
第四開關91-4-1可配置成當該轉換控制信號trans_ctrl具有該低位準時被開啟，並轉換第二閂鎖控制階段91-3的輸出信號。第四開關91-4-1可包括一第四通過閘極PG14。第四通過閘極PG14具有接收該轉換控制信號trans_ctrl之一第一控制終端、接收該倒轉的轉換控制信號trans_ctrlb之一第二控制終端、及接收該第二閂鎖部91-3-3的輸出信號之一輸入終端。
第三閂鎖部91-4-2閂鎖第四開關91-4-1的輸出信號，並輸出該第二閂鎖信號latch-signal2。第三閂鎖部91-4-2可包括第八反向器IV18與第九反向器IV19。第八反向器IV18經由其輸入終端接收第四開關91-4-1的輸出信號，並輸出該第二閂鎖信號latch_signal2。第九反向器IV19具有第八反向器IV18之輸出終端所耦合的一輸入終端，及耦合至第八反向器IV18之輸入終端的一輸出終端。
第4圖例示第2圖所示之工作週期校正啟動辨別區段92之示例性組態。如第4圖所示，工作週期校正啟動辨別區段92可包括一第一信號比較階段92-1、一第二信號比較階段92-2及一信號組合階段92-3。
第一信號比較階段92-1配置成當該等第一閂鎖信號latch-signal1與第二閂鎖信號latch-signal2皆具有高位準時，致能一第一比較信號com1。
第一信號比較階段92-1可包括第十反向器IV21與第十一反向器IV22及一第二NAND閘極ND21。第十反向器IV21接收該第一閂鎖信號latch_signal1。第十一反向器IV22接收該第二閂鎖信號latch_signal2。第二NAND閘極ND21接收第十反向器IV21與第十一反向器IV22之該等輸出信號，並輸出該第一比較信號com1。
第二信號比較階段92-2配置成當該等第一閂鎖信號latch_signal1與第二閂鎖信號latch_signal2皆具有低位準時，致能一第二比較信號com2。
第二信號比較階段92-2可包括一第三NAND閘極ND22。第三NAND閘極ND22接收該等第一閂鎖信號latch_signal1與第二閂鎖信號latch_signal2，並輸出該第二比較信號com2。
信號組合階段92-3配置成當該第一比較信號com1與該第二比較信號com2其中之一被致能時致能該工作週期校正啟動信號DCC_en，且當該第一比較信號com1與該第二比較信號com2皆被去能時去能該工作週期校正啟動信號DCC_en。
信號組合階段92-3可包括一第四NAND閘極ND23。第四NAND閘極ND23接收第一比較信號com1與第二比較信號com2，並輸出該工作週期校正啟動信號DCC_en。
第5圖例示第1圖所示之工作偵測單元70之示例性組態。如所示，工作偵測單元70可包括一第一驅動電壓輸出區段70-1與一工作偵測器70-2。該第一驅動電壓輸出區段配置成當該工作週期校正啟動信號DCC_en被致能時輸出一外部電壓VDD做為一第一驅動電壓V_drv1。工作偵測器70-2配置成接收該第一驅動電壓V_drv1、比較該校正的時脈DCC_CLK之高位準持續時間與該低位準持續時間，並產生該工作偵測信號DCC_det。
第一驅動電壓輸出區段70-1可包括一第十二反向器IV31與一第一電晶體P31。第十二反向器IV31接收該工作週期校正啟動信號DCC_en。第一電晶體P31具有接收第十二反向器IV31之輸出信號的一閘極、接收該外部電壓VDD的一源極、與輸出該第一驅動電壓V_drv1的一汲極。
工作偵測器70-2可為本技術領域中已知的一工作比偵測電路。工作偵測器70-2偵測輸入到其中之時脈的工作比(例如該高位準持續時間與該低位準持續時間之間的大小比例)，並輸出一偵測結果做為其輸出信號。
在所揭示的具體實施例中，工作偵測器70-2接收該校正的時脈DCC_CLK。因此，工作偵測器70-2比較該校正的時脈DCC_CLK之高位準持續時間與低位準持續時間，並輸出一比較結果做為該工作偵測信號DCC_det。
雖然為了方便解釋的緣故將該工作偵測信號DCC_det描述為一信號，應注意的是該工作偵測信號DCC_det可包含複數信號。
工作偵測器70-2在當工作偵測器70-2藉由接收該第一驅動電壓V_drv1啟動時，可執行偵測該校正的時脈DCC_CLK之工作比的作業，並在當工作偵測器70-2藉由未接收該第一驅動電壓V_drv1而被停用時，可不執行偵測該校正的時脈DCC_CLK之工作比的作業。
第6圖例示第1圖所示之工作控制信號產生單元80之示例性組態。如第6圖所示，工作控制信號產生單元80可包括一第二驅動電壓輸出區段81、一工作控制信號產生器82與一第四閂鎖部83。
第二驅動電壓輸出區段81配置成當該工作週期校正啟動信號DCC_en被致能時，輸出該外部電壓VDD做為一第二驅動電壓V_drv2。
第二驅動電壓輸出區段81可包括一第十三反向器IV41與一第二電晶體P41。第十三反向器IV41接收該工作週期校正啟動信號DCC_en。第二電晶體P41具有接收第十三反向器IV41之輸出信號的一閘極、接收該外部電壓VDD的一源極、與輸出該第二驅動電壓V_drv2的一汲極。
工作控制信號產生器82輸出的資訊，其係關於根據藉由偵測在本技術領域中一般所知的一工作週期校正電路中一工作比所取得的資訊是否要增加或減少該時脈之高位準持續時間。工作控制信號產生器82輸出的資訊，其係關於根據該工作偵測信號DCC_det是否要增加或減少該校正的時脈DCC_CLK之高位準持續時間，做為一初步工作控制信號ctrl_DCCp。
當工作控制信號產生器82藉由接收第二驅動電壓V_drv2被啟動時，工作控制信號產生器82回應於該工作偵測信號DCC_det而產生該初步工作控制信號ctrl_DCCp。該初步工作控制信號ctrl_DCCp包括關於是否要增加或減少該校正的時脈DCC_CLK之指定的持續時間的資訊。
雖然為了方便解釋的緣故將該初步工作控制信號ctrl_DCCp描述為一信號，應注意的是該初步工作控制信號ctrl_DCCp可包含複數信號。
第四閂鎖部83配置成當該工作週期校正啟動信號DCC_en被致能時藉由閂鎖該初步工作控制信號ctrl_DCCp輸出該工作控制信號ctrl_DCC，且當該工作週期校正啟動信號DCC_en被去能時維持並輸出該閂鎖的工作控制信號ctrl_DCC，而無關於該初步工作控制信號ctrl_DCCp。如果該初步工作控制信號ctrl_DCCp為複數信號，所提供之第四閂鎖部83的數目與該初步工作控制信號ctrl_DCCp的信號數目相同。
第四閂鎖部83可包括第十四反向器IV42到第十七反向器IV45，及一第五通過閘極PG41。第十四反向器IV42接收該工作週期校正啟動信號DCC_en。第五通過閘極PG41具有接收第十四反向器IV42之輸出信號的一第一控制終端、接收該工作週期校正啟動信號DCC_en的一第二控制終端、及接收該初步工作控制信號ctrl_DCCp的一輸入終端。第十五反向器IV43具有第五通過閘極PG41之輸出終端所耦合的一輸入終端。第十六反向器IV44具有第十五反向器IV43之輸出終端所耦合的一輸入終端，及耦合至第十五反向器IV43之輸入終端的一輸出終端。第十七反向器IV45倒轉第十五反向器IV43的輸出信號，並輸出該工作控制信號ctrl_DCC。
以下將詳細說明符合本發明之多種態樣的一半導體記憶體裝置之DLL電路的一些示例性作業。
請參照第1圖，時脈輸入緩衝器10緩衝該外部時脈CLK_ext，並產生該輸入時脈CLK_in。輸入工作週期校正單元20回應於該工作控制信號ctrl_DCC而校正該輸入時脈CLK_in的工作比，並輸出該基準時脈CLK_ref。
延遲線30回應於該延遲控制信號ctrl_delay而改變其延遲時間。延遲線30根據該延遲控制信號ctrl_delay延遲該基準時脈CLK_ref該延遲時間，並產生該延遲鎖定時脈DLL_CLK。
複製品50延遲該延遲鎖定時脈DLL_CLK一預定的延遲時間，並產生該反饋時脈FB_CLK。
延遲線控制單元60偵測該基準時脈CLK_ref與該反饋時脈FB_CLK之間的相位差，並產生該延遲控制信號ctrl_delay。延遲線控制單元60當該基準時脈CLK_ref與該反饋時脈FB_CLK之間的相位差在一預定的相位差範圍內時，致能該鎖定致能信號lock_en。如果該鎖定致能信號lock_en被致能，延遲線30之延遲時間即被鎖定。
輸出工作週期校正單元40回應於該工作控制信號ctrl_DCC而校正該延遲鎖定時脈DLL_CLK之工作比，並產生該校正的時脈DCC_CLK。
工作偵測單元70在當該工作週期校正啟動信號DCC_en被致能時偵測該校正的時脈DCC_CLK之工作比，並產生該工作偵測信號DCC_det。該工作偵測信號DCC_det可為一種信號，該信號在當該校正的時脈DCC_CLK之高位準持續時間長於該校正的時脈DCC_CLK之低位準持續時間時會成為高位準，且在當該校正的時脈DCC_CLK之高位準持續時間短於該校正的時脈DCC_CLK之低位準持續時間時會成為低位準。
工作控制信號產生單元80在當該工作週期校正啟動信號DCC_en被致能時，回應於該工作偵測信號DCC_det而產生該工作控制信號ctrl_DCC。
工作週期校正啟動控制單元90當該工作偵測信號DCC_det的位準在該鎖定致能信號lock_en被致能之後改變時，即致能該工作週期校正啟動信號DCC_en。工作週期校正啟動控制單元90當該鎖定致能信號lock_en被去能時，即去能該工作週期校正啟動信號DCC_en。
以下將參照第3圖與第4圖詳細說明工作週期校正啟動控制單元90之作業。
當該鎖定致能信號lock_en被致能至一高位準時，該輸入時脈CLK_in被輸出做為該轉換控制信號trans_ctrl。
如果該轉換控制信號trans_ctrl在該鎖定致能信號lock_en被致能之後第一次轉換至該低位準，第一開關91-2-1即被開啟，且該工作偵測信號DCC_det被儲存在第一閂鎖部91-2-2中。
如果該轉換控制信號trans_ctrl轉換至該高位準時，第二開關91-3-1即被開啟，且由第一閂鎖部91-2-2閂鎖的信號即被傳遞至第二閂鎖部91-3-3。
如果該轉換控制信號trans_ctrl第二次轉換至該低位準，第一開關91-2-1與第四開關91-4-1即被開啟。因此，第一閂鎖部91-2-2閂鎖該工作偵測信號DCC_det，且第三閂鎖部91-4-2閂鎖被第二閂鎖部91-3-3閂鎖的信號。此時，第一閂鎖部91-2-2的輸出信號即被輸出做為該第一閂鎖信號latch_signal1，且第三閂鎖部91-4-2的輸出信號即被輸出做為該第二閂鎖信號latch_signal2。
因此，該第一閂鎖信號latch_signal1與該第二閂鎖信號latch_signal2的位準為具有對應於該輸入時脈CLK_in之一個週期的時間差之工作偵測信號DCC_det的位準。藉由比較該第一閂鎖信號latch_signal1與該第二閂鎖信號latch_signal2之位準，可能檢查該工作偵測信號DCC_det的位準是否有改變。
因此，如第4圖所示，如果第一閂鎖信號latch_signal1與第二閂鎖信號latch_signal2之位準彼此相同，該等第一比較信號com1與第二比較信號com2之位準就成為彼此不同。如果第一比較信號com1與第二比較信號com2的位準彼此不同，即產生被啟動至一高位準之工作週期校正啟動信號DCC_en。再者，如果第一閂鎖信號latch_signal1與第二閂鎖信號latch_signal2的位準彼此不同，該等第一比較信號com1與第二比較信號com2皆成為高位準。如果該等第一比較信號com1與第二比較信號com2皆成為高位準，該工作週期校正啟動信號DCC_en即被去能至一低位準。
因此，如果該工作偵測信號DCC_det之位準在該鎖定致能信號lock_en被致能之後並未改變，該工作週期校正啟動信號DCC_en即被致能，且如果該工作偵測信號DCC_det在該鎖定致能信號lock_en被致能後有改變，該工作週期校正啟動信號DCC_en即被去能。
請參照第3圖，如果該鎖定致能信號lock_en被去能至一低位準，該轉換控制信號trans_ctrl被鎖定至該低位準，且第一開關91-2-1、第三開關91-3-2與第四開關91-4-1皆被開啟。因此，該工作偵測信號DCC_det及該等第一閂鎖信號latch_signal1與第二閂鎖信號latch_signal2皆成為相同位準。如果該等第一閂鎖信號latch_signal1與第二閂鎖信號latch_signal2成為相同位準，該工作週期校正啟動信號DCC_en被致能。
請參照第5圖及第6圖，工作偵測單元70與工作控制信號產生單元80在當該工作週期校正啟動信號DCC_en被致能時，接收該等個別驅動電壓V_drv1與V_drv2用於啟動與作業。即使該工作週期校正啟動信號DCC_en被去能與被停用，工作控制信號產生單元80仍維持並輸出由第四閂鎖部83所輸出的該工作控制信號ctrl_DCC之位準。
因此，如果該延遲鎖定時脈DLL_CLK之工作比在延遲線30之延遲時間被判定在一預定範圍內之後成為相同(例如如果該工作偵測信號DCC_det的位準有改變)，用於校正該延遲鎖定時脈DLL_CLK之工作比的相關電路(例如工作偵測單元70、工作控制信號產生單元80等)皆被停用。再者，當該工作控制信號ctrl_DCC被鎖定時，該工作比在輸入工作週期校正單元20與輸出工作週期校正單元40中可保持鎖定，藉此防止由於該工作比變化而造成的電流消耗。
如以上揭示內容可瞭解到，在符合本揭示內容建構及/或運作的DLL電路中，可以降低用於工作校正之該等電路(例如所揭示之具體實施例中的輸入工作週期校正單元20、輸出工作週期校正單元40、工作偵測單元70及工作控制信號產生單元80)的功率消耗。
雖然以上已經說明一些具體實施例，本發明所屬技術領域中具有通常知識者將瞭解所述的該等具體實施例僅為範例。因此，此處所述的半導體記憶體裝置之電路不應受限於所述的該等具體實施例。而是在搭配以上說明及附屬圖面時，此處所述的半導體記憶體裝置之電路應受限於後所述的申請專利範圍。
10．．．時脈輸入緩衝器
20．．．輸入工作週期校正單元
30．．．延遲線
40．．．輸出工作週期校正單元
50．．．複製品
60．．．延遲線控制單元
70．．．工作偵測單元
70-1．．．第一驅動電壓輸出區段
70-2．．．工作偵測器
80．．．工作控制信號產生單元
81．．．第二驅動電壓輸出區段
82．．．工作控制信號產生器
83．．．第四閂鎖部
90．．．工作週期校正啟動控制單元
91．．．工作偵測信號轉換感測區段
91-1．．．轉換控制信號產生階段
91-2．．．第一閂鎖控制階段
91-3．．．第二閂鎖控制階段
91-4．．．第三閂鎖控制階段
91-2-1．．．第一開關
91-2-2．．．第一閂鎖部
91-3-1．．．第二開關
91-3-2．．．第三開關
91-3-3．．．第二閂鎖部
91-4-1．．．第四開關
91-4-2．．．第三閂鎖部
92．．．工作週期校正啟動辨別區段
92-1．．．第一信號比較階段
92-2．．．第二信號比較階段
92-3．．．信號組合階段
100．．．延遲鎖定時脈產生區塊
110．．．工作週期校正控制區塊
第1圖為根據一示例性具體實施例之半導體記憶體裝置的DLL電路之組態的示意圖。
第2圖為第1圖所示之工作週期校正啟動控制單元之示例性組態的示意圖。
第3圖為第2圖所示之工作偵測信號轉換感測區段之示例性組態的示意圖。
第4圖為第2圖所示之工作週期校正啟動辨別區段之示例性組態的示意圖。
第5圖為第1圖所示之工作感測單元之示例性組態的示意圖。
第6圖為第1圖所示之工作控制信號產生單元之示例性組態的示意圖。
10．．．時脈輸入緩衝器
20．．．輸入工作週期校正單元
30．．．延遲線
40．．．輸出工作週期校正單元
50．．．複製品
60．．．延遲線控制單元
70．．．工作偵測單元
80．．．工作控制信號產生單元
90．．．工作週期校正啟動控制單元
100．．．延遲鎖定時脈產生區塊
110．．．工作週期校正控制區塊

Claims (25)

  1. 一種半導體記憶體裝置的延遲鎖定迴路電路，其包含：一輸入校正單元，其配置成基於一工作控制信號校正一輸入時脈的工作比，並產生一基準時脈；一延遲線，其配置成延遲該基準時脈一延遲時間，並產生一延遲鎖定時脈；一輸出校正單元，其配置成基於該工作控制信號校正該延遲鎖定時脈的工作比，並產生一校正的時脈；一控制信號產生單元，其配置成當一校正啟動信號被致能時產生該工作控制信號；以及一啟動控制單元，其配置成回應於該鎖定致能信號與該工作偵測信號而產生該校正啟動信號。
  2. 如申請專利範圍第1項所述之延遲鎖定迴路電路，其中該延遲線配置成基於一延遲控制信號延遲該基準時脈，並回應於一鎖定致能信號而鎖定該延遲時間。
  3. 如申請專利範圍第2項所述之延遲鎖定迴路電路，另包含：一複製品，其配置成延遲該延遲鎖定時脈一預定的延遲時間，並輸出一反饋時脈；以及一延遲線控制單元，其配置成比較該反饋時脈與該基準時脈的相位，並產生該延遲控制信號與該鎖定致能信號。
  4. 如申請專利範圍第3項所述之延遲鎖定迴路電路，另包含一偵測單元，其配置成當一校正啟動信號被致能時偵測該 校正的時脈之工作比，並產生一工作偵測信號。
  5. 如申請專利範圍第1項所述之延遲鎖定迴路電路，其中該啟動控制單元配置成當該工作偵測信號之電壓位準在該鎖定致能信號被致能之後改變時，去能該校正啟動信號。
  6. 如申請專利範圍第5項所述之延遲鎖定迴路電路，其中該啟動控制單元配置成當該鎖定致能信號被去能時致能該校正啟動信號。
  7. 如申請專利範圍第5項所述之延遲鎖定迴路電路，其中該啟動控制單元配置成當在該鎖定致能信號被致能之後，該工作偵測信號由一高位準轉換至一低位準或由一低位準轉換至一高位準時，去能該校正啟動信號。
  8. 如申請專利範圍第7項所述之延遲鎖定迴路電路，其中該啟動控制單元配置成藉由比較當該輸入時脈在該鎖定致能信號被致能之後第一次轉換時該工作偵測信號的位準與當該輸入時脈第二次轉換時該工作偵測信號的位準，而產生該校正啟動信號。
  9. 如申請專利範圍第8項所述之延遲鎖定迴路電路，其中該啟動控制單元包含：一感測區段，其配置成藉由當該輸入時脈在該鎖定致能信號被致能之後第一次轉換時閂鎖該工作偵測信號而產生一第一閂鎖信號，且藉由當該輸入時脈第二次轉換時閂鎖該工作偵測信號而產生一第二閂鎖信號；以及一辨別區段，其配置成當該第一閂鎖信號與該第二閂鎖信號之位準實質上彼此相同時致能該校正啟動信 號，且當該第一閂鎖信號與該第二閂鎖信號的位準彼此不同時去能該校正啟動信號。
  10. 如申請專利範圍第9項所述之延遲鎖定迴路電路，其中該感測區段係配置成使得當該鎖定致能信號被去能時該等第一與第二閂鎖信號之位準成為彼此相同，而無關於該輸入時脈。
  11. 如申請專利範圍第9項所述之延遲鎖定迴路電路，其中該辨別區段包含：一第一信號比較階段，其配置成當該等第一閂鎖信號與第二閂鎖信號皆具有高位準時致能一第一比較信號；一第二信號比較階段，其配置成當該等第一閂鎖信號與第二閂鎖信號皆具有低位準時致能一第二比較信號；以及一信號組合階段，其配置成當該第一比較信號與該第二比較信號其中之一被致能時致能該校正啟動信號，並當該第一比較信號與該第二比較信號皆被去能時去能該校正啟動信號。
  12. 如申請專利範圍第4項所述之延遲鎖定迴路電路，其中該偵測單元包含：一驅動電壓輸出區段，其配置成當該校正啟動信號被致能時輸出一外部電壓做為一驅動電壓；以及一工作偵測器，其配置成接收該驅動電壓、比較該校正的時脈之一高位準持續時間與一低位準持續時間， 並產生該工作偵測信號。
  13. 如申請專利範圍第1項所述之延遲鎖定迴路電路，其中該控制信號產生單元包含：一驅動電壓輸出區段，其配置成當該校正啟動信號被致能時輸出一外部電壓做為一驅動電壓；一工作控制信號產生器，其配置成接收該驅動電壓，並回應於該工作偵測信號而產生一初步工作控制信號；以及一閂鎖部，其配置成藉由當該校正啟動信號被致能時閂鎖該初步工作控制信號而輸出該工作控制信號，並當該校正啟動信號被去能時持續且輸出該閂鎖的工作控制信號，而無關於該初步工作控制信號。
  14. 一種半導體記憶體裝置的延遲鎖定迴路電路，其包含：一延遲鎖定時脈產生區塊，其配置成偵測一基準時脈與一反饋時脈之間的一相位差，延遲該基準時脈一延遲線的一延遲值，並產生一延遲鎖定時脈；一校正控制區塊，其配置成回應於一工作控制信號而校正該延遲鎖定時脈，輸出一校正的延遲鎖定時脈做為該校正的時脈，並藉由偵測該校正的時脈之工作比產生該工作控制信號；以及一啟動控制單元，其配置成當該基準時脈與該反饋時脈之間的相位差在一預設相位差範圍內時，停用該校正控制區塊中用於校正該延遲鎖定時脈的電路。
  15. 如申請專利範圍第14項所述之延遲鎖定迴路電路， 其中該校正控制區塊配置成當一校正啟動信號被致能時，藉由偵測該校正的時脈之工作比產生並閂鎖該工作控制信號，並基於該工作控制信號藉由校正該延遲鎖定時脈的工作比輸出該校正的時脈，以及其中該校正控制區塊當該校正啟動信號被去能時，輸出該閂鎖的工作控制信號。
  16. 如申請專利範圍第15項所述之延遲鎖定迴路電路，其中該校正控制區塊包含：一輸出校正單元，其配置成基於該工作控制信號校正該延遲鎖定時脈的工作比，並產生該校正的時脈；一偵測單元，其配置成當該校正啟動信號被致能時偵測該校正的時脈之該工作比，並產生一工作偵測信號；以及一控制信號產生單元，其配置成當該校正啟動信號被致能時回應於該工作偵測信號而產生該工作控制信號。
  17. 如申請專利範圍第16項所述之延遲鎖定迴路電路，其中該偵測單元包含：一驅動電壓輸出區段，其配置成當該校正啟動信號被致能時輸出一外部電壓做為一驅動電壓；以及一工作偵測器，其配置成接收該驅動電壓、比較該校正的時脈之一高位準持續時間與一低位準持續時間，並產生該工作偵測信號。
  18. 如申請專利範圍第16項所述之延遲鎖定迴路電路，其中 該控制信號產生單元包含：一驅動電壓輸出區段，其配置成當該校正啟動信號被致能時輸出一外部電壓做為一驅動電壓；一工作控制信號產生器，其配置成接收該驅動電壓，並回應於該工作偵測信號而產生一初步工作控制信號；以及一閂鎖部，其配置成藉由當該校正啟動信號被致能時閂鎖該初步工作控制信號而輸出該工作控制信號，並當該校正啟動信號被去能時維持且輸出該閂鎖的工作控制信號，而無關於該初步工作控制信號。
  19. 如申請專利範圍第14項所述之延遲鎖定迴路電路，其中該延遲鎖定時脈產生區塊配置成當該基準時脈與該反饋時脈之間的相位差在該預設相位差範圍內時，產生鎖定該延遲線之延遲時間的一鎖定致能信號。
  20. 如申請專利範圍第19項所述之延遲鎖定迴路電路，其中該啟動控制單元配置成當該工作偵測信號在該鎖定致能信號被致能之後轉換時，去能該校正啟動信號。
  21. 如申請專利範圍第20項所述之延遲鎖定迴路電路，其中該啟動控制單元配置成當該鎖定致能信號被去能時致能該校正啟動信號。
  22. 如申請專利範圍第21項所述之延遲鎖定迴路電路，其中該啟動控制單元配置成藉由比較當一時脈在該鎖定致能信號被致能之後第一次轉換時該工作偵測信號的位準與當該時脈第二次轉換時該工作偵測信號的位準，而產生 該校正啟動信號。
  23. 如申請專利範圍第22項所述之延遲鎖定迴路電路，其中該啟動控制單元包含：一感測區段，其配置成藉由當該時脈在該鎖定致能信號被致能之後第一次轉換時閂鎖該工作偵測信號而產生一第一閂鎖信號，且藉由當該時脈第二次轉換時閂鎖該工作偵測信號而產生一第二閂鎖信號；以及一辨別區段，其配置成當該第一閂鎖信號與該第二閂鎖信號之位準彼此相同時致能該校正啟動信號，且當該第一閂鎖信號與該第二閂鎖信號的位準彼此不同時去能該校正啟動信號。
  24. 如申請專利範圍第23項所述之延遲鎖定迴路電路，其中該感測區段係配置為使得當該鎖定致能信號被去能時該等第一與第二閂鎖信號之位準成為彼此相同，而無關於該時脈。
  25. 如申請專利範圍第23項所述之延遲鎖定迴路電路，其中該辨別區段包含：一第一信號比較階段，其配置成當該等第一閂鎖信號與第二閂鎖信號皆具有高位準時致能一第一比較信號；一第二信號比較階段，其配置成當該等第一閂鎖信號與第二閂鎖信號皆具有低位準時致能一第二比較信號；以及一信號組合階段，其配置成當該第一比較信號與該 第二比較信號其中之一被致能時致能該校正啟動信號，並當該第一比較信號與該第二比較信號皆被去能時去能該校正啟動信號。
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