JP3511195B2 - 電圧変換回路 - Google Patents
電圧変換回路Info
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- JP3511195B2 JP3511195B2 JP23843397A JP23843397A JP3511195B2 JP 3511195 B2 JP3511195 B2 JP 3511195B2 JP 23843397 A JP23843397 A JP 23843397A JP 23843397 A JP23843397 A JP 23843397A JP 3511195 B2 JP3511195 B2 JP 3511195B2
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- clock
- switching
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E40/00—Technologies for an efficient electrical power generation, transmission or distribution
- Y02E40/30—Reactive power compensation
Description
【０００１】
【発明の属する技術分野】本発明は、電圧変換回路にお
ける負荷電流の検出に適用して有効な技術に関し、例え
ばノート型パソコンのような携帯用電子機器に搭載され
る電源回路を構成するＤＣ−ＤＣコンバータに利用して
有効な技術に関する。
ける負荷電流の検出に適用して有効な技術に関し、例え
ばノート型パソコンのような携帯用電子機器に搭載され
る電源回路を構成するＤＣ−ＤＣコンバータに利用して
有効な技術に関する。
【０００２】
【従来の技術】従来、スイッチングレギュレータのよう
なＤＣ−ＤＣコンバータにおいては、負荷電流の大きさ
に応じてスイッチング動作用クロックのパルス幅を変化
させるＰＷＭ制御やクロックの周波数を変化させるＰＦ
Ｍ制御が行なわれており、かかる制御のため負荷電流を
検出する必要がある。従来の負荷電流検出方法は、電圧
変換回路の出力端子と負荷との間または電力増幅段と電
源出力端子との間に抵抗を直列に挿入して、その抵抗の
両端子間電圧を検出する方法が一般的であった（例え
ば、ＭＡＸＩＭ社データブック１９９５年版、Ｐ４−１
９６「電源コントローラ：ＭＡＸ７８６」参照）。
なＤＣ−ＤＣコンバータにおいては、負荷電流の大きさ
に応じてスイッチング動作用クロックのパルス幅を変化
させるＰＷＭ制御やクロックの周波数を変化させるＰＦ
Ｍ制御が行なわれており、かかる制御のため負荷電流を
検出する必要がある。従来の負荷電流検出方法は、電圧
変換回路の出力端子と負荷との間または電力増幅段と電
源出力端子との間に抵抗を直列に挿入して、その抵抗の
両端子間電圧を検出する方法が一般的であった（例え
ば、ＭＡＸＩＭ社データブック１９９５年版、Ｐ４−１
９６「電源コントローラ：ＭＡＸ７８６」参照）。
【０００３】
【発明が解決しようとする課題】負荷電流の検出に抵抗
を用いる従来のＤＣ−ＤＣコンバータにあっては、電流
検出用抵抗が半導体集積回路化されたＤＣ−ＤＣコンバ
ータの外付け部品として接続されるため、部品点数が増
加し実装密度が低下すると共に電力損失が増加するとい
う問題点があった。ＤＣ−ＤＣコンバータの最大変換効
率ηmaxは、出力電圧をＶout、負荷電流をＩout、電流
検出用抵抗の抵抗値をＲsensとすると、スイッチング素
子やインダクタ（コイル）の抵抗成分および寄生容量を
ゼロとした場合でも、次式ηmax＝Ｖout・Ｉout／（Ｖout・Ｉout＋Ｉout 2 ・Ｒsen
s） となる。仮に、出力電圧を３．３Ｖ、負荷電流を１０
Ａ、検出抵抗Ｒsensを２５ｍΩとすると、変換効率は９
３％が上限であり、出力電圧が低く負荷電流が大きくな
るほど変換効率が下がることが分かる。
を用いる従来のＤＣ−ＤＣコンバータにあっては、電流
検出用抵抗が半導体集積回路化されたＤＣ−ＤＣコンバ
ータの外付け部品として接続されるため、部品点数が増
加し実装密度が低下すると共に電力損失が増加するとい
う問題点があった。ＤＣ−ＤＣコンバータの最大変換効
率ηmaxは、出力電圧をＶout、負荷電流をＩout、電流
検出用抵抗の抵抗値をＲsensとすると、スイッチング素
子やインダクタ（コイル）の抵抗成分および寄生容量を
ゼロとした場合でも、次式ηmax＝Ｖout・Ｉout／（Ｖout・Ｉout＋Ｉout 2 ・Ｒsen
s） となる。仮に、出力電圧を３．３Ｖ、負荷電流を１０
Ａ、検出抵抗Ｒsensを２５ｍΩとすると、変換効率は９
３％が上限であり、出力電圧が低く負荷電流が大きくな
るほど変換効率が下がることが分かる。
【０００４】この発明の目的は、ＤＣ−ＤＣコンバータ
において、外付け部品を設けたり、電力損失を生じさせ
ることなく負荷電流の大きさを検出することができる技
術を提供することにある。
において、外付け部品を設けたり、電力損失を生じさせ
ることなく負荷電流の大きさを検出することができる技
術を提供することにある。
【０００５】この発明の他の目的は、高負荷時および軽
負荷時のいずれにおいても効率の高い電圧変換が可能な
ＤＣ−ＤＣコンバータ特に携帯用電子機器の電源回路に
好適なＤＣ−ＤＣコンバータを提供することにある。
負荷時のいずれにおいても効率の高い電圧変換が可能な
ＤＣ−ＤＣコンバータ特に携帯用電子機器の電源回路に
好適なＤＣ−ＤＣコンバータを提供することにある。
【０００６】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【０００８】すなわち、負荷が重いときはＰＷＭ制御を
行ない、負荷が軽いときはＰＦＭ制御を行なうようにＤ
Ｃ−ＤＣコンバータを構成するとともに、クロックによ
ってスイッチング動作されてインダクタに流れる電流の
パスを切り換えるスイッチ素子もしくは該スイッチ素子
がオフのときに電流を流すダイオードの両端子の電位差
を検出する電位差検出手段を設け、該電位差検出手段の
出力に基づいてＰＷＭ制御回路から出力されるクロック
とＰＦＭ制御回路から出力されるクロックの切換えを行
なうようにしたものである。
行ない、負荷が軽いときはＰＦＭ制御を行なうようにＤ
Ｃ−ＤＣコンバータを構成するとともに、クロックによ
ってスイッチング動作されてインダクタに流れる電流の
パスを切り換えるスイッチ素子もしくは該スイッチ素子
がオフのときに電流を流すダイオードの両端子の電位差
を検出する電位差検出手段を設け、該電位差検出手段の
出力に基づいてＰＷＭ制御回路から出力されるクロック
とＰＦＭ制御回路から出力されるクロックの切換えを行
なうようにしたものである。
【０００９】上記手段によれば、負荷に応じてＰＷＭ制
御またはＰＦＭ制御を行なうため、高負荷時および軽負
荷時のいずれにおいても効率の高い電圧変換動作が可能
であると共に、負荷電流検出用抵抗を用いずにＰＷＭ制
御クロックとＰＦＭ制御クロックの切換えを行なうこと
ができるため、外付け部品を減らして実装効率を向上さ
せることができ、かつ電力損失を低減することができ
る。
御またはＰＦＭ制御を行なうため、高負荷時および軽負
荷時のいずれにおいても効率の高い電圧変換動作が可能
であると共に、負荷電流検出用抵抗を用いずにＰＷＭ制
御クロックとＰＦＭ制御クロックの切換えを行なうこと
ができるため、外付け部品を減らして実装効率を向上さ
せることができ、かつ電力損失を低減することができ
る。
【００１０】上記電位差検出手段としては、例えば演算
増幅器からなるコンパレータを用いることができる。そ
の場合、コンパレータの一対の入力端子間にオフセット
を持たせるようにするのが望ましい。これによって、負
荷の変動に対するコンパレータの応答を早くすることが
できる。
増幅器からなるコンパレータを用いることができる。そ
の場合、コンパレータの一対の入力端子間にオフセット
を持たせるようにするのが望ましい。これによって、負
荷の変動に対するコンパレータの応答を早くすることが
できる。
【００１１】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。
面に基づいて説明する。
【００１２】図１は本発明を降圧型ＤＣ−ＤＣコンバー
タに適用した場合の一実施例を示す。図１において、１
点鎖線１０で囲まれた回路部分は、単結晶シリコンのよ
うな１個の半導体チップ上に形成される。以下、この回
路部分をスイッチング制御回路と称する。
タに適用した場合の一実施例を示す。図１において、１
点鎖線１０で囲まれた回路部分は、単結晶シリコンのよ
うな１個の半導体チップ上に形成される。以下、この回
路部分をスイッチング制御回路と称する。
【００１３】この実施例のＤＣ−ＤＣコンバータは、上
記スイッチング制御回路１０と、入力電圧端子Ｖｉｎに
接続され上記スイッチング制御回路１０から供給される
クロックをゲートに受けてスイッチング動作するスイッ
チＭＯＳＦＥＴ Ｑ１と、入力電圧端子Ｖｉｎと接地電
位との間に上記スイッチＭＯＳＦＥＴ Ｑ１と共に直列
形態に接続された逆方向のダイオードＤ１と、上記スイ
ッチＭＯＳＦＥＴ Ｑ１と上記ダイオードＤ１との接続
ノードｎ１と出力端子ＯＵＴとの間に接続されたインダ
クタＬ１と、出力端子ＯＵＴと接地点との間に接続され
たフィルタ容量Ｃ１とから構成されている。
記スイッチング制御回路１０と、入力電圧端子Ｖｉｎに
接続され上記スイッチング制御回路１０から供給される
クロックをゲートに受けてスイッチング動作するスイッ
チＭＯＳＦＥＴ Ｑ１と、入力電圧端子Ｖｉｎと接地電
位との間に上記スイッチＭＯＳＦＥＴ Ｑ１と共に直列
形態に接続された逆方向のダイオードＤ１と、上記スイ
ッチＭＯＳＦＥＴ Ｑ１と上記ダイオードＤ１との接続
ノードｎ１と出力端子ＯＵＴとの間に接続されたインダ
クタＬ１と、出力端子ＯＵＴと接地点との間に接続され
たフィルタ容量Ｃ１とから構成されている。
【００１４】上記スイッチング制御回路１０は、負荷に
応じてパルス幅を変えたクロック（周期は一定）を形成
して出力するＰＷＭ制御回路１１と、負荷に応じて周期
およびデューティ比を変えたクロック（正パルスの幅一
定）を形成して出力するＰＦＭ制御回路１２とを有し、
負荷が重いときはＰＷＭ制御回路１１からのクロックを
出力する一方、負荷が軽いときはＰＦＭ制御回路１２か
らのクロックを出力するように構成されており、そのた
めクロックの切換えスイッチ１３が設けられている。
応じてパルス幅を変えたクロック（周期は一定）を形成
して出力するＰＷＭ制御回路１１と、負荷に応じて周期
およびデューティ比を変えたクロック（正パルスの幅一
定）を形成して出力するＰＦＭ制御回路１２とを有し、
負荷が重いときはＰＷＭ制御回路１１からのクロックを
出力する一方、負荷が軽いときはＰＦＭ制御回路１２か
らのクロックを出力するように構成されており、そのた
めクロックの切換えスイッチ１３が設けられている。
【００１５】また、スイッチング制御回路１０には、上
記ダイオードＤ１のカソード・アノード間電圧を検出す
るコンパレータ１４と、該コンパレータ１４の出力と上
記スイッチングＭＯＳＦＥＴ Ｑ１の制御クロックに基
づいて上記切換えスイッチ１３の制御信号を形成する論
理回路１５とが設けられている。論理回路１５の最終段
にはフリップフロップＦＦ１が設けられており、上記ダ
イオードＤ１のカソード・アノード間電圧をコンパレー
タ１４によって監視して負荷が重い状態か軽い状態かを
検出してその判定結果をフリップフロップＦＦ１に反映
し、その状態に応じて切換えスイッチ１３を切り換え
て、ＰＷＭ制御回路１１からのクロックまたはＰＦＭ制
御回路１２からのクロックを選択して出力するように構
成されている。
記ダイオードＤ１のカソード・アノード間電圧を検出す
るコンパレータ１４と、該コンパレータ１４の出力と上
記スイッチングＭＯＳＦＥＴ Ｑ１の制御クロックに基
づいて上記切換えスイッチ１３の制御信号を形成する論
理回路１５とが設けられている。論理回路１５の最終段
にはフリップフロップＦＦ１が設けられており、上記ダ
イオードＤ１のカソード・アノード間電圧をコンパレー
タ１４によって監視して負荷が重い状態か軽い状態かを
検出してその判定結果をフリップフロップＦＦ１に反映
し、その状態に応じて切換えスイッチ１３を切り換え
て、ＰＷＭ制御回路１１からのクロックまたはＰＦＭ制
御回路１２からのクロックを選択して出力するように構
成されている。
【００１６】次に、上記実施例のＤＣ−ＤＣコンバータ
の具体的な動作を図２のタイミングチャートを用いて説
明する。なお、図２には高負荷状態から軽負荷状態すな
わちＰＷＭ制御モードからＰＦＭ制御モードへ移行する
場合のタイミングおよび各部の電流、電圧波形が示され
ている。
の具体的な動作を図２のタイミングチャートを用いて説
明する。なお、図２には高負荷状態から軽負荷状態すな
わちＰＷＭ制御モードからＰＦＭ制御モードへ移行する
場合のタイミングおよび各部の電流、電圧波形が示され
ている。
【００１７】高負荷時には、ＰＷＭ制御回路１１からの
クロックによってスイッチＭＯＳＦＥＴ Ｑ１がスイッ
チング動作され、インダクタＬ１に対してスイッチＭＯ
ＳＦＥＴ Ｑ１とダイオードＤ１とから交互に電流が流
されて、インダクタＬ１の電流ＩL1は、図２（ｄ）の期
間Ｔａのように、ほぼきれいな三角波となる。これはリ
アクトル電流連続モードと呼ばれる。このときダイオー
ドＤ１のカソード側電圧ＶD1は、図２（ｅ）のように、
入力電圧Ｖｉｎと、接地電位よりもダイオードの順方向
電圧ＶF分低い−ＶFとの２電位状態を繰り返す矩形波と
なる。このとき、論理回路１５は、切換えスイッチ１３
がＰＷＭ制御回路１１のクロックを選択するような制御
信号を形成し出力する。
クロックによってスイッチＭＯＳＦＥＴ Ｑ１がスイッ
チング動作され、インダクタＬ１に対してスイッチＭＯ
ＳＦＥＴ Ｑ１とダイオードＤ１とから交互に電流が流
されて、インダクタＬ１の電流ＩL1は、図２（ｄ）の期
間Ｔａのように、ほぼきれいな三角波となる。これはリ
アクトル電流連続モードと呼ばれる。このときダイオー
ドＤ１のカソード側電圧ＶD1は、図２（ｅ）のように、
入力電圧Ｖｉｎと、接地電位よりもダイオードの順方向
電圧ＶF分低い−ＶFとの２電位状態を繰り返す矩形波と
なる。このとき、論理回路１５は、切換えスイッチ１３
がＰＷＭ制御回路１１のクロックを選択するような制御
信号を形成し出力する。
【００１８】その後、負荷が次第に軽くなると、それに
従ってＰＷＭ制御回路１１から出力されるクロックのパ
ルス幅も小さくなるが、ＰＷＭ制御回路１１の制御範囲
から外れるような軽負荷状態になると、インダクタＬ１
に流れる電流が減少し、スイッチＭＯＳＦＥＴ Ｑ１の
オフ状態（ゲート電圧ＶGのハイレベル）の期間におい
て高負荷時には−ＶFであったノードｎ１の電位ＶD1
が、接地電位よりも高くなる状態が生じるようになる
（図２(ｅ)の期間Ｔｂ）。この実施例のスイッチング制
御回路１０では、ダイオードＤ１のカソード側電位すな
わちノードｎ１の電位ＶD1が接地電位よりも高くなる
と、コンパレータ１４の出力が反転してフリップフロッ
プＦＦ１がセット状態（もしくはリセット状態）にさ
れ、切換えスイッチ１３の切り換え動作が行われる。そ
の結果、ＰＦＭ制御回路１２から出力されるクロック
が、スイッチＭＯＳＦＥＴＱ１のゲートに供給されるよ
うになる。
従ってＰＷＭ制御回路１１から出力されるクロックのパ
ルス幅も小さくなるが、ＰＷＭ制御回路１１の制御範囲
から外れるような軽負荷状態になると、インダクタＬ１
に流れる電流が減少し、スイッチＭＯＳＦＥＴ Ｑ１の
オフ状態（ゲート電圧ＶGのハイレベル）の期間におい
て高負荷時には−ＶFであったノードｎ１の電位ＶD1
が、接地電位よりも高くなる状態が生じるようになる
（図２(ｅ)の期間Ｔｂ）。この実施例のスイッチング制
御回路１０では、ダイオードＤ１のカソード側電位すな
わちノードｎ１の電位ＶD1が接地電位よりも高くなる
と、コンパレータ１４の出力が反転してフリップフロッ
プＦＦ１がセット状態（もしくはリセット状態）にさ
れ、切換えスイッチ１３の切り換え動作が行われる。そ
の結果、ＰＦＭ制御回路１２から出力されるクロック
が、スイッチＭＯＳＦＥＴＱ１のゲートに供給されるよ
うになる。
【００１９】このように、ＰＦＭ制御回路１２から出力
されるクロックによってスイッチＭＯＳＦＥＴ Ｑ１が
スイッチング動作される状態においても、負荷が軽いと
フィルタ容量Ｃ１が充分に充電されているため図２
（ｅ）の期間Ｔｃのように、スイッチＭＯＳＦＥＴ Ｑ
１のオフの期間にインダクタＬに電流がほとんど流れな
くなり、ダイオードＤ１のカソード側電位すなわちノー
ドｎ１の電位ＶD1が接地電位よりも高くなる状態が発生
する。この状態は、リアクトル電流不連続モードと呼ば
れる。
されるクロックによってスイッチＭＯＳＦＥＴ Ｑ１が
スイッチング動作される状態においても、負荷が軽いと
フィルタ容量Ｃ１が充分に充電されているため図２
（ｅ）の期間Ｔｃのように、スイッチＭＯＳＦＥＴ Ｑ
１のオフの期間にインダクタＬに電流がほとんど流れな
くなり、ダイオードＤ１のカソード側電位すなわちノー
ドｎ１の電位ＶD1が接地電位よりも高くなる状態が発生
する。この状態は、リアクトル電流不連続モードと呼ば
れる。
【００２０】その後、負荷が少し重くなると、それに従
ってＰＦＭ制御回路１２から出力されるクロックの周波
数も高くなり、さらに負荷が重くなるとインダクタＬ１
に流れる電流が増加し、スイッチＭＯＳＦＥＴ Ｑ１の
オフ状態（ゲート電圧ＶGのハイレベル）の期間におい
てノードｎ１の電位ＶD1が−ＶFに固定されるようにな
る。つまり、ダイオードＤ１のカソード側電位すなわち
ノードｎ１の電位ＶD1が接地電位を越えないようにな
る。すると、コンパレータ１４の出力が反転してフリッ
プフロップＦＦ１が再びリセット状態（もしくはセット
状態）にされ、切換えスイッチ１３の切り換え動作が行
われる。その結果、ＰＷＭ制御回路１１から出力される
クロックが、スイッチＭＯＳＦＥＴＱ１のゲートに供給
されるようになる。
ってＰＦＭ制御回路１２から出力されるクロックの周波
数も高くなり、さらに負荷が重くなるとインダクタＬ１
に流れる電流が増加し、スイッチＭＯＳＦＥＴ Ｑ１の
オフ状態（ゲート電圧ＶGのハイレベル）の期間におい
てノードｎ１の電位ＶD1が−ＶFに固定されるようにな
る。つまり、ダイオードＤ１のカソード側電位すなわち
ノードｎ１の電位ＶD1が接地電位を越えないようにな
る。すると、コンパレータ１４の出力が反転してフリッ
プフロップＦＦ１が再びリセット状態（もしくはセット
状態）にされ、切換えスイッチ１３の切り換え動作が行
われる。その結果、ＰＷＭ制御回路１１から出力される
クロックが、スイッチＭＯＳＦＥＴＱ１のゲートに供給
されるようになる。
【００２１】上記のようにして、負荷電流が大きいとき
はＰＷＭ制御回路１１からのクロックによってスイッチ
ＭＯＳＦＥＴ Ｑ１がスイッチングされ、負荷電流が小
さいときはＰＦＭ制御回路１２からのクロックによって
スイッチＭＯＳＦＥＴ Ｑ１がスイッチングされるた
め、ＤＣ−ＤＣコンバータ全体の変換効率が向上する。
以下、その理由を説明する。
はＰＷＭ制御回路１１からのクロックによってスイッチ
ＭＯＳＦＥＴ Ｑ１がスイッチングされ、負荷電流が小
さいときはＰＦＭ制御回路１２からのクロックによって
スイッチＭＯＳＦＥＴ Ｑ１がスイッチングされるた
め、ＤＣ−ＤＣコンバータ全体の変換効率が向上する。
以下、その理由を説明する。
【００２２】図３にＰＷＭ制御モードのときの負荷電流
と変換効率との関係を、また図４にＰＦＭ制御モードの
ときの負荷電流と変換効率との関係をそれぞれ示す。図
３より明らかなように、ＰＷＭ制御モードのときは負荷
電流が小さい領域で変換効率が低下する。これに対し、
ＰＦＭ制御モードのときは負荷電流が小さくなっても変
換効率はそれほど低下しない。なお、負荷電流が大きい
領域ではＰＦＭ制御モードもＰＷＭ制御モードもいずれ
も同じように変換効率が低下する。ただし、図４からは
分からないが、負荷電流が大きい場合には、ＰＦＭ制御
モードでは出力電圧のリップルが大きくなることが知ら
れている。従って、上記実施例のように負荷電流が大き
いときはＰＷＭ制御回路１１からのクロックによって、
また負荷電流が小さいときはＰＦＭ制御回路１２からの
クロックによってスイッチＭＯＳＦＥＴ Ｑ１がスイッ
チングされることにより、負荷電流が大きく変動する場
合におけるＤＣ−ＤＣコンバータの変換効率が向上す
る。
と変換効率との関係を、また図４にＰＦＭ制御モードの
ときの負荷電流と変換効率との関係をそれぞれ示す。図
３より明らかなように、ＰＷＭ制御モードのときは負荷
電流が小さい領域で変換効率が低下する。これに対し、
ＰＦＭ制御モードのときは負荷電流が小さくなっても変
換効率はそれほど低下しない。なお、負荷電流が大きい
領域ではＰＦＭ制御モードもＰＷＭ制御モードもいずれ
も同じように変換効率が低下する。ただし、図４からは
分からないが、負荷電流が大きい場合には、ＰＦＭ制御
モードでは出力電圧のリップルが大きくなることが知ら
れている。従って、上記実施例のように負荷電流が大き
いときはＰＷＭ制御回路１１からのクロックによって、
また負荷電流が小さいときはＰＦＭ制御回路１２からの
クロックによってスイッチＭＯＳＦＥＴ Ｑ１がスイッ
チングされることにより、負荷電流が大きく変動する場
合におけるＤＣ−ＤＣコンバータの変換効率が向上す
る。
【００２３】なお、上記実施例では、上記ダイオードＤ
１のカソード・アノード間電圧を検出するコンパレータ
１４の非反転入力端子および反転入力端子に、上記ダイ
オードＤ１のカソード電圧およびアノード電圧をそのま
ま入力させて、上記ダイオードＤ１のカソード電圧が接
地電位を越えた点を検出するようにしているが、コンパ
レータ１４の入力端子間にオフセットＶｏｓを持たせ、
上記ダイオードＤ１のカソード電圧が接地電位に達する
前すなわち−Ｖｏｓになった時点でコンパレータ１４の
出力が反転するように構成してもよい。これによって、
検出回路としてのコンパレータ１４の感度を向上させ、
早めにクロックを切り換えることができるようになる。
１のカソード・アノード間電圧を検出するコンパレータ
１４の非反転入力端子および反転入力端子に、上記ダイ
オードＤ１のカソード電圧およびアノード電圧をそのま
ま入力させて、上記ダイオードＤ１のカソード電圧が接
地電位を越えた点を検出するようにしているが、コンパ
レータ１４の入力端子間にオフセットＶｏｓを持たせ、
上記ダイオードＤ１のカソード電圧が接地電位に達する
前すなわち−Ｖｏｓになった時点でコンパレータ１４の
出力が反転するように構成してもよい。これによって、
検出回路としてのコンパレータ１４の感度を向上させ、
早めにクロックを切り換えることができるようになる。
【００２４】図５には上記論理回路１５の具体的回路例
が、また図６にはその動作を説明するためのタイミング
チャートが示されている。なお、図６は実際のシステム
における動作波形を示したものでなく、論理回路１５の
動作を説明するためのものである。つまり、図６にはリ
アクトル電流不連続モードＴｃが１サイクルだけ発生し
ている状態が示されているが、実際のシステムでは、リ
アクトル電流不連続モードＴｃは複数サイクル連続して
発生するものである。
が、また図６にはその動作を説明するためのタイミング
チャートが示されている。なお、図６は実際のシステム
における動作波形を示したものでなく、論理回路１５の
動作を説明するためのものである。つまり、図６にはリ
アクトル電流不連続モードＴｃが１サイクルだけ発生し
ている状態が示されているが、実際のシステムでは、リ
アクトル電流不連続モードＴｃは複数サイクル連続して
発生するものである。
【００２５】図１や図５の回路において、スイッチＭＯ
ＳＦＥＴ Ｑ１のオフ時にインダクタＬ１に電流を流す
ためのダイオードＤ１のカソード・アノード間電圧を監
視するコンパレータ１４の出力は、図６（ｈ）に示すよ
うに、リアクトル電流不連続モードＴｃのみならずリア
クトル電流連続モードＴａの期間においてもハイレベル
に変化するため、コンパレータ１４の出力をそのままフ
リップフロップＦＦ１の入力信号とする各モード期間内
でセットとリセットを繰り返してしまう。
ＳＦＥＴ Ｑ１のオフ時にインダクタＬ１に電流を流す
ためのダイオードＤ１のカソード・アノード間電圧を監
視するコンパレータ１４の出力は、図６（ｈ）に示すよ
うに、リアクトル電流不連続モードＴｃのみならずリア
クトル電流連続モードＴａの期間においてもハイレベル
に変化するため、コンパレータ１４の出力をそのままフ
リップフロップＦＦ１の入力信号とする各モード期間内
でセットとリセットを繰り返してしまう。
【００２６】そこで、この実施例では、スイッチＭＯＳ
ＦＥＴ Ｑ１のオン状態の間コンパレータ１４の出力の
フリップフロップＦＦ１のセット端子への入力を遮断す
るためのＡＮＤゲートＧ１と、このＡＮＤゲートＧ１を
制御する図６（ｄ）のようなマスク信号を形成するため
クロックを遅延するディレイ回路ＤＬＹおよび遅延前の
クロックと遅延後の信号を入力とするＡＮＤゲートＧ２
とを設けると共に、フリップフロップＦＦ１のリセット
端子へのコンパレータ１４の反転信号の入力制御するＡ
ＮＤゲートＧ３と、このＡＮＤゲートＧ３を制御する図
６（ｆ）のようなリセット許可信号を形成するため上記
ディレイ回路ＤＬＹによる遅延前のクロックと遅延後の
信号を入力とするゲートＧ４，Ｇ５およびＧ６を設けて
いる。
ＦＥＴ Ｑ１のオン状態の間コンパレータ１４の出力の
フリップフロップＦＦ１のセット端子への入力を遮断す
るためのＡＮＤゲートＧ１と、このＡＮＤゲートＧ１を
制御する図６（ｄ）のようなマスク信号を形成するため
クロックを遅延するディレイ回路ＤＬＹおよび遅延前の
クロックと遅延後の信号を入力とするＡＮＤゲートＧ２
とを設けると共に、フリップフロップＦＦ１のリセット
端子へのコンパレータ１４の反転信号の入力制御するＡ
ＮＤゲートＧ３と、このＡＮＤゲートＧ３を制御する図
６（ｆ）のようなリセット許可信号を形成するため上記
ディレイ回路ＤＬＹによる遅延前のクロックと遅延後の
信号を入力とするゲートＧ４，Ｇ５およびＧ６を設けて
いる。
【００２７】これによって、図５の実施例の論理回路１
５にあっては、リアクトル電流不連続モードＴｃにおい
ては図６（ｉ）に示すようなフリップフロップＦＦ１を
セットさせる信号がＡＮＤゲートＧ１から供給され、リ
アクトル電流連続モードＴａにおいては図６（ｊ）に示
すようなフリップフロップＦＦ１をリセットさせる信号
がＡＮＤゲートＧ３から供給され、切換えスイッチ１３
を負荷に応じて切り換える所望の制御信号がフリップフ
ロップＦＦ１から出力されるようになる。なお、図５に
示されている回路は一例であって、論理回路１５の構成
はこれに限定されるものでない。
５にあっては、リアクトル電流不連続モードＴｃにおい
ては図６（ｉ）に示すようなフリップフロップＦＦ１を
セットさせる信号がＡＮＤゲートＧ１から供給され、リ
アクトル電流連続モードＴａにおいては図６（ｊ）に示
すようなフリップフロップＦＦ１をリセットさせる信号
がＡＮＤゲートＧ３から供給され、切換えスイッチ１３
を負荷に応じて切り換える所望の制御信号がフリップフ
ロップＦＦ１から出力されるようになる。なお、図５に
示されている回路は一例であって、論理回路１５の構成
はこれに限定されるものでない。
【００２８】図７〜図９には、本発明を同期整流型のコ
ンバータに適用した場合の実施例が示されている。同期
整流型コンバータは、スイッチＭＯＳＦＥＴ Ｑ１と相
補的にオン、オフ動作される同期整流用ＭＯＳＦＥＴ
Ｑ２をダイオードＤ１と並列に設けたもので、ダイオー
ドＤ１側からインダクタＬに電流が流れるときの抵抗を
小さくすることができるため、図１のコンバータに比べ
て最大変換効率が高くなるという利点がある。ただし、
同期整流型コンバータは、リアクトル電流不連続モード
では同期整流用ＭＯＳＦＥＴ Ｑ２がオンされると電流
が逆流するので、オフするような制御が行われる。
ンバータに適用した場合の実施例が示されている。同期
整流型コンバータは、スイッチＭＯＳＦＥＴ Ｑ１と相
補的にオン、オフ動作される同期整流用ＭＯＳＦＥＴ
Ｑ２をダイオードＤ１と並列に設けたもので、ダイオー
ドＤ１側からインダクタＬに電流が流れるときの抵抗を
小さくすることができるため、図１のコンバータに比べ
て最大変換効率が高くなるという利点がある。ただし、
同期整流型コンバータは、リアクトル電流不連続モード
では同期整流用ＭＯＳＦＥＴ Ｑ２がオンされると電流
が逆流するので、オフするような制御が行われる。
【００２９】図７〜図９のうち、図７は降圧コンバータ
に適用した実施例であり、ＭＯＳＦＥＴ Ｑ２のソース
・ドレイン間電位差（＝ダイオードＤ１のカソード・ア
ノード間電位差）を、図１の実施例と同様なコンパレー
タ（図示省略）で監視して電流の逆流状態を検出し、ク
ロックの切換えすなわちＰＷＭ制御モードからＰＦＭ制
御モードへの切換えを行なうようにしたものである。ま
た、この切換え制御信号を利用して上記同期整流用ＭＯ
ＳＦＥＴ Ｑ２をカットオフ状態にさせる制御も行なう
ことができる。なお、電流逆流状態の検出は同期整流用
ＭＯＳＦＥＴＱ２がオン状態にて行なわれるが、この場
合にもＭＯＳＦＥＴ Ｑ２がオン抵抗を有しているの
で、そのオン抵抗によって生じる電位差を検出して切換
えを行なうことができる。
に適用した実施例であり、ＭＯＳＦＥＴ Ｑ２のソース
・ドレイン間電位差（＝ダイオードＤ１のカソード・ア
ノード間電位差）を、図１の実施例と同様なコンパレー
タ（図示省略）で監視して電流の逆流状態を検出し、ク
ロックの切換えすなわちＰＷＭ制御モードからＰＦＭ制
御モードへの切換えを行なうようにしたものである。ま
た、この切換え制御信号を利用して上記同期整流用ＭＯ
ＳＦＥＴ Ｑ２をカットオフ状態にさせる制御も行なう
ことができる。なお、電流逆流状態の検出は同期整流用
ＭＯＳＦＥＴＱ２がオン状態にて行なわれるが、この場
合にもＭＯＳＦＥＴ Ｑ２がオン抵抗を有しているの
で、そのオン抵抗によって生じる電位差を検出して切換
えを行なうことができる。
【００３０】また、図８は同期整流型昇圧コンバータに
適用した実施例、図９は同期整流型昇降圧コンバータに
適用した実施例であり、それぞれＭＯＳＦＥＴ Ｑ２の
ソース・ドレイン間電位差（＝ダイオードＤ１のカソー
ド・アノード間電位差）を検出してクロックの切換え行
なうようにしている。なお、図９の昇降圧コンバータ
は、昇圧コンバータにおけるインダクタＬ１と直列かつ
スイッチＭＯＳＦＥＴＱ１と並列に、直列形態の容量Ｃ
２とインダクタＬ２を挿入したもので、変圧率Ｍは、ス
イッチＭＯＳＦＥＴ Ｑ１のクロックのオンパルスのデ
ューティ比をＤとすると、Ｍ＝Ｄ／（１−Ｄ）で表され
る。
適用した実施例、図９は同期整流型昇降圧コンバータに
適用した実施例であり、それぞれＭＯＳＦＥＴ Ｑ２の
ソース・ドレイン間電位差（＝ダイオードＤ１のカソー
ド・アノード間電位差）を検出してクロックの切換え行
なうようにしている。なお、図９の昇降圧コンバータ
は、昇圧コンバータにおけるインダクタＬ１と直列かつ
スイッチＭＯＳＦＥＴＱ１と並列に、直列形態の容量Ｃ
２とインダクタＬ２を挿入したもので、変圧率Ｍは、ス
イッチＭＯＳＦＥＴ Ｑ１のクロックのオンパルスのデ
ューティ比をＤとすると、Ｍ＝Ｄ／（１−Ｄ）で表され
る。
【００３１】図１０には、本発明を降圧型ＤＣ−ＤＣコ
ンバータに適用した場合の他の実施例を示す。図１の実
施例では、ダイオードＤ１のカソード・アノード間電位
差を検出してクロックの切換えを行なうのに対し、図１
０の実施例は、スイッチＭＯＳＦＥＴ Ｑ１のソース・
ドレイン間電位差を検出してクロックの切換えすなわち
ＰＷＭ制御モードからＰＦＭ制御モードへの切換えを行
なうようにしたものである。また、この実施例では、ス
イッチＭＯＳＦＥＴ Ｑ１がオンされた直後のソース・
ドレイン間電位差を演算増幅器等により検出して負荷電
流を判定し、負荷電流の大きさに応じてクロックのパル
ス幅制御を行なうことも可能である。
ンバータに適用した場合の他の実施例を示す。図１の実
施例では、ダイオードＤ１のカソード・アノード間電位
差を検出してクロックの切換えを行なうのに対し、図１
０の実施例は、スイッチＭＯＳＦＥＴ Ｑ１のソース・
ドレイン間電位差を検出してクロックの切換えすなわち
ＰＷＭ制御モードからＰＦＭ制御モードへの切換えを行
なうようにしたものである。また、この実施例では、ス
イッチＭＯＳＦＥＴ Ｑ１がオンされた直後のソース・
ドレイン間電位差を演算増幅器等により検出して負荷電
流を判定し、負荷電流の大きさに応じてクロックのパル
ス幅制御を行なうことも可能である。
【００３２】図１１には、本発明を昇圧型ＤＣ−ＤＣコ
ンバータに適用した場合の他の実施例を示す。昇圧型Ｄ
Ｃ−ＤＣコンバータでは、入力電圧端子Ｖｉｎと接地点
との間にインダクタＬ１とスイッチＭＯＳＦＥＴ Ｑ１
が直列に接続され、Ｌ１とＱ１の接続ノードｎ１と出力
端子ＯＵＴとの間にダイオードＤ１が、また出力端子Ｏ
ＵＴと接地点との間にフィルタ容量Ｃ１が接続されてお
り、スイッチＭＯＳＦＥＴ Ｑ１がコントロール回路１
０からのクロックによってスイッチングされることによ
り、オンのときはインダクタＬ１からＭＯＳＦＥＴ Ｑ
１に電流が流れ、Ｑ１がオフのときはインダクタＬ１か
らダイオードＤ１に向かって電流が流れることによって
フィルタ容量Ｃ１に電荷が蓄積され、昇圧した電圧が出
力される。
ンバータに適用した場合の他の実施例を示す。昇圧型Ｄ
Ｃ−ＤＣコンバータでは、入力電圧端子Ｖｉｎと接地点
との間にインダクタＬ１とスイッチＭＯＳＦＥＴ Ｑ１
が直列に接続され、Ｌ１とＱ１の接続ノードｎ１と出力
端子ＯＵＴとの間にダイオードＤ１が、また出力端子Ｏ
ＵＴと接地点との間にフィルタ容量Ｃ１が接続されてお
り、スイッチＭＯＳＦＥＴ Ｑ１がコントロール回路１
０からのクロックによってスイッチングされることによ
り、オンのときはインダクタＬ１からＭＯＳＦＥＴ Ｑ
１に電流が流れ、Ｑ１がオフのときはインダクタＬ１か
らダイオードＤ１に向かって電流が流れることによって
フィルタ容量Ｃ１に電荷が蓄積され、昇圧した電圧が出
力される。
【００３３】この実施例のコンバータも、スイッチＭＯ
ＳＦＥＴ Ｑ１のソース・ドレイン間電位差を検出して
クロックの切換えすなわちＰＷＭ制御モードからＰＦＭ
制御モードへの切換えを行なうようにしたものである。
また、この実施例でも、図１０の実施例と同様に、スイ
ッチＭＯＳＦＥＴ Ｑ１のオン直後のソース・ドレイン
間電位差を検出して負荷電流を判定し、負荷電流の大き
さに応じてクロックのパルス幅制御を行なうこともでき
る。なお、昇圧型ＤＣ−ＤＣコンバータにおいてもダイ
オードＤ１のカソード・アノード間電位差を検出してク
ロックの切換えを行なうように構成することも可能であ
る。
ＳＦＥＴ Ｑ１のソース・ドレイン間電位差を検出して
クロックの切換えすなわちＰＷＭ制御モードからＰＦＭ
制御モードへの切換えを行なうようにしたものである。
また、この実施例でも、図１０の実施例と同様に、スイ
ッチＭＯＳＦＥＴ Ｑ１のオン直後のソース・ドレイン
間電位差を検出して負荷電流を判定し、負荷電流の大き
さに応じてクロックのパルス幅制御を行なうこともでき
る。なお、昇圧型ＤＣ−ＤＣコンバータにおいてもダイ
オードＤ１のカソード・アノード間電位差を検出してク
ロックの切換えを行なうように構成することも可能であ
る。
【００３４】以上説明したように、上記実施例は、負荷
が重いときはＰＷＭ制御を行ない、負荷が軽いときはＰ
ＦＭ制御を行なうようにＤＣ−ＤＣコンバータを構成す
るとともに、クロックによってスイッチング動作されて
インダクタもしくはダイオードに電流を流したり遮断し
たりするスイッチ素子もしくはダイオードの両端子の電
位差を検出する電位差検出手段を設け、該電位差検出手
段の出力に基づいてＰＷＭ制御回路から出力されるクロ
ックとＰＦＭ制御回路から出力されるクロックの切換え
を行なうようにしたので、負荷に応じてＰＷＭ制御また
はＰＦＭ制御を行なうため、高負荷時および軽負荷時の
いずれにおいても効率の高い電圧変換動作が可能である
と共に、負荷電流検出用抵抗を用いずにＰＷＭ制御クロ
ックとＰＦＭ制御クロックの切換えを行なうことができ
るため、外付け部品を減らして実装効率を向上させるこ
とができ、かつ電力損失を低減することができるという
効果がある。
が重いときはＰＷＭ制御を行ない、負荷が軽いときはＰ
ＦＭ制御を行なうようにＤＣ−ＤＣコンバータを構成す
るとともに、クロックによってスイッチング動作されて
インダクタもしくはダイオードに電流を流したり遮断し
たりするスイッチ素子もしくはダイオードの両端子の電
位差を検出する電位差検出手段を設け、該電位差検出手
段の出力に基づいてＰＷＭ制御回路から出力されるクロ
ックとＰＦＭ制御回路から出力されるクロックの切換え
を行なうようにしたので、負荷に応じてＰＷＭ制御また
はＰＦＭ制御を行なうため、高負荷時および軽負荷時の
いずれにおいても効率の高い電圧変換動作が可能である
と共に、負荷電流検出用抵抗を用いずにＰＷＭ制御クロ
ックとＰＦＭ制御クロックの切換えを行なうことができ
るため、外付け部品を減らして実装効率を向上させるこ
とができ、かつ電力損失を低減することができるという
効果がある。
【００３５】また、上記電位差検出手段として、オフセ
ットを有するコンパレータを用いたので、負荷の変動に
対するコンパレータの応答を早くすることができるとい
う効果がある。
ットを有するコンパレータを用いたので、負荷の変動に
対するコンパレータの応答を早くすることができるとい
う効果がある。
【００３６】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、図
７〜図９の同期整流型コンバータにおいても、図１０及
び図１１の実施例のように、スイッチＭＯＳＦＥＴＱ１
のソース・ドレイン間電位差を検出して負荷電流を判定
し、負荷電流の大きさに応じてクロックのパルス幅制御
を行なうようにしてもよい。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、図
７〜図９の同期整流型コンバータにおいても、図１０及
び図１１の実施例のように、スイッチＭＯＳＦＥＴＱ１
のソース・ドレイン間電位差を検出して負荷電流を判定
し、負荷電流の大きさに応じてクロックのパルス幅制御
を行なうようにしてもよい。
【００３７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００３８】すなわち、ＤＣ−ＤＣコンバータにおい
て、外付け部品を設けたり、電力損失を生じさせること
なく負荷電流の大きさを検出することができるととも
に、高負荷時および軽負荷時のいずれにおいても効率の
高い電圧変換を行なうことができる。
て、外付け部品を設けたり、電力損失を生じさせること
なく負荷電流の大きさを検出することができるととも
に、高負荷時および軽負荷時のいずれにおいても効率の
高い電圧変換を行なうことができる。
【図１】本発明を降圧型ＤＣ−ＤＣコンバータに適用し
た場合の一実施例を示す回路図。
た場合の一実施例を示す回路図。
【図２】実施例のＤＣ−ＤＣコンバータにおけるＰＷＭ
制御モードからＰＦＭ制御モードへ移行する場合のタイ
ミングおよび各部の電流、電圧波形を示すタイミングチ
ャート。
制御モードからＰＦＭ制御モードへ移行する場合のタイ
ミングおよび各部の電流、電圧波形を示すタイミングチ
ャート。
【図３】ＰＷＭ制御モードのときの負荷電流と変換効率
との関係を示す特性図。
との関係を示す特性図。
【図４】ＰＦＭ制御モードのときの負荷電流と変換効率
との関係を示す特性図。
との関係を示す特性図。
【図５】図１の実施例における論理回路の具体例を示す
回路図。
回路図。
【図６】図５の論理回路の動作を説明するためのタイミ
ングチャート。
ングチャート。
【図７】本発明を同期整流型降圧ＤＣ−ＤＣコンバータ
に適用した場合の一実施例を示す回路図。
に適用した場合の一実施例を示す回路図。
【図８】本発明を同期整流型昇圧ＤＣ−ＤＣコンバータ
に適用した場合の一実施例を示す回路図。
に適用した場合の一実施例を示す回路図。
【図９】本発明を同期整流型昇降圧ＤＣ−ＤＣコンバー
タに適用した場合の一実施例を示す回路図。
タに適用した場合の一実施例を示す回路図。
【図１０】本発明を降圧型ＤＣ−ＤＣコンバータに適用
した場合の他の実施例を示す回路図。
した場合の他の実施例を示す回路図。
【図１１】本発明を昇圧型ＤＣ−ＤＣコンバータに適用
した場合の一実施例を示す回路図。
した場合の一実施例を示す回路図。
【符号の説明】
１０ スイッチング制御回路
１１ ＰＷＭ制御回路
１２ ＰＦＭ制御回路
１３ クロックの切換えスイッチ
１４ コンパレータ（電位差検出手段）
１５ 論理回路
フロントページの続き
(56)参考文献 特開 平７−143741（ＪＰ，Ａ)
特開 平９−215319（ＪＰ，Ａ)
特開 平９−201053（ＪＰ，Ａ)
特開 平９−163736（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H02M 3/155
H02J 3/18
H03K 19/096
Claims (5)
- 【請求項１】 出力端子に接続された容量素子と、該容
量素子に対して充電電流を供給するためのインダクタ
と、該インダクタに流れる電流のパスを切り換えるため
のスイッチ素子と、該スイッチ素子がオフ状態のときに
上記インダクタに流れる電流を流すための整流素子と、
上記スイッチ素子をスイッチング動作させるクロック信
号を形成するスイッチング制御回路とを備えた電圧変換
回路であって、上記スイッチ素子 の両端子間の電位差を検出して動作モ
ードの切換えを行なうための信号を形成する電位差検出
手段を有し、 上記スイッチ素子を構成するＭＯＳＦＥＴがオンされた
直後の該ＭＯＳＦＥＴのソース・ドレイン間電位差を検
出して負荷電流を判定し、該負荷電流の大きさに応じて
クロックのパルス幅制御を行う ことを特徴とする電圧変
換回路。 - 【請求項２】 上記スイッチング制御回路は、上記スイ
ッチ素子のスイッチングを行なわせるクロック信号のパ
ルス幅を負荷電流の大きさに応じて変化させるＰＷＭ制
御回路と、上記クロック信号の周波数を負荷電流の大き
さに応じて変化させるＰＦＭ制御回路とを備え、上記電
位差検出手段の出力に基づいて上記ＰＷＭ制御回路から
出力されるクロックと上記ＰＦＭ制御回路から出力され
るクロックの切換えを行なうように構成されてなること
を特徴とする請求項１に記載の電圧変換回路。 - 【請求項３】 上記電位差検出手段は、オフセットを有
するコンパレータにより構成されてなることを特徴とす
る請求項１または２のいずれか１項に記載の電圧変換回
路。 - 【請求項４】 上記スイッチング制御回路および上記電
位差検出手段は一つの半導体チップ上に半導体集積回路
として構成され、上記容量素子と上記インダクタと上記
スイッチ素子および上記整流素子は上記半導体集積回路
の外付け素子として接続されてなることを特徴とする請
求項１、２または３のいずれか１項に記載の電圧変換回
路。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
電圧変換回路を含んでなる電源回路が搭載されてなるこ
とを特徴とする携帯用電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23843397A JP3511195B2 (ja) | 1997-09-03 | 1997-09-03 | 電圧変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23843397A JP3511195B2 (ja) | 1997-09-03 | 1997-09-03 | 電圧変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1189222A JPH1189222A (ja) | 1999-03-30 |
| JP3511195B2 true JP3511195B2 (ja) | 2004-03-29 |
Family
ID=17030151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23843397A Expired - Fee Related JP3511195B2 (ja) | 1997-09-03 | 1997-09-03 | 電圧変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3511195B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100927649B1 (ko) * | 2007-11-26 | 2009-11-20 | 한국전자통신연구원 | 직류 전압 컨버터 |
| US7759911B2 (en) | 2005-05-09 | 2010-07-20 | Rohm Co., Ltd. | Switching regulator with reverse current detecting transistor |
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| JP4110926B2 (ja) | 2002-07-11 | 2008-07-02 | 富士電機デバイステクノロジー株式会社 | Ｄｃ−ｄｃコンバータ |
| JP4217950B2 (ja) * | 2002-07-26 | 2009-02-04 | 富士電機デバイステクノロジー株式会社 | Ｄｃ／ｄｃコンバータの制御方法 |
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