JP2010051114A - スイッチングレギュレータ - Google Patents
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Abstract
【解決手段】ドライバ回路5は、負荷電流判定回路6から、負荷電流ioutが所定値io1以上であることを示す信号が入力されると、オン抵抗が小さいスイッチングトランジスタM1及び同期整流用トランジスタM2を使用してスイッチング動作を行わせると共に、オン抵抗が大きいスイッチングトランジスタM3及び同期整流用トランジスタM4をそれぞれオフさせて遮断状態にし、負荷電流判定回路6から、負荷電流ioutが所定値io1未満であることを示す信号が入力されると、スイッチングトランジスタM3及び同期整流用トランジスタM4を使用してスイッチング動作を行わせると共に、スイッチングトランジスタM1及び同期整流用トランジスタM2をそれぞれオフさせて遮断状態にする。
【選択図】図1
Description
スイッチングレギュレータの制御方式には、大きく2つの方式が知られている。1つはスイッチング周波数が一定で、スイッチングトランジスタのオン時間を変化させることで出力電圧が一定になるように制御するPWM(pulse width modulation)制御方式であり、もう1つはスイッチングトランジスタのオン時間が一定で、スイッチング周波数を変化させて出力電圧が一定になるように制御するPFM(pulse frequency modulation)制御方式である。
しかし、PWM制御方式では、軽負荷でも一定周期でスイッチングトランジスタのオン/オフ制御を行うため、負荷電流が小さくなるにしたがって、ゲート容量の充放電による電力損失の影響が大きくなり電力変換効率が低下する。また、PFM制御方式では、軽負荷になるほど周波数が低くなるため、ゲート容量の充放電による電力損失は小さくなり、軽負荷に対してはPWM制御方式よりも電力変換効率が高かった。
制御電極に入力された制御信号に応じてスイッチングを行う第1のスイッチングトランジスタと、
制御電極に入力された制御信号に応じてスイッチングを行う、前記第1のスイッチングトランジスタよりもオン抵抗が大きい第2のスイッチングトランジスタと、
前記第1又は第2のスイッチングトランジスタのスイッチングによって前記入力電圧による充電が行われるインダクタと、
該インダクタの放電を行う整流素子と、
前記出力電圧が前記所定の定電圧になるように、前記第1及び第2の各スイッチングトランジスタに対するスイッチング制御を行う制御回路部と、
を備え、
前記制御回路部は、前記第1のスイッチングトランジスタを使用してスイッチング動作を行ったときの第1電力変換効率が、前記第2のスイッチングトランジスタを使用してスイッチング動作を行ったときの第2電力変換効率以上である場合、前記第1のスイッチングトランジスタに対してのみ前記スイッチング動作を行わせ、前記第1電力変換効率が前記第2電力変換効率未満である場合は、前記第2のスイッチングトランジスタに対してのみ前記スイッチング動作を行わせるものである。
制御電極に入力された制御信号に応じてスイッチングを行う第1のスイッチングトランジスタと、
制御電極に入力された制御信号に応じてスイッチングを行う、前記第1のスイッチングトランジスタよりもオン抵抗が大きい第2のスイッチングトランジスタと、
前記第1又は第2のスイッチングトランジスタのスイッチングによって前記入力電圧による充電が行われるインダクタと、
前記第1のスイッチングトランジスタと相反するスイッチング動作を行って該インダクタの放電を行う第1の同期整流用トランジスタと、
前記第2のスイッチングトランジスタと相反するスイッチング動作を行って前記インダクタの放電を行う、前記第1の同期整流用トランジスタよりもオン抵抗が大きい第2の同期整流用トランジスタと、
前記出力電圧が前記所定の定電圧になるように、前記第1及び第2の各スイッチングトランジスタに対してスイッチング制御を行うと共に、前記第1及び第2の各同期整流用トランジスタに対して前記第1及び第2の各スイッチングトランジスタと相反するスイッチング動作を行わせる制御回路部と、
を備え、
前記制御回路部は、前記第1のスイッチングトランジスタを使用して前記スイッチング動作を行わせたときの第1電力変換効率が、前記第2のスイッチングトランジスタを使用して前記スイッチング動作を行わせたときの第2電力変換効率以上である場合、前記第1のスイッチングトランジスタ及び前記第1の同期整流用トランジスタに対してのみ前記スイッチング動作を行わせ、前記第1電力変換効率が前記第2電力変換効率未満である場合は、前記第2のスイッチングトランジスタ及び前記第2の同期整流用トランジスタに対してのみ前記スイッチング動作を行わせるものである。
第1の実施の形態.
図1は、本発明の第1の実施の形態におけるスイッチングレギュレータの回路構成例を示した図である。
図1において、スイッチングレギュレータ1は、入力端子INに入力された入力電圧Vinを所定の定電圧に変換し、出力電圧Voutとして出力端子OUTから負荷10に出力する同期整流方式の降圧型スイッチングレギュレータである。
スイッチングレギュレータ1は、入力電圧Vinの出力制御を行うためのスイッチング動作を行うPMOSトランジスタからなるスイッチングトランジスタM1及びM3と、NMOSトランジスタからなる同期整流用トランジスタM2及びM4とを備えている。
制御回路4は、誤差増幅回路3からの誤差電圧Veを所定の方法でPWM変調又はPFM変調してパルス信号Spwを生成しドライバ回路5に出力する。パルス信号Spwは、PWM変調して生成された場合は、一定の周波数で誤差増幅回路3からの誤差電圧Veに応じたパルス幅を有する信号であり、PFM変調して生成された場合は、一定のパルス幅で誤差増幅回路3からの誤差電圧Veに応じた周波数を有する信号になる。
ドライバ回路5は、入力されたパルス信号Spwを基に制御信号PS1、PS2、NS1及びNS2をそれぞれ生成し、スイッチングトランジスタM1及びM3の各ゲートに制御信号PS1及びPS2を対応して出力すると共に、同期整流用トランジスタM2及びM4の各ゲートに制御信号NS1及びNS2を対応して出力し、スイッチングトランジスタM1,M3及び同期整流用トランジスタM2,M4の駆動制御を行う。
スイッチングトランジスタM1及び同期整流用トランジスタM2を使用している場合と、スイッチングトランジスタM3及び同期整流用トランジスタM4を使用している場合とで電力変換効率が同じになるときは、スイッチングトランジスタM1及び同期整流用トランジスタM2での損失と、スイッチングトランジスタM3及び同期整流用トランジスタM4での損失が等しいときである。
そこで、スイッチングトランジスタM1と同期整流用トランジスタM2のオン抵抗の合成出力インピーダンスをr1とし、スイッチングトランジスタM1と同期整流用トランジスタM2の合成ゲート容量をc1とする。同様に、スイッチングトランジスタM3と同期整流用トランジスタM4のオン抵抗の合成出力インピーダンスをr2とし、スイッチングトランジスタM3と同期整流用トランジスタM4の合成ゲート容量をc2とする。
P1=iout2×t×r1+f×c1………………(1)
また、スイッチングトランジスタM3と同期整流用トランジスタM4が動作しているときの損失P2は、下記(2)式のようになる。
P2=iout2×t×r2+f×c2………………(2)
iout2×t×r1+f×c1=iout2×t×r2+f×c2………………(3)
io12×t×r1+f×c1=io12×t×r2+f×c2………(4)
前記(4)式から下記(5)式が得られる。
io12=f×(c2−c1)/{t×(r1−r2)}………………(5)
io12=f×c2/(t×r1)………………(6)
io13=f×c2/(M×r1)………………(7)
また、制御回路4がPFM制御を行う場合は、オン時間tが固定されており、スイッチング周波数fは負荷電流ioutに比例するため、該比例定数をNとするとf=N×io1になる。これを前記(6)式に代入すると、下記(8)式が得られ、電流値io1を求めることができる。
io1=N×c2/(t×r1)………………(8)
前記第1の実施の形態では、負荷電流ioutに応じてスイッチングトランジスタと同期整流用トランジスタを選択して使用するようにしたが、PFM制御を行う場合、スイッチング周波数fに応じてスイッチングトランジスタと同期整流用トランジスタを選択して使用するようにしてもよく、このようにしたものを本発明の第2の実施の形態とする。
図2は、本発明の第2の実施の形態におけるスイッチングレギュレータの回路構成例を示した図である。なお、図2では、図1と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図1との相違点のみ説明する。
図2において、スイッチングレギュレータ1aは、入力端子INに入力された入力電圧Vinを所定の定電圧に変換し、出力電圧Voutとして出力端子OUTから負荷10に出力する同期整流方式の降圧型スイッチングレギュレータである。
周波数判定回路12は、PFM制御回路11から出力されたパルス信号Spwの周波数を検出し、該周波数が所定値f1以上であるか否かを判定して該判定結果を示す信号をドライバ回路5に出力する。
前記第1の実施の形態で述べたように、スイッチングトランジスタM1と同期整流用トランジスタM2を使用して動作している場合と、スイッチングトランジスタM3と同期整流用トランジスタM4を使用して動作している場合とで、同じ電力変換効率になるときは、スイッチングトランジスタM1と同期整流用トランジスタM2での損失と、スイッチングトランジスタM3と同期整流用トランジスタM4での損失が等しいときであることから、前記(3)式までは前記第1の実施の形態の場合と同様である。そこで、前記(3)式のスイッチング周波数fを所定値f1とすると、下記(9)式を得ることができる。
f1=iout2×t×(r2−r1)/(c1−c2)………………(9)
f1=iout2×t×r1/c2………………(10)
f1=N2×c2/(t×r1)………………(11)
前記第1の実施の形態では、負荷電流ioutに応じてスイッチングトランジスタと同期整流用トランジスタを選択して使用するようにしたが、PWM制御を行う場合、パルス信号Spwのパルス幅に応じてスイッチングトランジスタと同期整流用トランジスタを選択して使用するようにしてもよく、このようにしたものを本発明の第3の実施の形態とする。
図3は、本発明の第3の実施の形態におけるスイッチングレギュレータの回路構成例を示した図である。なお、図3では、図1と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図1との相違点のみ説明する。
図3において、スイッチングレギュレータ1bは、入力端子INに入力された入力電圧Vinを所定の定電圧に変換し、出力電圧Voutとして出力端子OUTから負荷10に出力する同期整流方式の降圧型スイッチングレギュレータである。
所定値t1とは、スイッチングトランジスタM1と同期整流用トランジスタM2を使用してスイッチング動作を行った場合の第1電力変換効率と、スイッチングトランジスタM3と同期整流用トランジスタM4を使用してスイッチング動作を行った場合の第2電力変換効率がほぼ等しくなるときのパルス信号Spwにおける前記パルスのパルス幅の値であり、該パルス幅はスイッチングトランジスタがオンするオン時間tを示している。パルス幅判定回路22は、例えば、オン時間tが所定値t1以上である場合はハイレベルの信号を出力し、オン時間tが所定値t1未満である場合はローレベルの信号を出力する。
前記第1の実施の形態で述べたように、スイッチングトランジスタM1と同期整流用トランジスタM2を使用して動作している場合と、スイッチングトランジスタM3と同期整流用トランジスタM4を使用して動作している場合とで、同じ電力変換効率になるときは、スイッチングトランジスタM1と同期整流用トランジスタM2での損失と、スイッチングトランジスタM3と同期整流用トランジスタM4での損失が等しいときであることから、前記(3)式までは前記第1の実施の形態の場合と同様である。そこで、前記(3)式のオン時間tを所定値t1とすると、下記(12)式を得ることができる。
t1=f×(c2−c1)/{iout2×(r1−r2)}………(12)
t1=f×c2/(iout2×r1)………………(13)
t1=M2×f×c2/r1………………(14)
2 基準電圧発生回路
3 誤差増幅回路
4 制御回路
5 ドライバ回路
6 負荷電流判定回路
10 負荷
11 PFM制御回路
12 周波数判定回路
21 PWM制御回路
22 パルス幅判定回路
M1,M3 スイッチングトランジスタ
M2,M4 同期整流用トランジスタ
L1 インダクタ
Co 出力コンデンサ
R1,R2 抵抗
Claims (10)
- 入力端子に入力された入力電圧を、所定の定電圧に変換して出力電圧として出力端子から出力するスイッチングレギュレータにおいて、
制御電極に入力された制御信号に応じてスイッチングを行う第1のスイッチングトランジスタと、
制御電極に入力された制御信号に応じてスイッチングを行う、前記第1のスイッチングトランジスタよりもオン抵抗が大きい第2のスイッチングトランジスタと、
前記第1又は第2のスイッチングトランジスタのスイッチングによって前記入力電圧による充電が行われるインダクタと、
該インダクタの放電を行う整流素子と、
前記出力電圧が前記所定の定電圧になるように、前記第1及び第2の各スイッチングトランジスタに対するスイッチング制御を行う制御回路部と、
を備え、
前記制御回路部は、前記第1のスイッチングトランジスタを使用してスイッチング動作を行ったときの第1電力変換効率が、前記第2のスイッチングトランジスタを使用してスイッチング動作を行ったときの第2電力変換効率以上である場合、前記第1のスイッチングトランジスタに対してのみ前記スイッチング動作を行わせ、前記第1電力変換効率が前記第2電力変換効率未満である場合は、前記第2のスイッチングトランジスタに対してのみ前記スイッチング動作を行わせることを特徴とするスイッチングレギュレータ。 - 入力端子に入力された入力電圧を、所定の定電圧に変換して出力電圧として出力端子から出力するスイッチングレギュレータにおいて、
制御電極に入力された制御信号に応じてスイッチングを行う第1のスイッチングトランジスタと、
制御電極に入力された制御信号に応じてスイッチングを行う、前記第1のスイッチングトランジスタよりもオン抵抗が大きい第2のスイッチングトランジスタと、
前記第1又は第2のスイッチングトランジスタのスイッチングによって前記入力電圧による充電が行われるインダクタと、
前記第1のスイッチングトランジスタと相反するスイッチング動作を行って該インダクタの放電を行う第1の同期整流用トランジスタと、
前記第2のスイッチングトランジスタと相反するスイッチング動作を行って前記インダクタの放電を行う、前記第1の同期整流用トランジスタよりもオン抵抗が大きい第2の同期整流用トランジスタと、
前記出力電圧が前記所定の定電圧になるように、前記第1及び第2の各スイッチングトランジスタに対してスイッチング制御を行うと共に、前記第1及び第2の各同期整流用トランジスタに対して前記第1及び第2の各スイッチングトランジスタと相反するスイッチング動作を行わせる制御回路部と、
を備え、
前記制御回路部は、前記第1のスイッチングトランジスタを使用して前記スイッチング動作を行わせたときの第1電力変換効率が、前記第2のスイッチングトランジスタを使用して前記スイッチング動作を行わせたときの第2電力変換効率以上である場合、前記第1のスイッチングトランジスタ及び前記第1の同期整流用トランジスタに対してのみ前記スイッチング動作を行わせ、前記第1電力変換効率が前記第2電力変換効率未満である場合は、前記第2のスイッチングトランジスタ及び前記第2の同期整流用トランジスタに対してのみ前記スイッチング動作を行わせることを特徴とするスイッチングレギュレータ。 - 前記出力端子から出力される負荷電流の検出を行い、該負荷電流が所定の電流値以上であるか否かの判定を行う負荷電流判定回路部を備え、前記制御回路部は、該負荷電流判定回路部によって前記負荷電流が所定の電流値以上であると判定されると、前記第1のスイッチングトランジスタを使用して前記スイッチング動作を行わせ、前記負荷電流判定回路部によって前記負荷電流が所定の電流値未満であると判定されると、前記第2のスイッチングトランジスタを使用して前記スイッチング動作を行わせることを特徴とする請求項1又は2記載のスイッチングレギュレータ。
- 前記所定の電流値は、前記第1電力変換効率と前記第2電力変換効率が等しくなるときの前記負荷電流の電流値であることを特徴とする請求項3記載のスイッチングレギュレータ。
- 前記第1及び第2の各スイッチングトランジスタに対してPFM制御を行うために前記制御回路部によって生成されたパルス信号の周波数の検出を行い、該周波数が第1の所定値以上であるか否かの判定を行う周波数判定回路部を備え、前記制御回路部は、該周波数判定回路部によって前記周波数が第1の所定値以上であると判定されると、前記第1のスイッチングトランジスタを使用して前記スイッチング動作を行わせ、前記周波数判定回路部によって前記周波数が第1の所定値未満であると判定されると、前記第2のスイッチングトランジスタを使用して前記スイッチング動作を行わせることを特徴とする請求項1又は2記載のスイッチングレギュレータ。
- 前記第1の所定値は、前記第1電力変換効率と前記第2電力変換効率が等しくなるときの前記周波数の値であることを特徴とする請求項5記載のスイッチングレギュレータ。
- 前記第1及び第2の各スイッチングトランジスタに対してPWM制御を行うために前記制御回路部によって生成されたパルス信号のパルス幅の検出を行い、前記第1及び第2の各スイッチングトランジスタをオンさせるためのパルスのパルス幅が第2の所定値以上であるか否かの判定を行うパルス幅判定回路部を備え、前記制御回路部は、該パルス幅判定回路部によって前記パルス幅が第2の所定値以上であると判定されると、前記第1のスイッチングトランジスタを使用して前記スイッチング動作を行わせ、前記パルス幅判定回路部によって前記パルス幅が第2の所定値未満であると判定されると、前記第2のスイッチングトランジスタを使用して前記スイッチング動作を行わせることを特徴とする請求項1、2、5又は6記載のスイッチングレギュレータ。
- 前記第2の所定値は、前記第1電力変換効率と前記第2電力変換効率が等しくなるときの前記パルス幅であることを特徴とする請求項7記載のスイッチングレギュレータ。
- 前記第1及び第2の各スイッチングトランジスタは、MOSトランジスタであり、前記第2のスイッチングトランジスタは、ゲート容量が前記第1のスイッチングトランジスタよりも小さいことを特徴とする請求項1、2、3、4、5、6、7又は8記載のスイッチングレギュレータ。
- 前記第1及び第2の各同期整流用トランジスタは、MOSトランジスタであり、前記第2の同期整流用トランジスタは、ゲート容量が前記第1の同期整流用トランジスタよりも小さいことを特徴とする請求項2記載のスイッチングレギュレータ。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012019682A (ja) * | 2010-06-10 | 2012-01-26 | Semiconductor Energy Lab Co Ltd | Dcdcコンバータ、電源回路及び半導体装置 |
WO2020103146A1 (zh) * | 2018-11-23 | 2020-05-28 | 华为技术有限公司 | 一种供电控制方法和装置 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0819250A (ja) * | 1994-06-27 | 1996-01-19 | Toyota Central Res & Dev Lab Inc | 電源装置 |
WO1997044884A1 (fr) * | 1996-05-21 | 1997-11-27 | Hitachi, Ltd. | Circuit d'alimentation a decoupage |
JPH1189222A (ja) * | 1997-09-03 | 1999-03-30 | Hitachi Ltd | 電圧変換回路 |
JP2004056982A (ja) * | 2002-07-24 | 2004-02-19 | Seiko Epson Corp | 電源回路 |
JP2004088820A (ja) * | 2002-08-22 | 2004-03-18 | Seiko Epson Corp | 電源回路 |
JP2008067505A (ja) * | 2006-09-07 | 2008-03-21 | Nec Electronics Corp | スイッチング電源装置およびスイッチング電源装置における制御方法 |
-
2008
- 2008-08-22 JP JP2008214090A patent/JP2010051114A/ja active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0819250A (ja) * | 1994-06-27 | 1996-01-19 | Toyota Central Res & Dev Lab Inc | 電源装置 |
WO1997044884A1 (fr) * | 1996-05-21 | 1997-11-27 | Hitachi, Ltd. | Circuit d'alimentation a decoupage |
JPH1189222A (ja) * | 1997-09-03 | 1999-03-30 | Hitachi Ltd | 電圧変換回路 |
JP2004056982A (ja) * | 2002-07-24 | 2004-02-19 | Seiko Epson Corp | 電源回路 |
JP2004088820A (ja) * | 2002-08-22 | 2004-03-18 | Seiko Epson Corp | 電源回路 |
JP2008067505A (ja) * | 2006-09-07 | 2008-03-21 | Nec Electronics Corp | スイッチング電源装置およびスイッチング電源装置における制御方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012019682A (ja) * | 2010-06-10 | 2012-01-26 | Semiconductor Energy Lab Co Ltd | Dcdcコンバータ、電源回路及び半導体装置 |
US9543835B2 (en) | 2010-06-10 | 2017-01-10 | Semiconductor Energy Laboratory Co., Ltd. | DC/DC converter, power supply circuit, and semiconductor device |
WO2020103146A1 (zh) * | 2018-11-23 | 2020-05-28 | 华为技术有限公司 | 一种供电控制方法和装置 |
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