CN1797604A - 半导体存储器装置的校正电路及其操作方法 - Google Patents

Abstract

一种半导体装置的校正电路以及一种驱动该校正电路的方法。该校正电路包括一PRBS产生器，用以在一集成电路内产生一数据图案而无需从外部接收数据；一PRBS测试器，用以比较一数据锁存器的输出信号以确定数据与选通的互锁操作是成功或失败，其中该数据锁存器用以选通及锁存一数据输入缓冲器的一输出信号；以及一校正单元，用以使用该PRBS测试器的输出信号校正一延迟时间至一预定单位。因而，甚至在封装组合后，可自由地校正制造过程、电压、温度等的变化。因此，可保证一系统的高频操作所需的设定/保持值，以及可减少用以校正这些值的产品制造校正所需的时间及资源。

Description

半导体存储器装置的校正电路及其操作方法

技术领域

本发明涉及一种半导体装置的校正电路及其驱动方法，特别是涉及一种半导体装置的校正电路及其驱动方法，其中可以下列方式获得一设定/保持值(set-up/hold value)而与制造过程、电压或温度的变化无关：如果该设定/保持值与一操作频率条件不兼容，则从内部输入数据，检查数据与选通的互锁是成功或失败，以及依据该检查结果相继地控制延迟时间。

背景技术

在一半导体装置的制造过程中，在一晶片上形成一组件之后，使用一熔丝选择实施一调整工作，以便依据制造过程或装置的变化控制一产品的一操作容限(operating margin)及一内部操作电压以及封装组合以完成一单一存储器单元。因为很难在封装组合前复制一实施存储器所操作的操作频率，所以在封装组合后藉由在一实际存储器装置所操作的操作频率下测试存储器以获得接口(例如：做为外部的一接口信道的数据、命令及地址接脚)所需的一设定/保持值，其中该设定/保持值是由一所谓封装字符(package character)的单一存储器单元所保持。该设定/保持值是一必要条件，该必要条件是必须获得的，以便保证在一集成电路中以高速经由一数据总线传送数据或信息。

图10是用以说明在现有技术中一半导体装置的一校正电路的方块图。

一数据输入缓冲器10比较数据DATA与一参考电压VREF，以及输出依据该比较结果输出输出信号Din及Dinb。

一数据选通缓冲器20传送一数据选通信号WDSQ至一数据锁存器30。

该数据锁存器30依据来自该数据选通缓冲器20的一信号WDQSp锁存来自该数据输入缓冲器10的信号Din及Dinb以及输出输出信号WDin及WDinb。

一写入驱动器40将该数据锁存器30所输出的数据WDin及WDinb经由一数据总线写入一存储器单元50。

在上述所构成的半导体装置的传统校正电路中，在要调整一设定/保持值的情况中，需要藉由控制该数据输入缓冲器10的延迟选择以校正对该数据锁存器30所输入的数据与选通信号间的差异，以及因而藉由在封装组合后实施一频率测试以校正一电路。然而，如果发生制造过程或装置的变化，必须重新实施这些程序。因此，会有浪费大量时间及资源的问题。

发明内容

因此，有鉴于上述问题而提出本发明，以及本发明的一目的在于提供一种半导体装置的校正电路及其驱动方法，其中可以下列方式减少校正时间：如果一设定/保持值与一操作频率条件不兼容，则从内部而非外部输入数据。

本发明的另一目的在于提供一种半导体装置的校正电路及其驱动方法，其中以下列方式可获得一设定/保持值而无视于制造过程、电压或温度的变化：如果该设定/保持值与一操作频率条件不兼容，则从内部输入数据，检查数据与选通的互锁是成功或失败，以及依据该检查结果相继地控制延迟时间。

为了完成上述目的，依据本发明的一观点，提供一种半导体装置的校正电路，其包括一数据输入缓冲器，用以校正输入数据的输出时间；一数据锁存器，用以依据一数据选通锁存该输入数据；一数据产生器，用以依据一致能信号加载一初始设定值，依据一时钟信号移位该已加载设定值以产生数据，及输入该已产生数据至该数据输入缓冲器；一数据测试器，用以依据一致能信号加载一初始设定值，依据一时钟信号移位该已加载设定值以产生数据，比较该已产生数据与该数据锁存器的输出数据，及依据该比较结果产生一预定标记信号；以及一校正单元，用以依据一标记信号及一重置信号产生一预定脉冲，依据该脉冲产生多个移位信号，及依据该脉冲校正该数据输入缓冲器的数据输出时间。

该数据输入缓冲器可以包括一比较器，用以比较该输入数据及一参考电压；以及一延迟单元，用以依据多个移位信号校正该比较器的输出信号的一延迟路径。

该延迟单元可以包括多个延迟装置，用以延迟该比较器的输出信号；以及多个切换装置，分别连接至该多个延迟装置的输出端及分别依据该多个移位信号来驱动，以设定一延迟路径。

该数据锁存器可以包括一比较器，用以依据该数据选通比较该数据输入缓冲器的输出数据以输出一预定信号；以及一锁存器，用以锁存该比较器的输出信号以输出一预定信号。

该数据产生器可以包括一设定单元，用以设定一初始值；多个线性回授移位缓存器，用以依据该致能信号加载一初始设定值，依据该时钟信号移位该已加载设定值，及输入该已产生数据至该数据输入缓冲器；以及一逻辑单元，用以逻辑地组合最后线性回授移位缓存器的输出及输入所述结果至一第一线性回授移位缓存器。

该线性移位缓存器可以包括多个加法器，用以依据该致能信号加载该设定单元的初始值，及相加所述已载入值与在前级中的线性移位缓存器的输出值；以及多个触发器，用以依据该时钟信号输出该加法器的输出信号。

该逻辑单元可以包括一XOR门，用以接收该加法器的输出信号及最后线性移位缓存器的触发器的输出信号。

该数据测试器可以包括一设定单元，用以设定一初始值；多个线性回授移位缓存器，用以依据该致能信号加载一初始设定值及依据该时钟信号移位该已加载设定值；一第一逻辑单元，用以逻辑地组合最后线性回授移位缓存器的输出，及输出该结果至该第一线性回授移位缓存器；以及一第二逻辑单元，用以逻辑地组合该第一逻辑单元的输出信号与该数据锁存器的输出信号，及依据该时钟信号输出该标记信号。

该线性移位缓存器可以包括多个加法器，用以依据该致能信号加载该设定单元的初始值，及相加所述已载入值与前级中的线性移位缓存器的输出值；以及多个触发器，用以依据该时钟信号输出该加法器的输出信号。

该第一逻辑单元可以包括一XOR门，用以接收该加法器的输出信号及最后线性移位缓存器的触发器的输出信号。

该第二逻辑单元可以包括一XOR门，用以逻辑地组合该第一逻辑单元的输出信号及该数据锁存器的输出信号；以及一触发器，用以依据该时钟信号输出该XOR门的输出信号，因而产生该标记信号。

该校正单元可以包括一脉冲产生器，用以依据该重置信号及该标记信号产生一重置脉冲及一标记脉冲；以及一移位单元，用以依据该重置脉冲及该标记脉冲产生相继变迁的多个移位信号。

该脉冲产生器可以包括一第一反向延迟单元，用以反向及延迟该重置信号；一第一与非门，用以使用该重置信号及该第一反向延迟单元的输出信号以产生该重置脉冲；一第二反向延迟单元，用以反向及延迟该标记信号；以及一第二与非门，用以使用该标记信号及该第二反向延迟单元的输出信号以产生该标记脉冲。

该移位单元可以包括多个移位器，其中在一初始状态中输出没有通过所述移位器的移位信号，以及每当使该重置脉冲及该标记脉冲致能时，相继地驱动该多个移位器，进而以连续方式输出该多个移位信号。

所述移位器可以包括一第一转移栅极，用以依据该标记脉冲转移一输入信号；一锁存器，用以锁存该第一转移栅极所输出的信号；一第二转移栅极，用以依据该标记脉冲与该第一转移栅极交替地操作以转移该锁存器的输出信号；以及一与非门，用以接收该重置信号及该第二转移栅极所输出的信号。

依据本发明的另一观点，提供一种半导体装置的校正电路，其包括一数据输入缓冲器，用以校正输入数据的输出时间；一数据锁存器，用以依据一数据选通锁存该数据输入缓冲器所输出的数据；一数据产生器，用以依据一致能信号产生数据，及输入该已产生数据至该数据输入缓冲器；一测试器，用以依据该致能信号产生数据，及比较该已产生数据与该数据锁存器的输出数据以测试该数据及选通的互锁操作；以及一校正单元，用以依据该测试器的输出信号产生多个移位信号，及依据所述移位信号校正该数据输入缓冲器的数据输出时间。

依据本发明的又一观点，提供一种驱动一半导体装置的校正电路的方法，其包括下列步骤：(a)允许一数据输入缓冲器从外部比较输入数据与一参考电压及经由一初始延迟路径输出该结果数据；(b)允许一数据锁存器依据一数据选通锁存该数据输入缓冲器的输出数据；(c)储存该数据锁存器的输出数据于一存储器单元中，以测量一设定/保持值；(d)如果设定/保持值与一操作频率条件不兼容，则依据一致能信号加载一初始设定值至多个线性回授移位缓存器，所述线性回授移位缓存器构成一数据产生器及一数据测试器，及依据一时钟信号移位已加载至所述线性回授移位缓存器的值；(e)输入该数据产生器的最后线性回授移位缓存器的输出数据，以做为该数据输入缓冲器的输入数据；(f)允许该数据输入缓冲器比较该数据产生器的输入数据与该参考电压及经由一延迟路径输出该结果数据；(g)允许一数据锁存器依据一数据选通锁存该数据输入缓冲器的输出数据；(h)比较该数据测试器的最后线性回授移位缓存器的输出数据与该数据锁存器的输出数据，及依据该时钟信号输出该结果标记信号；(i)依据该标记信号及该重置信号产生一标记脉冲及一重置脉冲；以及(j)依据该标记脉冲及该重置脉冲产生相继变迁的多个移位信号，及依据该移位信号校正该数据输入缓冲器的输出信号的延迟时间，因而校正一设定/保持值。

附图说明

图1是依据本发明的一实施例的一半导体装置的一校正电路的方块图；

图2是依据本发明的一实施例的用以组成一半导体装置的校正电路的数据输入缓冲器的详细电路图；

图3是依据本发明的一实施例的用以组成一半导体装置的校正电路的数据锁存器的详细电路图；

图4是依据本发明的一实施例的用以组成一半导体装置的校正电路的PRBS产生器的详细电路图；

图5是依据本发明的一实施例的用以组成一半导体装置的校正电路的PRBS测试器的详细电路图；

图6是依据本发明的一实施例的用以组成一半导体装置的校正电路的校正单元的详细电路图；

图7是依据本发明的一实施例的图6所示的脉冲产生器的详细电路图；

图8是依据本发明的一实施例的图6所示的移位单元的详细电路图；

图9是依据本发明的一实施例的图8所示的移位器的详细电路图；以及

图10是用以说明一半导体装置的一传统校正电路的方块图。

附图符号说明

10...数据输入缓冲器

20...数据选通缓冲器

30...数据锁存器

40...写入驱动器

50...存储器单元

100...数据输入缓冲器

102-105...延迟单元

106-109...反向器

110-113...转移栅极

114...反向器

115...反向器

200...数据选通缓冲器

201...比较器

202...锁存器

203...或非门

204...或非门

205...反向器

206...反向器

300...数据锁存器

301...加法器

302...触发器

303...加法器

304...触发器

305...加法器

306...触发器

307...加法器

308...触发器

310...设定单元

320...LFSR

330...LFSR

340...LFSR

350...LFSR

360...XOR门

400...写入驱动器

401...加法器

402...触发器

403...加法器

404...触发器

405...加法器

406...触发器

407...加法器

408...触发器

410...设定单元

460...XOR门

470...XOR门

500...存储器单元

501...反向延迟单元

502...与非门

503...反向延迟单元

504...与非门

510...脉冲产生器

520...移位单元

600...PRBS产生器

601...与非门

602...反向器

603...反向器

604...转移栅极

605...或非门

606...反向器

607...反向器

608...移位器

609...移位器

610...移位器

611...转移栅极

613...反向器

700...PRBS测试器

701...转移栅极

702...锁存器

703...反向器

704...转移栅极

705...与非门

706...反向器

707...反向器

800...校正单元

900...校正单元

CLK...时钟信号

DATA...数据

Din...输出信号

Dinb...输出信号

EN...致能信号

flag...标记信号

flagp...标记脉冲

flagpz...脉冲

in...输入信号

Out...输出信号

Outb...输出信号

pwrup...电源开启信号

Q...输出端

resetpz...脉冲

rst...重置信号

SEED...信号

shift<0:3>...移位信号

VREF...参考电压

WDin...输出信号

WDinb...输出信号

WDQSp...信号

WDSQ...数据选通信号

具体实施方式

将结合附图描述依据本发明的实施例。图1是依据本发明的一实施例的一半导体装置的一校正电路的方块图。

参考图1，一数据输入缓冲器100比较数据DATA及一参考电压VREF，以及依据所输出的比较结果控制输出信号Din及Dinb，以便藉由多个移位信号shift<0:3>控制其延迟路径。起初从外部输入数据DATA，以及然后如果数据接口所需的一设定/保持值与一操作频率条件不兼容，则在一电路内输入数据DATA。

一数据选通缓冲器200转移一数据选通信号WDSQ至一数据锁存器300。

该数据锁存器300依据来自该数据选通缓冲器200的一信号WDQSp锁存来自该数据输入缓冲器100的信号Din及Dinb以及输出输出信号WDin及WDinb。

一写入驱动器400经由一数据总线储存该数据锁存器300所输出的数据WDin及WDinb于一存储器单元500中。

一虚拟随机序列位(以下称为″PRBS″)产生器600包括多个线性回授移位缓存器(以下称为″LFSR″)，其分别由一加法器及一触发器所组成。在载入一初始值至该加法器之后，该产生器600依据一时钟信号CLK移位-写入已加载至每一LFSR的值，以及输入最后LFSR的值以做为该数据输入缓冲器100的数据DATA。

一PRBS测试器700包括多个LFSR，其分别由一加法器及一触发器所组成。该测试器700加载一初始值至该加法器，以及依据一时钟信号CLK移位-写入已载入每一LFSR的值。该PRBS测试器700还比较一由该加法器的输出信号与最后LFSR的触发器的输出信号所组合的信号与该数据锁存器300的输出信号WDin，以及依据该数据及该选通信号输出一标记信号″flag″。此时，如果该数据与该选通信号彼此不相同，则输出成为一低电平的标记信号″flag″，然而如果该两个信号彼此相同，则输出成为一高电平的标记信号″flag″。

一校正单元800依据一重置信号RESET及该PRBS测试单元700所输出的一标记信号″flag″产生一预定脉冲，以及依据该已产生脉冲产生所述移位信号shift<0:3>。藉由所述移位信号shift<0:3>来设定该数据输入缓冲器100的输出信号Din及Dinb的延迟路径。

图2是依据本发明的一实施例的用以组成一半导体装置的校正电路的数据输入缓冲器的详细电路图。

该数据输入缓冲器比较该参考电压VREF与该输入数据DATA，以及因而允许所述输出信号Din及Dinb的输出，以便藉由该校正单元800所输出的该多个移位信号shift<0:3>来控制所述延迟路径。

一比较器101依据一致能信号EN比较该参考电压VREF与该输入数据DATA。如果该输入数据DATA的电位高于该参考电压VREF，则使一输出端Q保持在低电平。如果该输入数据DATA的电位低于该参考电压VREF，则使该输出端Q保持在高电平。此时，起初从外部输入该数据DATA，然而该PRBS产生器600所输出的数据是从内部所输入的。该比较器101的输出端Q的电压电平的延迟时间是由多个延迟单元102至105所决定的。该多个延迟单元102至105的每一延迟单元例如是由多个反向器所构成。然而，经由该多个延迟单元102至105的延迟时间由转移栅极(transfer gate)110至113所决定，所述转移栅极110至113分别依据该多个移位信号shift<0:3>及由反向器106至109所反向的多个移位信号shift<0:3>来驱动。例如，如果依据该移位信号shift<1>及一经该反向器107的反向信号导通该转移栅极111，则该延迟时间系由该延迟单元102及103来决定。同时，所述延迟单元102至105的输出信号藉由一反向器114来反向，以及因而成为该输出信号Din，其中所述延迟单元102至105的延迟时间由所述转移栅极110至113来决定。该输出信号Din再次藉由一反向器115来反向，以及因而成为该输出信号Dinb。

图3是依据本发明的一实施例的用以组成一半导体装置的校正电路的数据锁存器的详细电路图。该数据锁存器依据来自该数据选通缓冲器200的信号WDQSp锁存来自该数据输入缓冲器100的信号Din及Dinb，以及输出所述输出信号WDin及WDinb。

一比较器201依据来自该数据选通缓冲器200的信号WDQSp比较来自该数据输入缓冲器100的信号Din及Dinb，以及依据该结果输出信号Out及Outb。如果施加来自该数据选通缓冲器200的信号WDQSp成为高电平，以及来自该数据输入缓冲器100的信号Din的电位高于该信号Dinb的电位，则该信号Out输出成为高电平，以及该信号Outb输出成为低电平。相反地，如果来自该数据输入缓冲器100的信号Din的电位低于该信号Dinb的电位，则该信号Out输出成为低电平，以及该信号Outb输出成为高电平。将该比较器201的两个信号Out及Outb输入至一由两个或非门203及204所组成的锁存器202。该锁存器202的输出信号经由反向器205输出成为该信号WDin，以及经由反向器206输出成为该信号WDinb。亦即，如果该信号Out输出成为高电平，则该信号WDin亦输出成为高电平。如果该信号Outb是低电平，则该信号WDinb亦输出成为低电平。

图4是依据本发明的一实施例的用以组成一半导体装置的校正电路的PRBS产生器的详细电路图。该PRBS产生器是依据一信号SEED来驱动，其中当数据接口所需的一设定/保持值与一操作频率条件不兼容时，使该信号SEED致能。

一设定单元310依据该致能信号SEED加载一初始值。多个LFSR 320、330、340及350分别包括一加法器301及一触发器302、一加法器303及一触发器304、一加法器305及一触发器306以及一加法器307及一触发器308。所述加法器301、303、305及307分别相加从该设定单元310所加载的一初始值与前面LFSR 320、330、340及350的输出信号。所述触发器302、304、306及308依据一时钟信号CLK分别转移所述加法器301、303、305及307的输出。一XOR门360逻辑地组合最后LFSR 350的加法器307的输出信号与该触发器308的输出信号。

依据该致能信号SEED从该设定单元310将一初始值(例如：1010)分别加载所述加法器301、303、305及307。亦即，将′1′载入该加法器301，将′0′载入该加法器303，将′1′加载该加法器305，以及将′0′加载该加法器307。再者，所述加法器301、303、305及307相加在前级的LFSR的输出信号与该加载值。之后，所述触发器302、304、306及308依据该时钟号CLK转移所述加法器301、303、305及307的输出信号。结果，依据该时钟信号CLK移位-写入已载入至每一LFSR的值。同时，该XOR门360逻辑地组合最后LFSR 350的加法器307的输出信号与该触发器308的输出信号，以及输入该组合结果至第一LFSR 320的加法器301。

将该PRBS产生器的最后LFSR的输出信号输入至该数据输入缓冲器，以做为该数据信号DATA。

图5是依据本发明的一实施例的用以组成一半导体装置的校正电路的PRBS测试器的详细电路图。

一设定单元410依据一致能信号SEED加载一初始值。多个LFSR 420、430、440及450分别包括一加法器401及一触发器402、一加法器403及一触发器404、一加法器405及一触发器406以及一加法器407及一触发器408。

所述加法器401、403、405及407分别相加从该设定单元410所加载的一初始值与前面LFSR 420、430、440及450的输出信号。所述触发器402、404、406及408依据一时钟信号CLK分别转移所述加法器401、403、405及407的输出。一XOR门460逻辑地组合最后LFSR 450的加法器407的输出信号与该触发器408的输出信号。再者，一XOR门470逻辑地组合该XOR门460的输出信号与该数据锁存器300的输出信号WDin。一触发器480依据一时钟信号CLK转移该XOR门470的输出信号，以及输出一标记信号flag。

依据该致能信号SEED从该设定单元410将一初始值(例如：1010)分别加载所述加法器401、403、405及407。亦即，将′1′载入该加法器401，将′0′载入该加法器403，将′1′加载该加法器405，以及将′0′加载该加法器407。再者，所述加法器401、403、405及407相加在前级的LFSR的输出信号与该加载值。之后，所述触发器402、404、406及408依据该时钟号CLK转移所述加法器401、403、405及407的输出信号。结果，依据该时钟信号CLK移位-写入已载入至每一LFSR的值。同时，一XOR门460逻辑地组合最后LSFR 450的加法器407的输出信号与该触发器308的输出信号，以及输入该组合结果至第一LFSR 420的加法器401及该XOR门470。再者，该XOR门470逻辑地组合该数据锁存器300的输出信号WDin及该XOR门460的输出信号。该XOR门470的输出信号输入至该触发器480，以及依据该时钟CLK输出。

因此，当该XOR门460的输出信号及该数据锁存器300的输出信号WDin彼此相同时，上述PRBS测试器输出一低电平的通过标记flag，以及当该两个信号彼此不相同时，输出一高电平的失败标记flag。该PRBS测试器的标记信号flag成为该校正单元900的一输入信号。

图6是依据本发明的一实施例的用以组成一半导体装置的校正电路的校正单元的详细电路图。该校正电路单元包括一脉冲产生器510，用以依据该重置信号RESET及该PRBS测试单元700所输出的标记信号flag产生一预定脉冲；以及一移位单元520，用以依据该脉冲产生器510所产生的脉冲resetpz及flagpz产生该移位信号shift<0:3>。

图7是依据本发明的一实施例的图6所示的脉冲产生器的详细电路图。该脉冲产生器包括一反向延迟单元501，用以反向及延迟一重置信号RESET；一与非门502，用以使用该重置信号RESET及该反向延迟单元501的输出信号以产生一预定脉冲resetpz；一反向延迟单元503，用以反向及延迟一标记信号″flag″；以及一与非门504，用以使用该标记信号flag及该反向延迟单元503的输出信号以产生一预定脉冲flagpz。此时，可使用例如奇数个反向器来构成所述反向延迟单元501及503。

如果该重置信号RESET从低电平变迁至高电平，则上述构成的脉冲产生器依据该反向延迟单元501的延迟时间产生低电平的重置脉冲resetpz，以及如果该标记信号″flag″从低电平变迁至高电平，则依据该反向延迟单元503的延迟时间产生低电平的标记脉冲flagpz。

图8是依据本发明的一实施例的图6所示的移位单元的详细电路图。

将一电源开启信号pwrup及一重置脉冲resetpz输入至一与非门601，以及逻辑地组合该电源开启信号pwrup及该重置脉冲resetpz。藉由一反向器602反向该与非门601的输出信号，以及然后分别输入移位器608、609及610。该移位器610的输出信号经由一依据一标记脉冲flagp及反向器603的输出信号所驱动的转移栅极611来转移，以及然后在藉由一锁存器612锁存后经由一反向器613来反向。该反向器613的输出信号经由一依据该标记脉冲flagp及该反向器603的输出信号所驱动的转移栅极604来转移，以及然后输入至一或非门605。该或非门605逻辑地组合该转移栅极604所输出的信号与该与非门601的输出信号。该或非门605的输出信号藉由一反向器606来反向，再次输入至该或非门605，藉由一反向器607来反向，以及因而成为一移位器608的一输入信号。所述移位器608、609及610依据标记脉冲flagp及flagpz移位输入信号。此时，该移位器608的输入信号系该反向器607的输出信号，该移位器609的输入信号是该移位器608的输出信号，以及该移位器610的输入信号系该移位器609的输出信号。再者，该反向器607的输出信号成为一移位信号shift<0>，该移位器608的输出信号成为一移位信号shift<1>，该移位器609的输出信号成为一移位信号shift<2>，以及该移位器610的输出信号成为一移位信号shift<3>。

在上述构成的移位单元中，当在一电源开启信号pwrup输入成为低电平的初始状态中一重置脉冲resetpz保持在高电平时，一重置信号rst输出成为低电平，以及所述移位器608、609及610没有操作。因此，该移位信号shift<0>输出成为高电平，以及所述移位信号shift<1:3>输出成为低电平。再者，当该电源开启信号pwrup变迁至高电平及所述移位器608、609及610依据该重置脉冲resetpz及所述标记脉冲flagp及flagpz操作时，所述移位信号shift<1:3>相继输出成为高电平。

图9是依据本发明的一实施例的图8所示的移位器的详细电路图。

转移栅极701及704依据标记脉冲flagp及flagpz交替地操作。藉由一锁存器702锁存一经由该转移栅极701所接收的输入信号in，以及藉由一反向器703来反向该锁存器702的输出信号。该反向器703的输出信号经由该转移栅极704输入至一与非门705。该与非门705对一重置信号rst及该转移栅极704的输出信号实施一与非运算。一反向器706反向该与非门705的输出信号，以及回授该已反向信号至该与非门705。一反向器707反向该与非门705的输出信号，以及输出一输出信号out。

在上述构成的移位器中，当依据所述标记脉冲flagp及flagpz驱动该转移栅极701时，将该输入信号in锁存在该锁存器702中，以及因而依据所述标记脉冲flagp及flagpz驱动该转移栅极704。该锁存器702的数据经由该反向器703反向，以及然后转移至该与非门705。该与非门705使用从该转移栅极704所接收的数据及该重置信号rst以输出一预定信号。该信号藉由该反向器707反向。结果，当双态触发所述标记脉冲flagp及flagpz时，可移位及输出该输入信号in。

上述已描述依据本发明的半导体装置的校正电路的结构及驱动个别组件的详细方法。下面将以上述结构及方法来描述依据本发明的驱动一半导体装置的校正电路的全部方法。

在一初始状态中，当该电源开启信号pwrup保持低电平及该重置脉冲resetpz保持高电平时，该重置信号rst输出成为低电平，以及构成该校正单元800的移位器因而没有操作。因此，该移位信号shift<0>输出成为高电平，以及所述移位信号shift<1:3>输出成为低电平。当操作在高电平的移位信号shift<0>的转移栅极110设定该延迟单元102的延迟路径时，该数据输入缓冲器100比较输入数据DATA及该参考电压VREF，以及输出所述信号Din及Dinb。该数据锁存器300依据该数据选通缓冲器200所输出的信号WDQSp锁存该数据输入缓冲器100所输出的信号Din及Dinb，以及输出所述输出信号WDin及WDinb。该写入驱动器400将该数据锁存器300所输出的数据WDin及WDinb经由该数据总线储存在该存储器单元500中。

此时，在该数据接口所需一设定/保持值与一操作频率条件不兼容的情况中，依据MRS或EMRS操作码使该PRBS产生器600的致能信号SEED致能，以及将一初始设定值加载至用以构成该PRBS产生器600的多个LSFR。再者，依据该时钟信号CLK写入所述LFSR的值，以及将最后LFSR值输入做为该数据输入缓冲器200的数据DATA。该数据DATA输入因而与该参考电压VREF做比较，以及该结果信号因而经由所述移位信号shift<0:3>所设定的延迟路径输出以做为所述信号Din及Dinb。同时，当该PRB产生器600操作时，亦驱动该PRBS测试器700以比较一由该加法器的输出信号及最后LFSR的触发器的输出信号所逻辑组合而成的信号与该数据锁存器300的输出信号WDin，以及输出该结果标记信号flag。亦即，藉由该致能信号SEED而加载该PRB产生器600的值依据该时钟信号的LFSR操作输入以做为该数据输入缓冲器100的数据DATA，以及因此输出以做为该数据输入缓冲器100的输出信号Din及Dinb。所述输出信号Din及Dinb输入至该数据锁存器300，依据来自该数据选通缓冲器200的信号WDQSp来锁存所述信号，以及然后输出以做为所述输出信号WDin及WDinb。将在该数据锁存器300的输出信号WDin及WDinb间的依据该致能信号SEED而加载该PRBS测试器700的值与依据该时钟信号CLK经由该LFSR操作来转移的值做比较。如果该两个值彼此相同，则输出低电平的通过标记flag。如果不相同，则输出高电平的失败标记flag。

如果该失败标记flag输出成为高电平，则从该校正单元800的脉冲产生器产生该标记脉冲flagpz。该信号输入至该移位单元以驱动该移位器，以便该移位信号shift<1>输出成为高电平。同时，每当该标记信号″flag″依据该PRBS测试器700的比较结果输出成为高电平时，所述移位信号shift<1:3>相继地输出成为高电平，因而控制该数据输入缓冲器100的输出信号Din及Dinb的输出时间。藉此，校正在该数据输入缓冲器100与该数据选通缓冲器200间的设定/保持值。

如上所述，依据本发明的一半导体装置的校正电路包括一PRBS产生器，用以在一集成电路内产生一数据图案而无需从外部接收数据；一PRBS测试器，用以比较一数据锁存器的输出信号以确定数据与选通的互锁操作是成功或失败，其中该数据锁存器用以选通及锁存一数据输入缓冲器的一输出信号；以及一校正单元，用以使用该PRBS测试器的输出信号校正一延迟时间至一预定单位。因而，甚至在封装组合后，可自由地校正制造过程、电压、温度等的变化。因此，可保证一系统的高频操作所需的设定/保持值，以及可减少用以校正这些值的产品制造校正所需的成本及时间。

虽然上面已描述有关于上述实施例，但是可了解到本领域的技术人员在不脱离本发明的精神及范围的前提下可实施本发明的变化及修改。

Claims (19)

1.一种半导体装置的校正电路，该校正电路包括：

一数据输入缓冲器，用以校正输入数据的输出时间；

一数据锁存器，用以锁存该输入数据；

一数据产生器，用以依据一致能信号加载一初始设定值，依据一时钟信号移位该已加载设定值以产生数据，及输入该已产生数据至该数据输入缓冲器；

一数据测试器，用以依据一致能信号加载一初始设定值，依据一时钟信号移位该已加载设定值以产生数据，比较该已产生数据与该数据锁存器的输出数据，及依据该比较结果产生一预定标记信号；以及

一校正单元，用以产生多个移位信号及依据一脉冲校正该数据输入缓冲器的数据输出时间。

2.如权利要求1所述的校正电路，其中该数据输入缓冲器包括：

一比较器，用以比较该输入数据及一参考电压；以及

一延迟单元，用以依据多个移位信号校正该比较器的输出信号的一延迟路径。

3.如权利要求2所述的校正电路，其中该延迟单元包括：

多个延迟装置，用以延迟该比较器的输出信号；以及

多个切换装置，分别连接至该多个延迟装置的输出端及分别依据该多个移位信号来驱动，以设定一延迟路径。

4.如权利要求1所述的校正电路，其中该数据锁存器依据一数据选通锁存该输入数据。

5.如权利要求1所述的校正电路，其中该数据锁存器包括：

一比较器，用以依据一数据选通比较该数据输入缓冲器的输出数据以输出一预定信号；以及

一锁存器，用以锁存该比较器的输出信号，以输出一预定信号。

6.如权利要求1所述的校正电路，其中该数据产生器包括：

一设定单元，用以设定一初始值；

多个线性回授移位缓存器，用以依据该致能信号加载一初始设定值，依据该时钟信号移位该已加载设定值，及输入该已产生数据至该数据输入缓冲器；以及

一逻辑单元，用以逻辑地组合一最后线性回授移位缓存器的输出，及输入所述结果至一第一线性回授移位缓存器。

7.如权利要求6所述的校正电路，其中该线性移位缓存器包括：

多个加法器，用以依据该致能信号加载该设定单元的初始值，及相加所述已载入值与在前一级中的线性移位缓存器的输出值；以及

多个触发器，用以依据该时钟信号输出该加法器的输出信号。

8.如权利要求6所述的校正电路，其中该逻辑单元包括一XOR门，用以接收该加法器的输出信号及最后线性移位缓存器的触发器的输出信号。

9.如权利要求1所述的校正电路，其中该数据测试器包括：

一设定单元，用以设定一初始值；

多个线性回授移位缓存器，用以依据该致能信号加载一初始设定值，及依据该时钟信号移位该已加载设定值；

一第一逻辑单元，用以逻辑地组合最后线性回授移位缓存器的输出，及输入该结果至该第一线性回授移位缓存器；以及

一第二逻辑单元，用以逻辑地组合该第一逻辑单元的输出信号与该数据锁存器的输出信号，及依据该时钟信号输出该标记信号。

10.如权利要求9所述的校正电路，其中该线性移位缓存器包括：

多个加法器，用以依据该致能信号加载该设定单元的初始值，及相加所述已载入值与前级中的线性移位缓存器的输出值；以及

多个触发器，用以依据该时钟信号输出该加法器的输出信号。

11.如权利要求9所述的校正电路，其中该第一逻辑单元包括一XOR门，用以接收该加法器的输出信号及最后线性移位缓存器的触发器的输出信号。

12.如权利要求9所述的校正电路，其中该第二逻辑单元包括：

一XOR门，用以逻辑地组合该第一逻辑单元的输出信号及该数据锁存器的输出信号；以及

一触发器，用以依据该时钟信号输出该XOR门的输出信号，因而产生该标记信号。

13.如权利要求1所述的校正电路，其中该校正单元依据该标记信号及一重置信号产生该脉冲。

14.如权利要求1所述的校正电路，其中该校正单元包括：

一脉冲产生器，用以依据一重置信号及该标记信号产生一重置脉冲及一标记脉冲；以及

一移位单元，用以依据该重置脉冲及该标记脉冲产生相继变迁的多个移位信号。

15.如权利要求14所述的校正电路，其中该脉冲产生器包括：

一第一反向延迟单元，用以反向及延迟该重置信号；

一第一与非门，用以使用该重置信号及该第一反向延迟单元的输出信号以产生该重置脉冲；

一第二反向延迟单元，用以反向及延迟该标记信号；以及

一第二与非门，用以使用该标记信号及该第二反向延迟单元的输出信号以产生该标记脉冲。

16.如权利要求14所述的校正电路，其中该移位单元包括多个移位器，其中在一初始状态中输出没有通过所述移位器的移位信号，以及每当使该重置脉冲及该标记脉冲致能时，相继地驱动该多个移位器，进而以连续方式输出该多个移位信号。

17.如权利要求16所述的校正电路，其中所述移位器包括：

一第一转移栅极，用以依据该标记脉冲转移一输入信号；

一锁存器，用以锁存该第一转移栅极所输出的信号；

一第二转移栅极，用以依据该标记脉冲与该第一转移栅极交替地操作以转移该锁存器的输出信号；以及

一与非门，用以接收该重置信号及自该第二转移栅极所输出的信号。

18.一种半导体装置的校正电路，该校正电路包括：

一数据输入缓冲器，用以校正输入数据的输出时间；

一数据锁存器，用以依据一数据选通锁存从该数据输入缓冲器所输出的数据；

一数据产生器，用以依据一致能信号产生数据，及输入该已产生数据至该数据输入缓冲器；

一测试器，用以依据该致能信号产生数据，及比较该已产生数据与该数据锁存器的输出数据以测试该数据及选通的互锁操作；以及

一校正单元，用以依据该测试器的输出信号产生多个移位信号，及依据所述移位信号校正该数据输入缓冲器的一数据输出时间。

19.一种驱动一半导体装置的校正电路的方法，该方法包括：

(a)允许一数据输入缓冲器从外部比较输入数据与一参考电压及经由一初始延迟路径输出该结果数据；

(b)允许一数据锁存器依据一数据选通锁存该数据输入缓冲器的输出数据；

(c)储存该数据锁存器的输出数据于一存储器单元中，以测量一设定/保持值；

(d)如果设定/保持值与一操作频率条件不兼容，则依据一致能信号加载一初始设定值至多个线性回授移位缓存器，所述线性回授移位缓存器构成一数据产生器及一数据测试器，及依据一时钟信号移位已加载至所述线性回授移位缓存器的值；

(e)输入该数据产生器的最后线性回授移位缓存器的输出数据，以做为该数据输入缓冲器的输入数据；

(f)允许该数据输入缓冲器比较该数据产生器的输入数据与该参考电压，及经由一延迟路径输出该结果数据；

(g)允许一数据锁存器依据一数据选通锁存该数据输入缓冲器的输出数据；

(h)比较该数据测试器的最后线性回授移位缓存器的输出数据与该数据锁存器的输出数据，及依据该时钟信号输出该结果标记信号；

(i)依据该标记信号及该重置信号产生一标记脉冲及一重置脉冲；以及

(j)依据该标记脉冲及该重置脉冲产生相继变迁的多个移位信号，及依据该移位信号校正该数据输入缓冲器的输出信号的延迟时间，因而校正一设定/保持值。

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