CN1591694A - 用于测试半导体存储器件的装置和方法 - Google Patents

Abstract

提供了一种用于测试半导体存储器件的装置和方法，其中测试模式信号的频率能够选择性地被改变。所述测试装置包括主测试器、输入频率转换器和输出频率转换器。所述主测试器产生具有第一频率的第一输入测试模式信号、第一编程控制信号、和第二编程控制信号，接收具有第一频率的第一输出测试模式信号，并且检测半导体存储器件的操作性能。所述输入频率转换器响应于第一编程控制信号而将所述第一输入测试模式信号转换成具有第二频率的第二输入测试模式信号，并且将所述第二输入测试模式信号输出至半导体存储器件。所述输出频率转换器响应于第二编程控制信号而将从半导体存储器件接收的、具有第二频率的第二输出测试模式信号转换成所述第一输出测试模式信号，并且输出所述第一输出测试模式信号。所述测试装置和方法可以通过选择性改变测试模式信号的频率来测试具有高操作频率的半导体存储器件。

Description

用于测试半导体存储器件的装置和方法

技术领域

本发明涉及一种测试半导体器件的装置，尤其涉及一种用于测试半导体存储器件的装置和使用该装置的方法。

背景技术

半导体存储器件通常在出售之前要进行测试。半导体存储器件的测试包括三种不同的测试：DC参数测试、动态功能测试、以及AC参数测试。

在DC参数测试中，检验半导体存储器件的诸如源电流、漏电流的DC特性和输出电压特性。在动态功能测试中，确定半导体存储器件实际操作时是否正确地执行预定的操作。在AC参数测试中，测量半导体存储器件的AC特性，即半导体存储器件的时间相关参数。

动态功能测试是在半导体存储器件的正常操作条件下执行的。在动态功能测试中，测试装置产生模式(pattern)信号，将该模式信号输出至将要测试的半导体存储器件，将从该半导体存储器件输出的信号与参考信号进行比较，并且确定该半导体存储器件是否操作正确。在专利号为5978949的美国专利中公开了一种用于测试半导体存储器件的传统测试装置。

图1是传统测试装置101和半导体存储器件102的方框图。测试装置101包括测试信号发生器110和故障分析器120。测试信号发生器110包括第一定时发生器111、第一算法模式发生器(ALPG)112、格式控制器113、驱动器114、以及第一参考电压发生器115。故障发生器120包括比较器121、第二参考电压发生器122、数字比较器123、第二定时发生器124、第二ALPG 125、以及存储器126。驱动器114的输出端分别一对一地连接到半导体存储器件102的输入端，并且半导体存储器件102的输出端分别连接到比较器121的输入端。

测试信号发生器110的驱动器114产生多个模式信号DR1到DRN(N为大于2的整数)，并且将该多个模式信号DR1到DRN输出至半导体存储器件102。然后，半导体存储器件102响应于该多个模式信号DR1到DRN将多个信号CP1到CPN输出至故障分析器120的比较器121。故障分析器120将该多个信号CP1到CPN与预定的参考信号进行比较，并且将所比较的结果存储在存储器126中。

传统的测试装置101可以测试具有总线吞吐量为500Mbps、相对低的操作频率250MHz的半导体存储器件。然而，由于正在研发高频半导体存储器件，需要一种能够测试这种高频半导体存储器件的测试装置。现有的测试系统能够测试具有总线吞吐量为1Gbps、操作频率高达500MHz的半导体存储器件。因此，传统的测试系统不能确定具有更高操作频率的半导体存储器件的操作特性。

发明内容

本发明提供一种通过选择性改变测试模式信号的频率来测试具有高操作频率的半导体存储器件的装置和方法。

根据本发明的一方面，提供一种用于测试半导体存储器件的装置，所述装置包括主测试器、输入频率转换器和输出频率转换器。所述主测试器产生具有第一频率的多个第一输入测试模式信号、第一编程控制信号、和第二编程控制信号，接收具有第一频率的多个第一输出测试模式信号，并且检测半导体存储器件的操作性能。所述输入频率转换器响应于第一编程控制信号而将所述第一输入测试模式信号转换成具有第二频率的多个第二输入测试模式信号，并且将所述第二输入测试模式信号输出至半导体存储器件。所述输出频率转换器响应于第二编程控制信号而将从半导体存储器件接收的、具有第二频率的多个第二输出测试模式信号转换成所述多个第一输出测试模式信号，并且输出所述第一输出测试模式信号。

在一个实施例中，所述第一输入测试模式信号是第一并行数据信号，并且所述第二输入测试模式信号是第一串行数据信号，所述输入频率转换器包括多个输入信号转换器，每个输入信号转换器接收预定数目的第一并行数据信号并输出所述第一串行数据信号之一，所述第一输出测试模式信号是第二并行数据信号，所述第二输出测试模式信号是第二串行数据信号，和所述输出频率转换器包括多个输出信号转换器，每个输出信号转换器接收所述第二串行数据信号之一并输出预定数目的第二并行数据信号。所述多个输入信号转换器中的每一个包括：控制寄存器，其响应于第一编程控制信号而被编程并输出第一和第二控制信号；串行转换器，用于响应于第一控制信号而使能或禁用，当所述串行转换器使能时，将预定数目的第一并行数据信号转换成所述第一串行数据信号之一，并且输出所述第一串行数据信号之一；和第一延迟器件，用于响应于第二控制信号而设定第一延迟时间，将所述多个第一串行数据信号之一延迟第一延迟时间，并且输出所述延迟的第一串行数据信号之一。所述第一延迟器件的第一延迟时间对于所有的输入信号转换器不必设定为相同。所述控制寄存器还输出第三控制信号，并且所述多个输入信号转换器中的每一个还包括第二延迟器件，用于响应于第三控制信号而设定第二延迟时间，将所述延迟的第一串行数据信号之一延迟第二延迟时间，并且输出所述两次延迟的第一串行数据信号之一。所述第二延迟器件的第二延迟时间对于所有输入信号转换器可以都相同。可以根据第一并行数据信号的频率和将要测试的半导体存储器件的操作频率来确定将被输入到每个输入信号转换器的第一并行数据信号的数目。所述第一编程控制信号包括对于每个输入信号转换器的识别信号。

在一个实施例中，所述多个输出信号转换器中的每一个包括：控制寄存器，其响应于第二编程控制信号而被编程并输出第一和第二控制信号；第一延迟器件，用于响应于第二控制信号而设定第一延迟时间，将所述多个第二串行数据信号之一延迟第一延迟时间，并且输出所述延迟的第二串行数据信号之一；和并行转换器，用于响应于第一控制信号而使能或禁用，当所述并行转换器使能时，将从第一延迟器件接收的所述第二串行数据信号之一转换成预定数目的第二并行数据信号，并且输出所转换的结果。

在一个实施例中，所述第一延迟器件的第一延迟时间对于所有的输出信号转换器不必都相同。所述控制寄存器还输出第三控制信号，并且所述多个输入信号转换器中的每一个还包括第二延迟器件，用于响应于第三控制信号而设定第二延迟时间，将所述延迟的第二串行数据信号之一延迟第二延迟时间，并且输出所述两次延迟的第二串行数据信号之一。在一个实施例中，所述第二延迟器件的第二延迟时间对于所有输出信号转换器都相同。在一个实施例中，将被从所述多个输出信号转换器中的每一个输出的第二并行数据信号的数目是根据第二并行数据信号的频率和将要测试的半导体存储器件的操作频率而确定的。在一个实施例中，所述第二编程控制信号包括对于每个输出信号转换器的识别信号。

在一个实施例中，所述主测试器包括：测试信号发生器，用于产生第一输入测试模式信号；故障分析器，用于接收第一输出测试模式信号并检测半导体存储器件的操作性能；逻辑信号发生器，用于产生第一逻辑信号和第二逻辑信号；第一控制器，用于响应于第一逻辑信号而输出第一编程控制信号；和第二控制器，用于响应于第二逻辑信号而输出第二编程控制信号。在一个实施例中，所述第一控制器和第二控制器是方式(mode)寄存器设定信号发生器。在一个实施例中，所述第一控制器和第二控制器是CMOS信号发生器。根据本发明的另一方面，提供一种用于测试多个半导体存储器件的测试装置，所述装置包括：主测试器、多个输入频率转换器和多个输出频率转换器。

所述主测试器产生具有第一频率的多个第一输入测试模式信号、第一编程控制信号、和第二编程控制信号，接收具有第一频率的多个第一输出测试模式信号，并且确定半导体存储器件的操作性能。所述输入频率转换器响应于第一编程控制信号而将所述多个第一输入测试模式信号转换成具有第二频率的多个第二输入测试模式信号，并且将所述多个第二输入测试模式信号输出至相应的半导体存储器件。所述输入频率转换器响应于第一编程控制信号而同时使能。所述输出频率转换器响应于第二编程控制信号而将从半导体存储器件接收的、具有第二频率的多个第二输出测试模式信号转换成多个第一输出测试模式信号，并且输出所述多个第一输出测试模式信号。当所述多个输出频率转换器中的一个响应于第二编程控制信号而使能时，剩余的输出频率转换器禁用。

根据本发明的再一方面，提供一种测试半导体存储器件的方法，所述方法包括：(a)确定将要生成的第一输入测试模式信号的数目；(b)根据所确定的第一输入测试模式信号的数目来连接主测试器、输入频率转换器、以及输出频率转换器；(c)生成第一编程控制信号和第二编程控制信号，并且设定输入频率转换器和输出频率转换器的第一输出延迟时间；(d)将半导体存储器件连接在输入频率转换器与输出频率转换器之间；和(e)生成第一输入测试模式信号，接收第一输出测试模式信号，并且确定半导体存储器件的操作性能。

根据本发明的又再一方面，提供一种测试多个半导体存储器件的方法，所述方法包括：(a)确定将要生成的第一输入测试模式信号的数目；(b)根据所确定的第一输入测试模式信号的数目通过外部数据线来连接主测试器、多个输入频率转换器、以及多个输出频率转换器；(c)生成第一编程控制信号和第二编程控制信号，并且设定所述多个输入频率转换器和多个输出频率转换器的第一输出延迟时间；(d)将所述多个半导体存储器件连接在所述多个输入频率转换器与多个输出频率转换器之间；和(e)生成多个第一输入测试模式信号，接收多个第一输出测试模式信号，并且确定所述多个半导体存储器件中的每一个的操作性能。

在一个实施例中，步骤(e)包括：(e1)生成第一编程控制信号，从而使能全部输入频率转换器；(e2)将第一输入测试模式信号输入至输入频率转换器；(e3)生成第二编程控制信号，从而单独地使能输出频率转换器；(e4)从使能的输出频率转换器接收第一输出测试模式信号，并且确定相应的半导体存储器件的操作性能；和(e5)重复步骤(e3)和(e4)，直到所有的半导体存储器件已被测试。

附图说明

通过如附图所图解的本发明实施例的更具体的描述，本发明的上述和其他特征以及优点将变得明显。附图不必按比例绘制，重点在于图解说明本发明的原理。

图1是传统测试装置和半导体存储器件的方框图；

图2是根据本发明第一实施例的、用于测试半导体存储器件的装置和半导体存储器件的方框图；

图3A是根据本发明第二实施例的输入信号转换单元的方框图；

图3B是根据本发明第三实施例的输入信号转换单元的方框图；

图4A是根据本发明第四实施例的输出信号转换单元的方框图；

图4B是根据本发明第五实施例的输出信号转换单元的方框图；

图5是图解说明根据本发明第六实施例的、使用图2的装置来测试半导体存储器件的方法的流程图；

图6是根据本发明的第七实施例的、用于测试半导体存储器件的装置和半导体存储器件的方框图；

图7是图解说明根据本发明第八实施例的、使用图6的装置来测试半导体存储器件的方法的流程图；

图8是图解说明用于估计图7所示的半导体存储器件的操作性能的方法的流程图；和

图9是根据本发明第九实施例的、用于测试半导体存储器件的装置的方框图。

具体实施方式

图2是根据本发明第一实施例的测试装置200和半导体存储器件300的方框图。测试装置200包括主测试器201、输入频率转换器202、和输出频率转换器203。主测试器201的输出管脚216连接到输入频率转换器202的输入管脚DIP1到DIPT(T是大于1的整数)。而且，主测试器201的输入管脚227连接到输出频率转换器203的输出管脚COP1到COPT。

输入频率转换器202和输出频率转换器203可以与主测试器201分离。而且，输入频率转换器202和输出频率转换器203可以包含在单个芯片中。

将被测试的高频存储器件300连接在输入频率转换器202与输出频率转换器203之间。也就是，输入频率转换器202的输出管脚DOP1到DOPT分别连接到半导体存储器件300的输入管脚301，并且输出频率转换器203的输入管脚CIP1到CIPT分别连接到半导体存储器件300的输出管脚302。

主测试器201包括测试信号发生器210、故障分析器220、第一控制器230、第二控制器240、以及逻辑信号发生器250。

测试信号发生器210包括第一定时发生器211、第一ALPG 212、第一格式控制器213、第一参考电压发生器214、和驱动器215。故障分析器220包括比较器221、第二参考电压发生器222、数字比较器223、第二定时发生器224、第二ALPG 225、以及存储器226。逻辑信号发生器250包括第三定时发生器251、第三ALPG 252、以及第三格式控制器253。

在图2中，为了便于理解主测试器201的操作，示出的第一ALPG 212、第二ALPG 225、以及第三ALPG 252相互分离。同样地，为了便于理解主测试器201的操作，示出的第一定时发生器211、第二定时发生器224、以及第三定时发生器251相互分离。

第一定时发生器211产生第一时钟信号。由第一时钟信号的周期来确定测试周期。第一ALPG 212与第一时钟信号同步而产生预编程逻辑数据信号。第一格式控制器213与第一时钟信号同步而将从第一ALPG 212输出的逻辑数据信号输出至驱动器215。驱动器215将该逻辑数据信号放大到具有等于由第一参考电压发生器214产生的第一参考电压的幅度，并且输出多个并行数据信号DR1到DRK，...，DRM到DRN(K和M是大于2的整数并且N＝M+(K-1))作为测试模式信号。

第三定时发生器251产生第三时钟信号。第三ALPG 252与第三时钟信号同步而产生预编程逻辑数据信号。第三格式控制器253与第三时钟信号同步而接收从第三ALPG 252输出的逻辑数据信号并且输出第一逻辑信号LOG1和第二逻辑信号LOG2。

第一控制器230响应于第一逻辑信号LOG1而控制输入频率转换器202，并且第二控制器240响应于第二逻辑信号LOG2而控制输出频率转换器203。

第一控制器230和第二控制器240可以是方式寄存器设定信号发生器或CMOS信号发生器。当第一控制器230和第二控制器240是方式寄存器设定信号发生器时，将方式寄存器设定信号MRS1和MRS2分别输出至输入频率转换器202和输出频率转换器203，并且当第一控制器230和第二控制器240是CMOS信号发生器时，将每个都具有时钟信号SCK、命令信号CMD和数据信号SIO的第一和第二CMOS信号CMOS1和CMOS2分别输出至输入频率转换器202和输出频率转换器203。

参考图2，将描述一种第一控制器230和第二控制器240是CMOS信号发生器的情况。第一控制器230和输入信号转换器SDI1到SDIT通过一条线连接。然而，第一控制器230以及输入信号转换器SDI1和SDIT可以通过多条线来连接，所述多条线中的每一条发送时钟信号SCK、命令信号CMD、以及数据信号SIO作为CMOS信号CMOS1。类似地，第二控制器240和输出信号转换器SDO1到SDOT可以通过多条线来连接。

输入频率转换器202包括多个输入信号转换器SDI1到SDIT。响应于第一CMOS信号CMOS1初始化所述多个输入信号转换器SDI1到SDIT中的每一个，并且通过第一CMOS信号CMOS1来设定所述多个输入信号转换器SDI1到SDIT中的每一个的输出延迟。

输出频率转换器203包括多个输出信号转换器SDO1到SDOT。通过第二CMOS信号CMOS2初始化所述多个输出信号转换器SDO1到SDOT中的每一个，并且通过第二CMOS信号CMOS2来设定所述多个输出信号转换器SDO1到SDOT中的每一个的输出延迟。

输入信号转换器SDI1到SDIT接收并行数据信号DR1到DRK，...，DRM到DRN，并且分别输出串行数据信号DRS1到DRST。例如，输入信号转换器SDI1将并行数据信号DR1到DRK转换成串行数据信号DRS1并且输出该串行数据信号DRS1。

这里，串行数据信号DRS1到DRST的频率可以取决于输入到每个输入信号转换器SDI1到SDIT的并行数据信号DR1到DRK，...，DRM到DRN的数目。

例如，假设主测试器201输出多个频率为250MHz的并行数据信号DR1到DRK，...，DRM到DRN。然后，当将20个并行数据信号DR1到DR20，...，DRM到DR(M+19)输入到每个输入信号转换器SDI1到SDIT时，输入信号转换器SDI1到SDIT输出2.5GHz的串行数据信号DRS1到DRST。

而且，当将10个并行数据信号DR1到DR10，...，DRM到DR(M+9)输入到每个输入信号转换器SDI1到SDIT时，输入信号转换器SDI1到SDIT输出2.5GHz的串行数据信号DRS1到DRST。

如上所述，输入信号转换器SDI1到SDIT将低频的并行数据信号DR1到DRK，...，DRM到DRN转换成高频的串行数据信号DRS1到DRST。

将多个串行数据信号DRS1到DRST分别输入到半导体存储器件300的输入管脚301。半导体存储器件300响应于串行数据信号DRS1到DRST通过输出管脚302输出串行数据信号CPS1到CPST。

输出信号转换器SDO1到SDOT将从输出管脚302输出的高频串行数据信号CPS1到CPST分别转换成低频并行数据信号CP1到CPK，...，CPM到CPN。每个输出信号转换器SDO1到SDOT输出与输入至每个输入信号转换器SDI1到SDIT的输入信号的数目相同的并行数据信号。例如，输出信号转换器SDO1将串行数据信号CPS1转换成多个并行数据信号CP1到CPK。如果，输入信号转换器SDI1接收10个并行数据信号CP1到CP10，则输出信号转换器SDO1也输出10个并行数据信号CP1到CP10。结果，将低频并行数据信号CP1到CPK，...，CPM到CPN输入至比较器221。

比较器221将并行数据信号CP1到CPK，...，CPM到CPN与第二参考电压进行比较并且输出比较结果。第二参考电压是由第二参考电压发生器222产生的。数字比较器223与第二时钟信号同步将比较器221的输出信号与从第二ALPG 225输出的逻辑数据信号进行比较，并且将比较结果存储在存储器226中。存储器226响应于由第二ALPG225产生的地址信号存储由数字比较器223输出的信号。

现在将参考图3A和3B来更详细地描述多个输入信号转换器SDI1到SDIT。

图3A是根据本发明第二实施例的输入信号转换单元的方框图，图3B是示出根据本发明第三实施例的输入信号转换单元的方框图。在图3A和3B中，示出了输入信号转换器SDI1，但是可以以与输入信号转换器SDI1相同的方式实现输入信号转换器SDI2到SDIT。

参考图3A，输入信号转换器SDI1包括控制寄存器410、串行转换器420、以及延迟器件430。串行转换器420包括输入寄存器421、内部时钟发生器422、锁相环路(PLL)423、串行器424、以及输出缓冲器425。控制寄存器410被从第一控制器230接收的第一CMOS信号CMOS1编程，并且输出多个控制信号SCTL1和SCLT2。

输入寄存器421从驱动器215接收多个并行数据信号DR1到DRK，临时存储信号，并且响应于内部时钟信号ICLK而输出多个并行数据信号DR1到DRK，所述内部时钟信号ICLK是由内部时钟发生器422响应于参考时钟信号REF_CLK而产生的。

PLL 423接收参考时钟信号REF_CLK并且产生多个时钟信号CK1到CK3。串行器424响应于控制信号SCTL1使能或禁用。串行器424从输入寄存器421接收多个并行数据信号DR1到DRK，并且响应于多个时钟信号CK1到CK3将多个并行数据信号DR1到DRK转换成串行数据信号DRS1。

也就是，串行器424将诸如100MHz的低频的多个并行数据信号DR1到DRK转换成诸如1.5GHz的高频的串行数据信号DRS1。输出缓冲器425将串行数据信号DRS1输出至半导体存储器件的输入管脚301。

延迟器件430连接在串行器424与输出缓冲器425之间。延迟器件430响应于控制信号SCTL2而设定延迟时间并且按所设定的延迟时间延迟并输出串行数据信号DRS1。

延迟器件430补偿在串行数据信号DRS1与从输入信号转换器SDI2到SDIT输出的串行数据信号DRS2到DRST之间的相位偏移。

具体的，在PCB上形成的分别连接输入信号转换器SDI1到SDIT与半导体存储器件的输入管脚301的痕迹(traces)具有不同的长度。结果，串行数据信号DRS1到DRST被分别输入到半导体存储器件的输入管脚301的时间彼此不同。通过调节每个输入信号转换器SDI1到SDIT的延迟器件430的延迟时间来补偿串行数据信号DRS1到DRST之间的所述相位偏移。

也就是，如果根据各条痕迹的长度来调节每个输入信号转换器SDI1到SDIT的延迟器件430的延迟时间，则可以将串行数据信号DRS1到DRST同时输入到半导体存储器件300。因此，串行数据信号DRS1到DRST之间的相位偏移由延迟器件430来补偿。

参考图3B，输入信号转换器SDI1包括控制寄存器440、串行转换器450、第一延迟器件460、和第二延迟器件470。串行转换器450包括输入寄存器451、内部时钟发生器452、PLL 453、串行器454、以及输出缓冲器455。除了两个差别外以与图3A的输入信号转换器SDI1相同的方式实现图3B的输入信号转换器SDI1。除了这两个差别外，省略对图3B的输入信号转换器的结构和操作的详细描述。

第一个差别是控制寄存器440还输出控制信号SCTL3。第二个差别是输入信号转换器SDI1包括第一延迟器件460和第二延迟器件470。

第一延迟器件460和第二延迟器件470串联在串行器454与输出缓冲器455之间。第一延迟器件460响应于控制信号SCTL2而设定第一延迟时间，第二延迟器件470响应于控制信号SCTL3而设定第二延迟时间。第一延迟器件460将从串行器454接收的串行数据信号DRS1延迟第一延迟时间。这里，第一延迟器件460执行与图3A的延迟器件430相同的功能。因此，省略对第一延迟器件460的操作的详细描述。

第二延迟器件470将从第一延迟器件460接收的延迟的串行数据信号DRS1延迟第二延迟时间。

这里，每个输入信号转换器SDI1到SDIT的第二延迟器件470的第二延迟时间都相等并且必要时可以变化。结果，将串行数据信号DRS1到DRST分别输入到半导体存储器件300的输入管脚301的时间变得更快或者被第二延迟器件470延迟。因此，当第二延迟时间变化时，能够估计在半导体存储器件300的输入侧上的有效数据界限(margin)。

接着，参考图4A和4B，更详细地描述多个输出转换器SDO1到SDOT。图4A是根据本发明第四实施例的输出信号转换单元的方框图，和图4B是根据本发明第五实施例的输出信号转换单元的方框图。

在图4A和4B中，示出了输出信号转换器SDO1，但是能够以与输出信号转换器SDO1相同的方式来实现输出信号转换器SDO2到SDOT。

参考图4A，输出信号转换器SDO1包括控制寄存器510、并行转换器520、和延迟器件530。并行转换器520包括输入缓冲器521、PLL 522、去串行器(de-serializer)523、和输出寄存器524。

控制寄存器510被从第二控制器240接收的CMOS信号CMOS2编程并输出多个控制信号PCTL1和PCTL2。输入缓冲器521从半导体存储器件的输出管脚302接收串行数据信号CPS1。

延迟器件530连接在输入缓冲器521与去串行器523之间。延迟器件530响应于控制信号PCTL2而设定延迟时间，并且将串行数据信号CPS1延迟一段延迟时间。

延迟器件530补偿在串行数据信号CPS1与输入到其他输出信号转换器SDO2到SDOT的串行数据信号CPS2到CPST之间的相位偏移。

更具体的，在PCB上形成的分别连接输出信号转换器SDO1到SDOT与半导体存储器件的输出管脚302的痕迹具有不同的长度。结果，串行数据信号CPS1到CPST被分别输入到输出信号转换器SDIO1到SDOT的各个去串行器523的时间彼此不同。

通过调节输出信号转换器SDIO1到SDOT的各个延迟器件530的延迟时间来补偿串行数据信号CPS1到CPST之间的所述相位偏移。

也就是，如果根据各条痕迹长度来控制输出信号转换器SDIO1到SDOT的各个延迟器件530的延迟时间，则可以将串行数据信号CPS1到CPST同时输入到输出信号转换器SDIO1到SDOT的各个去串行器523。因此，串行数据信号CPS1到CPST之间的相位偏移由延迟器件530来补偿。

去串行器523响应于控制信号PCTL1而使能或禁用。去串行器523从延迟器件530接收串行数据信号CPS1，并且响应于多个时钟信号CK1到CK3将串行数据信号CPS1转换成多个并行数据信号CP1到CPK。

具体的，去串行器523将诸如1.5GHz的高频的串行数据信号CPS1转换成诸如100MHz的低频的多个并行数据信号CP1到CPK。多个时钟信号CK1到CK3由PLL 522产生。而且，去串行器523产生恢复时钟信号RXCLK。输出寄存器524接收多个并行数据信号CP1到CPK，并且与恢复时钟信号RXCLK同步将多个并行数据信号CP1到CPK输出至比较器221。结果，将低频的并行数据信号CP1到CPK输入到比较器221。

参考图4B，输出信号转换器SDO1包括控制寄存器540、并行转换器550、第一延迟器件560、以及第二延迟器件570。并行转换器550包括输入缓冲器551、PLL552、去串行器553、和输出寄存器554。

除了两个差别外以与图4A的输出信号转换器SDO1相同的方式实现图4B的输出信号转换器SDO1。因此，除了这两个差别外，省略对图4B的输出信号转换器SDO1的结构和操作的详细描述。

第一个差别是控制寄存器540还输出控制信号PCTL3。第二个差别是图4B的输出信号转换器SDO1包括第一延迟器件560和第二延迟器件570。

第一延迟器件560和第二延迟器件570串联在去串行器553与输入缓冲器551之间。第一延迟器件560响应于控制信号PCTL2而设定第一延迟时间，第二延迟器件570响应于控制信号PCTL3而设定第二延迟时间。第一延迟器件560将从输入缓冲器551接收的串行数据信号CPS1延迟第一延迟时间。第一延迟器件560执行与图4A的延迟器件530相同的功能。因此，省略对第一延迟器件560的操作的详细描述。

第二延迟器件570将从第一延迟器件560接收的延迟的串行数据信号CPS1延迟第二延迟时间。

这里，输出信号转换器SDO1到SDOT的各个第二延迟器件570的第二延迟时间都相等并且必要时可以变化。结果，串行数据信号CPS1到CPST分别输入到输出信号转换器SDO1到SDOT每个去串行器553的时间向前移动或者被第二延迟器件570延迟。因此，当第二延迟时间变化时，能够测量在半导体存储器件300的输出侧上的有效数据界限。

接着，将参考图2、3B、4B和5来描述根据本发明第六实施例的、使用所述测试装置来测试高频半导体存储器件的方法。

图5是图解说明根据本发明第六实施例的、使用测试装置200来测试半导体存储器件的方法的流程图。

参考图5，在步骤1101确定测试模式信号的数目，即将要从主测试器201输出的并行数据信号DR1到DRN的数目。在步骤1102，根据所确定的测试模式信号的数目，将主测试器201与输入频率转换器202和输出频率转换器203连接。

具体的，根据将要测试的半导体存储器件300的操作频率和并行数据信号DR1到DRN的频率来确定将被输入到输入频率转换器202的并行数据信号DR1到DRN的数目。而且，输出频率转换器203的输出信号的数目等于并行数据信号DR1到DRN的数目。

例如，假设半导体存储器件300的操作频率是2.5GHz，主测试器201输出频率为250MHz的并行数据信号DR1到DRN。

输入信号转换器SDI1到SDIT的输入管脚DIP1到DIPT连接到主测试器201的输出管脚216，从而20个并行数据信号DR1到DR20，...，DRM到DR(M+19)被分别输入到输入频率转换器202的输入信号转换器SDI1到SDIT。而且，输出信号转换器SDO1到SDOT的输出管脚COP1到COPT连接到主测试器201的输入管脚227，从而输出频率转换器203的输出信号转换器SDO1到SDOT分别输出20个并行数据信号CP1到CP20，...，CPM到CP(M+19)。

接着，在步骤1103，主测试器201设定输入频率转换器202和输出频率转换器203的第一输出延迟时间。具体的，在主测试器201中，第一控制器230响应于从逻辑信号发生器250的第三格式控制器253接收的第一逻辑信号LOG1而输出第一CMOS信号CMOS1。输入信号转换器SDI1到SDIT的各个控制寄存器440被第一CMOS信号CMOS1编程并且输出多个控制信号SCTL1到SCTL2。第一控制器230对于每个输入信号转换器SDI1到SDIT而输出第一CMOS信号CMOS1。

也就是，从第一控制器230输出的第一CMOS信号CMOS1包括对于每个输入信号转换器SDI1到SDIT的识别信号(下文称作ID信号)。因此，可以通过第一CMOS信号CMOS1来独立编程多个输入信号转换器SDI1到SDIT。

响应于控制信号SCTL2而设定输入信号转换器SDI1到SDIT的各个第一延迟器件460的延迟时间。不必将第一延迟器件460的延迟时间设定为相同。

主测试器201的第二控制器240响应于从第三格式控制器253接收的第二逻辑信号LOG2而输出第二CMOS信号CMOS2。从第二控制器240输出的第二CMOS信号CMOS2包括对于每个输出信号转换器SDO1到SDOT的ID信号。因此，可以通过第二CMOS信号CMOS2来独立编程输出信号转换器SDO1到SDOT。

输出信号转换器SDO1到SDOT的各个控制寄存器540由第二CMOS信号CMOS2编程并且输出多个控制信号PCTL1到PCTL2。响应于控制信号PCTL2而设定多个输出信号转换器SDO1到SDOT的各个第一延迟器件560的延迟时间。不必将第一延迟器件560的延迟时间设定为相同。

之后，在步骤1104，半导体存储器件300连接在输入频率转换器202与输出频率转换器203之间。也就是，多个输入信号转换器SDI1到SDIT的输出管脚DOP1到DOPT连接到半导体存储器件的输入管脚301，并且多个输出信号转换器SDO1到SDOT的输入管脚CIP1到CIPT连接到半导体存储器件的输出管脚302。

主测试器201产生测试模式信号，即并行数据信号DR1到DRK，...，DRM到DRN，并且将测试模式信号输出至多个输入信号转换器SDI1到SDIT。之后，在步骤1105，主测试器201从多个输出信号转换器SDO1到SDOT接收并行数据信号CP1到CPK，...，CPM到CPN并且估计半导体存储器件300的操作性能。

在步骤1106，通过改变输入频率转换器202和输出频率转换器203的第二输出延迟时间，确定半导体存储器件300的输入和输出信号的有效数据界限。

也就是，输入信号转换器SDI1到SDIT的各个控制寄存器440被第一CMOS信号CMOS1编程并且还输出控制信号SCTL3。

响应于控制信号SCTL3而设定每个输入信号转换器SDI1到SDIT的各个第二延迟器件470的第二延迟时间。在所有的输入信号转换器SDI1到SDIT中第二延迟器件470的第二延迟时间被设定为相同。

而且，输出信号转换器SDO1到SDOT的各个控制寄存器540被第二CMOS信号CMOS2编程并且还输出控制信号PCTL3。响应于控制信号PCTL3而设定多个输出信号转换器SDO1到SDOT的各个第二延迟器件570的延迟时间。在所有的输出信号转换器SDO1到SDOT中第二延迟器件570的第二延迟时间被设定为相同。

图6是根据本发明的第七实施例的、用于选择性改变测试模式信号的频率的测试装置600和半导体存储器件D1到DS的方框图。

在图6中，测试模式600包括主测试器601、多个输入频率转换器FI1到FIS、和多个输出频率转换器FO1到FOS。主测试器601的结构和操作与图2的主测试器201的相同，因此省略对其的详细描述。而且，在图6中，为了描述方便，仅示出了驱动器611、比较器621、第一控制器630、以及第二控制器640，而省略主测试器601的其他组件。然而，图6中由CMOS信号发生器实现的第一控制器630和第二控制器640可以由方式寄存器设定信号发生器来实现。

第一控制器630和第二控制器640输出第一和第二CMOS信号CMOS1和CMOS2，每个CMOS信号都包括时钟信号SCK、命令信号CMD、和数据信号SIO。

多个输入频率转换器FI1到FIS和多个输出频率转换器FO1到FOS可以连接到主测试器601或与其分离。而且，多个输入频率转换器FI1到FIS和多个输出频率转换器FO1到FOS可以实现为单个芯片。

将被测试的高频半导体存储器件D1到DS分别连接在多个输入频率转换器FI1到FIS与多个输出频率转换器FO1到FOS之间。

多个输入频率转换器FI1到FIS包括多个输入信号转换器DI11到DI1T，...，DIS1到DIST(T和S是大于1的整数)，并且多个输出频率转换器FO1到FOS包括多个输出信号转换器DO11到DO1T，...，DOS1到DOST。

输入信号转换器DI11到DI1T，...，DIS1到DIST的输入管脚IP11到IP1T，...，IPS1到IPST通过外部数据线CWI1到CWIT连接到主测试器601的驱动器611的输出管脚612。

输入信号转换器DI11到DI1T，...，DIS1到DIST从驱动器611接收多个并行数据信号DR1到DRK，...，DRM到DRN。输入信号转换器DI11到DI1T，...，DIS1到DIST将并行数据信号DR1到DRK，...，DRM到DRN转换成多个串行数据信号DRS1到DRST。

例如，输入信号转换器DI11将并行数据信号DR1到DRK转换成串行数据信号DRS1。

根据分别输入到输入信号转换器DI11到DI1T，...，DIS1到DIST的并行数据信号DR1到DRK，...，DRM到DRN的数目来改变每个串行数据信号DRS1到DRST的频率。

假设主测试器601输出频率为250MHz的多个并行数据信号DR1到DRK，...，DRM到DRN。当将20个并行数据信号DR1到DR20，...，DRM到DR(M+19)输入到每个输入信号转换器DI11到DI1T，...，DIS1到DIST时，输入信号转换器DI11到DI1T，...，DIS1到DIST输出2.5GHz的串行数据信号DRS1到DRST。

而且，当将10个并行数据信号DR1到DR10，...，DRM到DR(M+9)输入到每个所述多个输入信号转换器DI11到DI1T，...，DIS1到DIST时，该多个输入信号转换器DI11到DI1T，...，DIS1到DIST输出2.5GHz的串行数据信号DRS1到DRST。

如上所述，输入信号转换器DI11到DI1T，...，DIS1到DIST将低频的并行数据信号DR1到DRK，...，DRM到DRN转换成高频的串行数据信号DRS1到DRST。

串行数据信号DRS1到DRST被分别输入到半导体存储器件D1到DS。每个半导体存储器件D1到DS响应于串行数据信号DRS1到DRST而输出多个串行数据信号CPS1到CPST。

输出信号转换器DO11到DO1T，...，DOS1到DOST的输出管脚OP11到OP1T，...，OPS1到OPST通过外部数据线CWO1到CWOT连接到主测试器601的比较器621的输入管脚622。

输出信号转换器DO11到DO1T，...，DOS1到DOST将从半导体存储器件D1到DS接收的高频的串行数据信号转换成低频的多个并行数据信号CP1到CPK，...，CPM到CPN。每个输出信号转换器DO11到DO1T，...，DOS1到DOST输出与输入到每个输入信号转换器DI11到DI1T，...，DIS1到DIST的信号的数目相同的并行数据信号。

例如，输出信号转换器DO11将串行数据信号CPS1转换成并行数据信号CP1到CPK。如果输入信号转换器DI11接收10个并行数据信号DR1到DR10，则输出信号转换器DO11输出10个并行数据信号CP1到CP10。结果，将低频的并行数据信号CP1到CPK，...，CPM到CPN输入到比较器622。

每个输入信号转换器DI11到DI1T，...，DIS1到DIST响应于从第一控制器630输出的第一CMOS信号CMOS1而被初始化，并且被第一CMOS信号CMOS1编程为使能或禁用，从而设定输出延迟时间。

第一CMOS信号CMOS1包括对于每个输入信号转换器DI11到DI1T，...，DIS1到DIST的ID(识别)信号。因此，输入信号转换器DI11到DI1T，...，DIS1到DIST由第一CMOS信号CMOS1独立编程。

每个输出信号转换器DO11到DO1T，...，DOS1到DOST响应于从第二控制器640输出的第二CMOS信号CMOS2而被初始化，并且被第二CMOS信号CMOS2编程为使能或禁用，从而设定输出延迟时间。

第二CMOS信号CMOS2包括对于每个输出信号转换器DO11到DO1T，...，DOS1到DOST的ID信号。因此，输出信号转换器DO11到DO1T，...，DOS1到DOST由第二CMOS信号CMOS2独立编程。

然而，在图6中，通过单条线彼此连接的第一控制器630和输入信号转换器DI11到DI1T，...，DIS1到DIST可以通过多条线来连接，所述多条线分别发送时钟信号SCK、命令信号CMD、和数据信号SIO作为第一CMOS信号CMOS1。类似地，第二控制线640和输出信号转换器DO11到DO1T，...，DOS1到DOST也可以通过多条线来连接。

每个输入信号转换器DI11到DI1T，...，DIS1到DIST的结构和操作与图3A和3B的输入信号转换器SDI1的相同，因此不再重复对其的详细描述。而且，每个输出信号转换器DO11到DO1T，...，DOS1到DOST的结构和操作与图4A和图4B的输出信号转换器SDO1的相同，因此不再重复对其的详细描述。

现在将参考图6至8来描述一种使用上述测试装置600测试半导体存储器件D1到DS的方法。

图7是图解说明根据图6的本发明第八实施例的、使用用于选择性改变测试模式信号的频率的测试装置来测试半导体存储器件的方法的流程图。图8是图解说明用于估计图7所示的半导体存储器件的操作性能的方法的流程图。

参考图7，在步骤1210，确定测试模式信号的数目，即将从主测试器601输出的并行数据信号DR1到DRN的数目。在步骤1220，根据所确定的并行数据信号DR1到DRN的数目，通过外部数据线CWI1到CWIT和CWO1到CWOT将主测试器601、输入频率转换器FI1到FIS、以及输出频率转换器FO1到FOS彼此连接。

具体的，根据将要测试的半导体存储器件D1到DS的操作频率和并行数据信号DR1到DRN的频率来确定将要输入到每个输入频率转换器FI1到FIS的并行数据信号DR1到DRN的数目。

而且，将输出频率转换器FO1到FOS的输出信号的数目设定为与并行数据信号DR1到DRN的数目相等。

例如，假设主测试器601输出250MHz的并行数据信号DR1到DRN。还假设半导体存储器件D1到DS的操作频率为2.5GHz。然后，通过外部数据线CWI1到CWIT将输入信号转换器DI11到DI1T，...，DIS1到DIST的输入管脚IP11到IP1T，...，IPS1到IPST连接到主测试器601的驱动器611的输出管脚612，从而将20个并行数据信号DR1到DR20输入到每个输入信号转换器DI11到DIS1，并且将20个并行数据信号DRM到DR(M+19)输入到每个输入信号转换器DI1T到DIST。

而且，将输出信号转换器DO11到DO1T，...，DOS1到DOST的输出管脚OP11到OP1T，...，OPS1到OPST连接到主测试器601的比较器621的输入管脚622，从而每个输出信号转换器DO11到DOS1输出20个并行数据信号CP1到CP20，并且每个输出信号转换器DO1T到DOST输出20个并行信号CPM到CP(M+19)。

接着，在步骤1230，主测试器601设定输入频率转换器FI1到FIS和输出频率转换器FO1到FOS的第一输出延迟时间。具体的，主测试器601的第一控制器630输出第一CMOS信号CMOS1。输入频率转换器FI1到FIS的各个输入信号转换器DI11到DI1T，...，DIS1到DIST被第一CMOS信号CMOS1编程，从而设定第一输出延迟时间。

输入信号转换器DI11到DI1T，...，DIS1到DIST的第一输出延迟时间不必设定为相同。结果，半导体存储器件D1到DS从输入信号转换器DI11到DI1T，...，DIS1到DIST同时接收串行数据信号DRS1到DRST。

第一控制器630输出对于每个输入信号转换器DI11到DI1T，...，DIS1到DIST的第一CMOS信号CMOS1。也就是，从第一控制器630输出的第一CMOS信号CMOS1包括对于每个输入信号转换器DI11到DI1T，...，DIS1到DIST的ID信号。因此，输入信号转换器DI11到DI1T，...，DIS1到DIST可以被第一CMOS信号CMOS1独立编程。

主测试器601的第二控制器640输出第二CMOS信号CMOS2。第二CMOS信号CMOS2包括对于每个输出信号转换器DO11到DO1T，...，DOS1到DOST的ID信号。因此，输出信号转换器DO11到DO1T，...，DOS1到DOST可以被第二CMOS信号CMOS2独立编程。

每个输出信号转换器DO11到DO1T，...，DOS1到DOST被第二CMOS信号CMOS2编程，从而设定第一输出延迟时间。

输出信号转换器DO11到DO1T，...，DOS1到DOST的第一输出延迟时间不必设定为相同。结果，多个输出信号转换器DO11到DO1T，...，DOS1到DOST从半导体存储器件D1到DS同时接收串行数据信号CPS1到CPST。

然后在步骤1240，将半导体存储器件D1到DS分别连接在输入频率转换器FI1到FIS与输出频率转换器FO1到FOS之间。例如，输入频率转换器FI1的输入信号转换器DI11到DI1T的输出端连接到半导体存储器件D1的输入端，并且输出频率转换器FO1的输出信号转换器DO11到DO1T的输入端连接到半导体存储器件D1的输出端。

之后，在步骤1250，主测试器601产生测试模式信号，即并行数据信号DR1到DRK，...，DRM到DRN，并且确定半导体存储器件D1到DS的操作性能。现在将参考图8来更详细地描述步骤1250。

首先，在步骤1251，第一控制器630输出第一CMOS信号CMOS1并且使能连接到半导体存储器件D1到DS的输入频率转换器FI1到FIS。然后，在步骤1252，驱动器611将测试模式信号，即并行数据信号DR1到DRK，...，DRM到DRN输出至输入频率转换器FI1到FIS。并行数据信号DR1到DRK，...，DRM到DRN被同时输入到输入频率转换器FI1到FIS。

通过输入频率转换器FI1到FIS将低频的并行数据信号DR1到DRK，...，DRM到DRN转换成高频的串换数据信号DRS1到DRST。每个半导体存储器件D1到DS响应于串换数据信号DRS1到DRST而输出串行数据信号CPS1到CPST。

串行数据信号CPS1到CPST被分别输出到输出频率转换器FO1到FOS。输出频率转换器FO1到FOS将高频的串行数据信号CPS1到CPST分别转换成低频的并行数据信号CP1到CPK，...，CPM到CPN。

然后，在步骤1253，第二控制器640输出第二CMOS信号CMOS2并且单独使能每个输出频率转换器FO1到FOS。也就是，当输出频率转换器FO1到FOS中的一个使能时，剩余的输出频率转换器禁用。

在步骤1254，主测试器601接收使能的输出频率转换器的输出信号并且确定相应的半导体存储器件的操作性能。例如，当输出频率转换器FO1被使能时，主测试器601从输出频率转换器FO1接收并行数据信号CP1到CPK，...，CPM到CPN，并且将该并行数据信号CP1到CPK，...，CPM到CPN与参考信号进行比较，从而测量半导体存储器件D1的性能。在步骤1255，主测试器601确定是否存在将要估计的下一个半导体存储器件。当在步骤1255存在要估计的半导体存储器件时，方法返回到步骤1253，并且当不存在要估计的下一个半导体存储器件时，方法终止。

参考图7，在步骤1260，通过改变输入频率转换器FI1到FIS和输出频率转换器FO1到FOS的第二输出延迟时间，可以确定半导体存储器件D1到DS的输入和输出信号的有效数据界限。

也就是，输入频率转换器FI1到FIS的各个输入信号转换器DI11到DI1T，...，DIS1到DIST被第一CMOS信号CMOS1分别编程，从而设定第二输出延迟时间。

输入信号转换器DI11到DI1T，...，DIS1到DIST的第二输出时间被设定为相同。结果，可以同时改变半导体存储器件D1到DS接收串行数据信号DRS1到DRST的时间。

而且，输出频率转换器FO1到FOS的各个输出信号转换器DO11到DO1T，...，DOS1到DOST被第二CMOS信号CMOS2分别编程，从而同时设定第二输出延迟时间。

这时，输出信号转换器DO11到DO1T，...，DOS1到DOST的第二输出时间被设定为相同。结果，可以同时改变输出信号转换器DO11到DO1T，...，DOS1到DOST接收从半导体存储器件D1到DS输出的串行数据信号CPS1到CPST的时间。

类似于步骤1253，在步骤1254，响应于第一CMOS信号CMOS1而同时使能输入频率转换器FI1到FIS，并且响应于第二CMOS信号CMOS2而仅仅使能输出频率转换器FO1到FOS中的一个。结果，主测试器601可以对于每个半导体存储器件测量有效数据界限。

图9是根据本发明第九实施例的、用于选择性改变测试模式信号和半导体存储器件D1到DS的频率的测试装置700的方框图。

参考图9，测试装置700包括主测试器701、多个输入频率转换器FI1到FIS、和多个输出频率转换器FO1到FOS。

这里，除了较少差别外，测试装置700具有与图6的测试装置600相同的结构，因此除了这些差别外，省略对测试装置700的结构和操作的详细描述。

当将被测试半导体存储器件D1到DS有具有输入/输出功能的输入/输出管脚时，输入频率转换器FI1到FIS的输出端和多个输出频率转换器FO1到FOS的输入端都被连接到半导体存储器件D1到DS的输入/输出管脚D1P到DSP。

如上所述，根据本发明示例性实施例的测试装置和方法可以通过选择性改变测试模式信号的频率来测试高频的半导体存储器件。

而且，根据本发明示例性实施例的测试装置和方法可以测试具有不同操作频率的半导体存储器件，并且可以同时测试多个半导体存储器件，从而减少测试成本。

虽然已经参考本发明的示例性实施例具体示出和描述了本发明，但是本领域的技术人员应当理解，在不背离由所附权利要求定义的本发明的精神和范围的情况下可以对其做出各种形式和细节上的各种变化。

本申请要求于2003年8月25日向韩国知识产权局提交的韩国专利申请第2003-58777号的优先权，在此并入其内容作为参考。

Claims (21)

1.一种测试半导体存储器件的装置，所述装置包括：

主测试器，用于产生具有第一频率的多个第一输入测试模式信号、第一编程控制信号、和第二编程控制信号，接收具有第一频率的多个第一输出测试模式信号，并且检测半导体存储器件的操作性能；

输入频率转换器，用于响应于第一编程控制信号而将所述第一输入测试模式信号转换成具有第二频率的多个第二输入测试模式信号，并且将所述第二输入测试模式信号输出至半导体存储器件；和

输出频率转换器，用于响应于第二编程控制信号而将从半导体存储器件接收的、具有第二频率的多个第二输出测试模式信号转换成第一输出测试模式信号，并且输出所述第一输出测试模式信号。

2.如权利要求1所述的装置，其中所述第一输入测试模式信号是第一并行数据信号，并且所述第二输入测试模式信号是第一串行数据信号，

所述输入频率转换器包括多个输入信号转换器，每个输入信号转换器接收预定数目的第一并行数据信号并输出所述第一串行数据信号之一，

所述第一输出测试模式信号是第二并行数据信号，所述第二输出测试模式信号是第二串行数据信号，和

所述输出频率转换器包括多个输出信号转换器，每个输出信号转换器接收所述第二串行数据信号之一并输出预定数目的第二并行数据信号。

3.如权利要求2所述的装置，其中所述多个输入信号转换器中的每一个包括：

控制寄存器，其响应于第一编程控制信号而被编程并输出第一和第二控制信号；

串行转换器，用于响应于第一控制信号而使能或禁用，当所述串行转换器使能时，将预定数目的第一并行数据信号转换成所述第一串行数据信号之一，并且输出所述第一串行数据信号之一；和

第一延迟器件，用于向应于第二控制信号而设定第一延迟时间，将所述第一串行数据信号之一延迟第一延迟时间，并且输出所述延迟的第一串行数据信号之一。

4.如权利要求3所述的装置，其中所述第一延迟器件的第一延迟时间对于所有的输入信号转换器不必设定为相同。

5.如权利要求4所述的装置，其中所述控制寄存器还输出第三控制信号，并且

所述输入信号转换器中的每一个还包括第二延迟器件，用于响应于第三控制信号而设定第二延迟时间，将所述延迟的第一串行数据信号之一延迟第二延迟时间，并且输出所述两次延迟的第一串行数据信号之一。

6.如权利要求5所述的装置，其中所述第二延迟器件的第二延迟时间对于所有输入信号转换器都相同。

7.如权利要求6所述的装置，其中将被输入到每个输入信号转换器的第一并行数据信号的数目是根据第一并行数据信号的频率和将要测试的半导体存储器件的操作频率而确定的。

8.如权利要求7所述的装置，其中所述第一编程控制信号包括对于每个输入信号转换器的识别信号。

9.如权利要求2所述的装置，其中所述多个输出信号转换器中的每一个包括：

控制寄存器，其响应于第二编程控制信号而被编程并输出第一和第二控制信号；

第一延迟器件，用于响应于第二控制信号而设定第一延迟时间，将所述第二串行数据信号之一延迟第一延迟时间，并且输出所述延迟的第二串行数据信号之一；和

并行转换器，用于响应于第一控制信号而使能或禁用，当所述并行转换器使能时，将从第一延迟器件接收的所述第二串行数据信号之一转换成预定数目的第二并行数据信号，并且输出所转换的结果。

10.如权利要求9所述的装置，其中所述第一延迟器件的第一延迟时间对于所有的输出信号转换器不必都相同。

11.如权利要求10所述的装置，其中所述控制寄存器还输出第三控制信号，并且

所述输入信号转换器中的每一个还包括第二延迟器件，用于响应于第三控制信号而设定第二延迟时间，将所述延迟的第二串行数据信号之一延迟第二延迟时间，并且输出所述两次延迟的第二串行数据信号之一。

12.如权利要求11所述的装置，其中所述第二延迟器件的第二延迟时间对于所有输入信号转换器都相同。

13.如权利要求12所述的装置，其中将被从所述输出信号转换器中的每一个输出的第二并行数据信号的数目是根据第二并行数据信号的频率和将要测试的半导体存储器件的操作频率而确定的。

14.如权利要求13所述的装置，其中所述第二编程控制信号包括对于每个输出信号转换器的识别信号。

15.如权利要求2所述的装置，其中所述主测试器包括：

测试信号发生器，用于产生第一输入测试模式信号；

故障分析器，用于接收第一输出测试模式信号并检测半导体存储器件的操作性能；

逻辑信号发生器，用于产生第一逻辑信号和第二逻辑信号；

第一控制器，用于响应于第一逻辑信号而输出第一编程控制信号；和

第二控制器，用于响应于第二逻辑信号而输出第二编程控制信号。

16.如权利要求15所述的装置，其中所述第一控制器和第二控制器是方式寄存器设定信号发生器。

17.如权利要求15所述的装置，其中所述第一控制器和第二控制器是CMOS信号发生器。

18.一种用于测试多个半导体存储器件的装置，所述装置包括：

主测试器，用于产生具有第一频率的多个第一输入测试模式信号、第一编程控制信号、和第二编程控制信号，接收具有第一频率的多个第一输出测试模式信号，并且检测半导体存储器件的操作性能；

多个输入频率转换器，用于响应于第一编程控制信号而将所述第一输入测试模式信号转换成具有第二频率的多个第二输入测试模式信号，并且将所述第二输入测试模式信号输出至半导体存储器件；和

多个输出频率转换器，用于响应于第二编程控制信号而将从半导体存储器件接收的、具有第二频率的多个第二输出测试模式信号转换成第一输出测试模式信号，并且输出所述第一输出测试模式信号，

其中所述输入频率转换器响应于第一编程控制信号而同时使能，和

当所述输出频率转换器中的一个响应于第二编程控制信号而使能时，剩余的输出频率转换器禁用。

19.一种测试半导体存储器件的方法，包括：

(a)确定将要生成的第一输入测试模式信号的数目；

(b)根据所确定的第一输入测试模式信号的数目来连接主测试器、输入频率转换器、以及输出频率转换器；

(c)生成第一编程控制信号和第二编程控制信号，并且设定输入频率转换器和输出频率转换器的第一输出延迟时间；

(d)将半导体存储器件连接在输入频率转换器与输出频率转换器之间；和

(e)生成第一输入测试模式信号，接收第一输出测试模式信号，并且确定半导体存储器件的操作性能。

20.一种测试多个半导体存储器件的方法，包括：

(a)确定将要生成的第一输入测试模式信号的数目；

(b)根据所确定的第一输入测试模式信号的数目通过外部数据线来连接主测试器、输入频率转换器、以及输出频率转换器；

(c)生成第一编程控制信号和第二编程控制信号，并且设定所述输入频率转换器和输出频率转换器的第一输出延迟时间；

(d)将所述半导体存储器件连接在各个所述输入频率转换器与输出频率转换器之间；和

(e)生成第一输入测试模式信号，接收第一输出测试模式信号，并且确定所述半导体存储器件中的每一个的操作性能。

21.如权利要求20所述的测试方法，其中步骤(e)包括：

(e1)生成第一编程控制信号，从而使能全部输入频率转换器；

(e2)将第一输入测试模式信号输入至输入频率转换器；

(e3)生成第二编程控制信号，从而单独地使能输出频率转换器；

(e4)从使能的输出频率转换器接收第一输出测试模式信号，并且确定相应的半导体存储器件的操作性能；和

(e5)重复步骤(e3)和(e4)，直到所有的半导体存储器件已被测试。

Images