CN101593563B

CN101593563B - 存储器芯片及其操作方法

Info

Publication number: CN101593563B
Application number: CN2009101420466A
Authority: CN
Inventors: 张坤龙; 洪俊雄; 余传英; 李俊毅
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2008-05-28
Filing date: 2009-05-27
Publication date: 2013-03-20
Anticipated expiration: 2029-05-27
Also published as: CN102903391B; CN102903391A; TWI397917B; US20090295419A1; CN102945684B; CN102945684A; US8203896B2; US7885129B2; CN101593563A; US20110038218A1; TW200949845A

Abstract

本发明公开了一种存储器芯片及其操作方法。存储器芯片包括多个焊垫。本方法包括：分别输入多个第一测试信号至焊垫，其中任意两实体相邻的焊垫所对应的第一测试信号是彼此互补的；接着第一测试信号之后分别输入多个第二测试信号至焊垫，其中对应各焊垫的第一测试信号以及第二测试信号是彼此互补的；以及当存储器芯片成功地接收到第一测试信号以及第二测试信号时，由存储器芯片输出一预期数据。

Description

存储器芯片及其操作方法

技术领域

本发明是有关于一种存储器芯片以及其操作方法，且特别是有关于一种应用于多芯片封装(multi-chip package；MCP)的存储器芯片以及其操作方法。

背景技术

随着多芯片封装技术的发展，集成电路供货商，尤其是在移动电话的应用方面，趋向于将不同供货商提供的已知良好晶元(known-good-die；KGD)闪存、SRAM存储器以及控制器等多个芯片整合为一多芯片封装，以便能降低集成电路产品的制造成本。

一般而言，当包含多个裸晶的存储器芯片提供给集成电路供货商时，晶元供应者会测试所有裸晶以确保它们的良好质量及可靠度，例如晶元良率至少达90％。据此，集成电路供货商才将已知良好晶元与其它集成电路芯片放在一起封装。然而，经常让芯片供应者困扰的是：在封装过程中，假如产生任何损害而导致整个封装元件操作失败时，集成电路供货商并无法得知在多芯片封装中那一个元件受到损害以及操作失败的原因是否由配件产生或是由元件本身所产生。

传统上是使用一种称为边界扫描(boundary scan)的方法来测试多芯片封装。然而此种方法需要使用核心芯片来提供输入信号并且需要存储器芯片具有相同的信号协议，否则很难由核心芯片执行测试程序。因此，传统的边界扫描方法将使得整个测试过程便复杂化。

发明内容

有鉴于此，本发明的主要目的在于提供一种存储器芯片及其操作方法。通过依序输入两组互补(complementary)的测试信号至存储器芯片的焊垫或由焊垫输出两个频率的互补测试信号，并决定输入的两互补测试信号是否被焊垫成功地接收到或输出的两互补测试信号是否由焊垫成功地读到，因而可以很容易地测试出这些焊垫是否有开路及短路状态。因此，可以有效地简化存储器芯片的测试程序。

根据本发明的第一方面，提出一种存储器芯片的操作方法。存储器芯片包括多个焊垫。本方法包括：分别输入多个第一测试信号至焊垫，其中任意两实体相邻的焊垫所对应的第一测试信号是彼此互补的；接着第一测试信号之后分别输入多个第二测试信号至焊垫，其中对应各焊垫的第一测试信号以及第二测试信号是彼此互补的；以及

当存储器芯片成功地接收到第一测试信号以及第二测试信号时，由存储器芯片输出一预期数据。

根据本发明的第二方面，提出一种存储器芯片的操作方法。存储器芯片包括多个焊垫。本方法包括：接收一测试指令；根据测试指令由焊垫输出多个第一测试信号，其中任意两实体相邻的焊垫所对应的第一测试信号是彼此互补的；以及根据测试指令接着第一测试信号之后由焊垫输出多个第二测试信号，其中对应各焊垫的第一测试信号以及第二测试信号是彼此互补的。

根据本发明的第三方面，提出一种存储器芯片，包括：

多个焊垫、指令译码单元以及预期数据产生器。焊垫是用以依序分别输入多个第一测试信号以及多个第二测试信号，其中任意两实体相邻的焊垫所对应的第一测试信号是彼此互补的，且对应各焊垫的第一测试信号以及第二测试信号是彼此互补的。指令译码单元连接焊垫用以接收第一测试信号以及第二测试信号。预期数据产生器连接指令译码单元，其中当指令译码单元成功地接收到第一测试信号以及第二测试信号时，指令译码单元控制预期数据产生器产生一预期数据加以输出。

根据本发明的第四方面，提出一种存储器芯片具有多个焊垫。存储器芯片包括：指令译码单元以及预期数据产生器。指令译码单元是用以接收一测试指令。预期数据产生器是用以根据测试指令由焊垫依序分别输出多个第一测试信号以及多个第二测试信号，其中任意两实体相邻的焊垫所对应的第一测试信号是彼此互补的，且对应各焊垫的第一测试信号以及第二测试信号是彼此互补的。

为让本发明的上述内容能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1A绘示依照本发明第一实施例的一种存储器芯片方块图。

图1B绘示平行闪存48STOP的焊垫排列顺序示意图。

图1C绘示本发明第一实施例具有焊垫间短路状态的存储器芯片方块图。

图1D绘示本发明第一实施例具有焊垫开路或短路状态的存储器芯片方块图。

图1E绘示依照本发明第一实施例存储器芯片操作方法流程图。

图2A绘示依照本发明第二实施例的一种存储器芯片方块图。

图2B绘示串行闪存8SOP的焊垫排列顺序示意图。

图2C绘示图2B中输入/输出焊垫SIO0～SIO3的测试信号、频率信号以及其它信号的波形图。

图2D绘示依照本发明第二实施例存储器芯片操作方法流程图。

【主要元件符号说明】

2、22：焊垫

4、24：输入缓冲器

10、20：存储器芯片

120、220：指令译码单元

130、230：预期数据产生器

140、240：读取器

具体实施方式

本发明是有关于一种存储器芯片及其操作方法。存储器芯片具有多个焊垫。两组互补的测试信号输入至这些焊垫或两个频率的互补测试信号由这些焊垫输出，其中任意两实体相邻的焊垫所对应的测试信号是彼此互补的。因此，只要判断输入的两互补测试信号是否由这些焊垫成功地接收或者判断输出的两互补测试信号是否由这些焊垫成功地读取，即可容易地测试出这些焊垫是否有开路及短路的状态发生。

实施例一

请参照图1A，其绘示依照本发明第一实施例的一种存储器芯片方块图。存储器芯片10，例如是应用于多芯片封装(MCP)的已知良好晶元(KGD)存储器，其包括多个焊垫2。在本实施例中，焊垫2包括地址焊垫以及输入/输出(I/O)焊垫。存储器芯片10更包括指令译码(command decode)单元120以及预期数据产生器130。存储器芯片10的焊垫2依序分别输入多个第一测试信号S1以及多个第二测试信号S2。

如图1A所示，任意两实体相邻的焊垫2所对应的第一测试信号S1是彼此互补(0及1)，且对应各焊垫2的第一测试信号S1与第二测试信号S2也是彼此互补的。虽然本实施例中测试信号S1及S2是以输入至地址焊垫及输入/输出焊垫为例作说明，然本发明的测试信号S1以及S2也可以是仅输入至地址焊垫2用来测试地址焊垫2的状态。

例如，存储器芯片10是一种平行闪存48TSOP，其包括22个地址焊垫A0～A21以及16个输入/输出焊垫Q0～Q15，如图1B所示。此22个地址焊垫依照逻辑序列(logic sequence)分别为A0、A1、A2、...A20以及A21，且依照实体排列(physical pattern)分别为A1、A2、A3、A4、A5、A6、A7、A17、A18、A21、A20、A19、A8、A9、A10、A11、A12、A13、A14、A15(由左下到左上)以及A0、A16(分别位于右下及右上)。此16个输入/输出焊垫依照逻辑序列分别为Q0、Q1、Q2、...Q14及Q15，且依照实体排列分别为Q0、Q8、Q1、Q9、Q2、Q10、Q3、Q11、Q4、Q12、Q5、Q13、Q6、Q14、Q7及Q15(由右下至右上)。

第一及第二测试信号S1及S2与实体排列的地址焊垫A0～A21以及输入/输出焊垫Q0～Q15的对应如下：

左侧：

A1 A2 A3 A4 A5 A6 A7 A17 A18 A21

S1：1 0 1 0 1 0 1 0 1 0

S2：0 1 0 1 0 1 0 1 0 1

A20 A19 A8 A9 A10 A11 A12 A13 A14 A15

S1：1 0 1 0 1 0 1 0 1 0

S2：0 1 0 1 0 1 0 1 0 1

右侧：

A0 Q0 Q8 Q1 Q9 Q2 Q10 Q3 Q11

S1：0 1 0 1 0 1 0 1 0

S2：1 0 1 0 1 0 1 0 1

Q4 Q12 Q5 Q13 Q6 Q14 Q7 Q15 A16

S1：1 0 1 0 1 0 1 0 1

S2：0 1 0 1 0 1 0 1 0

如果依照逻辑序列来表示，第一测试信号S1是对应至相对逻辑序列的地址焊垫A[0:21]的第一测试二进制代码(binary code)(地址)TB1“1555CCh”以及相对逻辑序列的输入/输出焊垫Q[0:15]的第三测试二进制代码(数据)TB3“00FFh”。另外，第二测试信号S2是对应至相对逻辑序列的地址焊垫A[0:21]的第二测试二进制代码(地址)TB2“2CCC55h”以及相对逻辑序列的输入/输出焊垫Q[0:15]的第四测试二进制代码(数据)TB4“FF00h”，如下所示。

A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11

TB1：0 1 0 1 0 1 0 1 1 0 1 0

TB2：1 0 1 0 1 0 1 0 0 1 0 1

A12 A13 A14 A15 A16 A17 A18 A19 A20 A21

TB1：1 0 1 0 1 0 1 0 1 0

TB2：0 1 0 1 0 1 0 1 0 1

TB1＝0101010110101010101010，TB2＝1010101001010101010101

Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8

TB3：1 1 1 1 1 1 1 1 0

TB4：0 0 0 0 0 0 0 0 1

Q9 Q10 Q11 Q12 Q13 Q14 Q15

TB3：0 0 0 0 0 0 0

TB4：1 1 1 1 1 1 1

TB3＝1111111100000000，TB4＝0000000011111111

指令译码单元120是用以接收测试信号S1及S2以判断测试信号S1及S2是否成功地由存储器芯片10透过地址焊垫以及输入/输出焊垫所接收。对应测试信号S1及S2由地址焊垫与输入/输出焊垫所依序接收的数据先储存于存储器芯片10的输入缓冲器(input buffer)4，再送到指令译码单元120。

存储器芯片10根据地址焊垫的逻辑序列分别将对应至测试信号S1及S2由地址焊垫接收的数据D1及D2重组为第一二进制代码BC1以及第二二进制代码BC2，并且根据输入/输出焊垫的逻辑序列分别将对应至测试信号S1及S2由输入/输出焊垫接收的数据D3及D4重组为第三二进制代码BC3以及第四二进制代码BC4。

然后，指令译码单元120判断第一二进制代码BC1以及第二二进制代码BC2是否分别与第一测试二进制代码TB1以及第二测试二进制代码TB2相同，并判断第三二进制代码BC3以及第四二进制代码BC4是否分别与第三测试二进制代码TB3以及第四测试二进制代码TB4相同。在存储器芯片10没有焊垫间短路(pad-to-pad shorting)或焊垫开路/短路的正常状况下，由地址焊垫及输入/输出焊垫所接收的数据(D1+D3)及(D2+D4)会分别与输入至地址焊垫及输入/输出焊垫的测试信号S1及S2相同。也就是说，在(D1，D3)及(D2，D4)解碼后所得到的二进制代码(BC1，BC3)及(BC2，BC4)会分别与对应测试信号S1的测试二进制代码(TB1，TB3)以及对应测试信号S2的测试二进制代码(TB2，TB4)相同。

然而，当焊垫间短路发生时，例如是图1C所示的左侧两焊垫2之间发生短路时，由这两个焊垫2接收到对应测试信号S1(0及1)的两笔数据D1(或D3)将与输入的测试信号S1不同而形成错误的输入数据。也就是说，数据D1经译码后的二进制代码BC1(或BC3)将不同于预期的测试二进制代码TB1(或TB3)。

当某些焊垫2产生开路或短路现象时，如图1D所示，由短路至VDD的焊垫2所接收对应测试信号S1为“0”的数据D1(或D3)将变成“1”。由开路状态的焊垫2所接收对应测试信号S1为“1”的数据D1(或D3)将变成“0”。由短路至GND的焊垫2所接收对应测试信号S1为“1”的数据D1(或D3)将变成“0”。因此，假如地址焊垫或输入/输出焊垫产生焊垫间短路或焊垫开路/短路情况时，所得到的二进制代码BC1～BC4将与测试二进制代码TB1～TB4不相同。

另外，预期数据产生器130系设置于存储器芯片10中并连接至指令译码单元120，用以输出一笔预期数据De。当二进制代码BC1～BC4分别与测试二进制代码TB1～TB4相同时，指令译码单元120利用触发信号St来控制预期数据产生器130经由输入/输出焊垫产生预期数据De，例如是二进制代码。

焊垫2在输入测试信号S1及S2之后更用以依序输入第一指令码C1以及第二指令码C2。指令译码单元120是根据第一指令码C1开始判断第一至第四二进制代码BC1～BC4是否分别与第一至第四测试二进制代码TB1～TB4相同，并于二进制代码BC1～BC4分别与测试二进制代码TB1～TB4相同时根据第二指令码C2控制预期数据产生器130来输出预期数据De。当焊垫间短路发生或焊垫产生开路或短路情况时，甚至透过地址焊垫接收的第一指令码C1也是错误的，因而预期数据产生器130并不会输出预期数据De。相反地，假如存储器芯片10并没有焊垫间短路或焊垫开路/短路状态存在时，指令译码单元120将接收到正确的第一及第二指令码C1及C2并据以控制预期数据产生器130输出预期数据De。

读取器140是连接存储器芯片10的输入/输出焊垫2，用以透过输入/输出焊垫2读取数据，并根据所读取的数据来决定存储器芯片10的测试结果。当读到预期数据De时，读取器140判定存储器芯片10为正常，而当读不到预期数据De时，读取器140则判定存储器芯片10为测试失败。

请参照图1E，其绘示依照本发明第一实施例的存储器芯片10的操作方法流程图。如上所述，存储器芯片10是以平行闪存48TSOP为例。首先，于步骤150，分别输入多个第一测试信号S1至地址焊垫A0～A21以及输入/输出焊垫Q0～Q15。任意两实体相邻的地址焊垫及输入/输出焊垫所对应的第一测试信号S1是彼此互补的(0/1)。在本实施例中，两实体相邻的地址(或输入/输出)焊垫包括两个相邻接的地址(或输入/输出)焊垫，例如A1及A2(或Q0及Q8)，以及两个地址(或输入/输出)焊垫的间没有插入其它的地址(或输入/输出)焊垫，例如A18及A21(或Q11及Q4)。

接着，于步骤160，分别接着第一测试信号S1之后输入多个第二测试信号S2至地址焊垫A0～A21及输入/输出焊垫Q0～Q15。对应各地址焊垫A0～A21及输入/输出焊垫Q0～Q15的第一测试信号S1及第二测试信号S2是彼此互补。对应实体排列的地址焊垫A0～A21及输入/输出焊垫Q0～Q15的测试信号S1及S2已如上述。

在步骤150及160中，如上所述，第一测试信号S1是对应至相对逻辑序列的地址焊垫A[0:21]的第一测试二进制代码TB1“1555CCh”以及相对逻辑序列的输入/输出焊垫Q[0:15]的第三测试二进制代码TB3“00FFh”。另外，第二测试信号S2是对应至相对逻辑序列的地址焊垫A[0:21]的第二测试二进制代码(地址)TB2“2CCC55h”以及相对逻辑序列的输入/输出焊垫Q[0:15]的第四测试二进制代码(数据)TB4“FF00h”。

如下表1所示，第一测试二进制代码“1555CCh”及第三测试二进制代码“00FFh”是于第一总线周期(bus cycle)提供，且第二测试二进制代码“2CCC55h”及第四测试二进制代码“FF00h”是于第二总线周期提供。

表1

然后，于步骤170，判断第一测试信号S1及第二测试信号S2是否由存储器芯片10的地址焊垫A0～A21及输入/输出焊垫Q0～Q15成功地接收。如表1所示，在第三总线周期中提供了第一指令码C1，例如“1555CCh”至逻辑序列的地址焊垫A0～A21以及一笔指令数据，例如“90”，至逻辑序列的一部份输入/输出焊垫Q0～Q15。存储器芯片10将自地址焊垫(A0～A21)及输入/输出焊垫(Q0～Q15)接收对应第一测试信号S1的数据D1及D3重组为第一二进制代码BC1及第二二进制代码BC2，并自地址焊垫及输入/输出焊垫接收对应第二测试信号S2的数据D2及D4重组为第三二进制代码BC3及第四二进制代码BC4。

然后，根据第一指令码C1及所接收的指令数据，指令译码单元120判断第一二进制代码BC1及第二二进制代码BC2是否分别与第一测试二进制代码TB1：“1555CCh”以及第二测试二进制代码TB2：“2CCC55h”相同，以及判断第三二进制代码BC3及第四二进制代码BC4是否分别与第三测试二进制代码TB3：“00FFh”以及第四测试二进制代码TB4：“FFOOh”相同。

接着，于步骤180，假如第一测试信号S1及第二测试信号S2由存储器芯片10的地址焊垫A0～A21及输入/输出焊垫Q0～Q15成功地接收，由存储器芯片10输出一笔预期数据De。也就是说，假如由接收到的数据D1及D2解码产生的二进制代码BC1及BC2分别与测试二进制代码TB1：“1555CCh”及TB2：“2CCC55h”相同，且由接收到的数据D3及D4解碼产生的二进制代码BC3及BC4分别与测试二进制代码TB3：“00FFh”及TB4：“FF00h”相同时，如表1所示，在第四总线周期中，根据由地址焊垫输入的第二指令码C2(例如“05h”)透过一部份的输入/输出焊垫输出预期数据De，例如“C2h”。

如上所述，假如存储器芯片10存在焊垫间短路或焊垫开路/短路状态时，在步骤170中由地址焊垫及输入/输出焊垫接收的数据译码所得的二进制代码BC1～BC4将不会与测试二进制代码TB1～TB4均相同。在这种情况下，存储器芯片10将不会输出预期数据De，且本方法继续步骤190。相反地，假如存储器芯片10并没有焊垫间短路或焊垫开路/短路状态时，于步骤170中，二进制代码BC1～BC4分别与预期的测试二进制代码TB1～TB4相同，且于步骤180中，透过存储器芯片10的输入/输出焊垫输出预期数据De。

最后，在步骤190中，利用读取器140由存储器芯片10的输入/输出焊垫读取数据，并根据所读取的数据决定存储器芯片10的测试结果。假如读到预期数据De即判定存储器芯片10为正常，假如读不到预期数据De即判定测试失败。

根据上述的设计，通过判断是否读到预期数据即可很容易地测出存储器芯片10的地址焊垫及输入/输出焊垫的开路及短路状态，因而大大地简化整个测试程序。

虽然本实施例是将测试信号S1及S2输入至地址焊垫及输入/输出焊垫为例作说明，本发明的测试系统及方法也可以仅依序将测试信号S1及S2输入至地址焊垫。只要对应各地址焊垫的测试信号S1及S2彼此互补，且对应任意两实体相邻的地址焊垫的测试信号S1(或S2)彼此互补，通过读取存储器芯片输出的数据即可测试其开路或短路状态达到简化测试程序的目的，皆不脱离本发明的技术范围。

实施例二

请参照图2A，其绘示依照本发明第二实施例的存储器芯片方块图。存储器芯片20，例如是应用于多芯片封装的已知良好晶元(KGD)存储器，其包括多个焊垫22。这些焊垫22包括电源信号焊垫、控制信号焊垫以及输入/输出焊垫。存储器芯片20更包括指令译码单元220、预期数据产生器230以及读取器240。焊垫22用以输入一测试指令Ct至存储器芯片20。测试指令Ct是用以要求存储器芯片20进行输入/输出读取模式。测试指令Ct先暂存于存储器芯片20的输入缓冲器24之中，然后再送到指令译码单元220。

指令译码单元220设置于存储器芯片20中用以接收测试指令Ct并据以输出触发信号St。预期数据产生器230设置于存储器芯片20之中并连接指令译码单元220，用以根据触发信号St由所有的输入/输出焊垫(22)依序输出多个第一测试信号S1以及多个第二测试信号S2。任意两实体相邻的焊垫22所对应的第一测试信号S1是彼此互补的，且对应各焊垫22的第一测试信号S1与第二测试信号S2也是彼此互补的。

举例来说，存储器芯片20是一种串行闪存8SOP，其包括2个电源信号焊垫VCC以及GND、一个控制信号焊垫CS、一个频率信号焊垫SCLK以及四个输入/输出焊垫SIO0～SIO3，如图2B所示。这四个输入/输出焊垫依照逻辑序列分别为SIO0、SIO1、SIO2及SIO3，而若依照实体排列则为SIO0、SIO3(位于上侧)、SIO1及SIO2(位于下侧)。

测式指令Ct驱动存储器芯片20进入四输入/输出焊垫读取身份(4IOread ID)模式。测试指令Ct由一个输入/输出焊垫，例如是SIO0，输入至指令译码单元220，且如图2C所示，指令译码单元220根据由频率信号焊垫SCLK输入的一频率信号的一上升边缘(rising edge)来接收测试指令Ct成为“AAh，10101010”。然后，指令译码单元220根据测式指令Ct：“AAh”于4IO read ID模式中控制预期数据产生器230输出两个频率的测试信号S1及S2。

虽然本实施例是以测试指令Ct(AAh)由一个输入/输出焊垫输入为例作说明，然本发明的测试指令Ct也可以由焊垫SI以单一焊垫方式输入、由焊垫SI/SO以双焊垫方式输入或由焊垫SIO[0:3]以四焊垫方式输入。

读取器240可以根据由存储器芯片20的输入/输出焊垫读取的数据来判断传送测试指令Ct的输入/输出焊垫以及传送频率信号的频率焊垫SCLK是否有开路或短路的状态。假如输入/输出焊垫SIO0～SIO3输出了两个频率的测试信号，代表测试指令Ct成功地被指令译码单元220所接收，因此在焊垫SIO0以及SCLK上没有焊垫间短路及焊垫开路/短路的状态。

对应实体排列的输入/输出焊垫SIO0～SIO3的两个频率的测试信号S1及S2以及对应逻辑序列的输入/输出焊垫SIO0～SIO3的两个二进制代码TB1(1100)及TB2(0011)所结合的测试二进制代码TB：“C3h，11000011”如下所示：

SIO0 SIO3 SIO1 SIO2 SIO0 SIO1 SIO2 SIO3

S1：1 0 1 0 TB1：1 1 0 0

S2：0 1 0 1 TB2：0 0 1 1

如上所述，当存储器芯片20正常操作时，输入/输出焊垫SIO0～SIO3没有焊垫间短路或焊垫开路/短路状态，因此读取器240可以读到测试二进制代码TB：“C3h”。然而当有焊垫间短路或焊垫开路/短路情况发生时，读取器会读到错误的二进制代码而不是预期的测试二进制代码TB：“C3h”。

读取器240连接存储器芯片20的输入/输出焊垫，用以由输入/输出焊垫读取数据以判断测试信号S1及S2是否可成功地读取，亦即可由输入/输出焊垫读取测试二进制代码TB。假如读到测试二进制代码TB：“C3h”，则读取器240即判定存储器芯片20为正常，假如读不到测试二进制代码TB：“C3h”，则读取器240即判定测试失败。

请参照图2D，其绘示依照本发明第二实施例的存储器芯片20的操作方法流程图。如上所述，存储器芯片20例如是一种串行闪存8SOP。首先，于步骤250，由存储器芯片20(例如透过输入/输出焊垫SIO0)接收测试信号Ct以进入4IO read ID模式。接着，于步骤260中，根据测试指令Ct，由焊垫22，例如是输入/输出焊垫SIO0～SIO3，输出多个第一测试信号S1，其中任意两实体相邻的焊垫22所对应的第一测试信号S1彼此互补。然后，于步骤270中，根据测试指令Ct，接着第一测试信号S1之后由焊垫(输入/输出焊垫SIO0～SIO3)输出多个第二测试信号S2，其中对应各焊垫(SIO0～SIO3)的第一测试信号S1及第二测试信号S2彼此互补。对应实体排列的输入/输出焊垫SIO0～SIO3的测试信号S1及S2以及对应逻辑序列的两频率的测试信号S1及S2的测试二进制代码TB已如上述。

例如，指令译码单元240根据频率信号(SCLK)译码测试指令Ct为“AAh”并据以控制预期数据产生器230来输出两个频率的测试信号S1及S2，如图2C所示。

最后，于步骤280中，由输入/输出焊垫读取数据(例如利用读取器240)以判断第一测试信号S1及第二测试信号S2是否由焊垫22(SIO0～SIO3)成功地读取，亦即是否二进制代码TB：“C3h”可由输入/输出焊垫SIO0～SIO3读取。在输入/输出焊垫SIO0～SIO3没有焊垫间短路以及焊垫开路/短路的情况下，测试二进制代码“C3h”可以由读取器240透过输入/输出焊垫SIO0～SIO3成功读取，并据以判定存储器芯片20为正常。相反地，当输入/输出焊垫SIO0～SIO3存在焊垫间短路或焊垫开路/短路的情况时，读取器240将由输入/输出焊垫SIO0～SIO3读取错误的二进制代码，而并非测试二进制代码TB：“C3h”，因此判定存储器芯片20为测试失败。

根据上述的设计，通过判断是否读到预期的测试二进制代码即可很容易地测出存储器芯片20的输入/输出焊垫(22)的开路及短路状态，因而大大地简化整个测试程序。

本发明上述两实施例所揭露的存储器芯片及其操作方法可通过透过输入焊垫输入两个互补的测试信号或透过输出焊垫输出两个互补的测试信号并判断是否读到预期数据(或二进制代码)即可以很容易地测试出存储器芯片的输入焊垫(地址焊垫及输入/输出焊垫)或输出焊垫(输入/输出焊垫)是否正常。因此，可以有效地简化存储器芯片的测试程序。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求所界定的范围为准。

Claims

1.一种存储器芯片的操作方法，该存储器芯片包括多个焊垫，其特征在于，该方法包括：

分别输入多个第一测试信号至该多个焊垫，其中任意两实体相邻的该多个焊垫所对应的该多个第一测试信号是彼此互补的；

接着该多个第一测试信号之后分别输入多个第二测试信号至该多个焊垫，其中对应各该多个焊垫的该第一测试信号以及该第二测试信号是彼此互补的；以及

当该存储器芯片成功地接收到该多个第一测试信号以及该多个第二测试信号时，由该存储器芯片输出一预期数据。

2.根据权利要求1所述的方法，其特征在于，根据该多个焊垫的一逻辑序列，该多个第一测试信号以及该多个第二测试信号分别对应至一第一测试二进制代码以及一第二测试二进制代码，该方法更包括：

根据该多个焊垫的该逻辑序列，分别将自该多个焊垫接收对应该多个第一测试信号以及该多个第二测试信号的两组数据重组为一第一二进制代码以及一第二二进制代码；以及

判断是否该第一二进制代码以及该第二二进制代码分别与该第一测试二进制代码以及该第二测试二进制代码相同。

3.根据权利要求2所述的方法，其特征在于，由该存储器芯片输出该预期数据的该步骤更包括：若该第一二进制代码以及该第二二进制代码分别与该第一测试二进制代码以及该第二测试二进制代码相同时，由该存储器芯片输出该预期数据。

4.根据权利要求2所述的方法，其特征在于，该判断步骤是根据输入该多个焊垫的一第一指令码来执行，且该预期数据是根据输入该多个焊垫的一第二指令码来输出。

5.一种存储器芯片，其特征在于，包括：

多个焊垫，用以依序分别输入多个第一测试信号以及多个第二测试信号，其中任意两实体相邻的该多个焊垫所对应的该多个第一测试信号是彼此互补的，且对应各该多个焊垫的该第一测试信号以及该第二测试信号是彼此互补的；

一指令译码单元，连接该多个焊垫，用以接收该多个第一测试信号以及该多个第二测试信号；以及

一预期数据产生器，连接该指令译码单元，其中当该指令译码单元成功地接收到该多个第一测试信号以及该多个第二测试信号时，该指令译码单元控制该预期数据产生器产生一预期数据加以输出。

6.根据权利要求5所述的存储器芯片，其特征在于，该存储器芯片根据该多个焊垫的一逻辑序列将自该多个焊垫接收对应该第一测试信号以及该第二测试信号的数据分别重组为一第一二进制代码以及一第二二进制代码，且当该第一二进制代码以及该第二二进制代码分别与该多个第一测试信号以及该多个第二测试信号根据该多个焊垫的该逻辑序列映像而成的一第一测试二进制代码以及一第二测试二进制代码相同时，该指令译码单元控制该预期数据产生器以产生该预期数据。

7.根据权利要求6所述的存储器芯片，其特征在于，在输入该多个第一测试信号以及该多个第二测试信号之后，该多个焊垫更依序输入一第一指令码以及一第二指令码，该指令译码单元是根据该第一指令码开始判断该第一二进制代码以及该第二二进制代码是否分别与该第一测试二进制代码以及该第二测试二进制代码相同，并根据该第二指令码来控制该预期数据产生器于该第一二进制代码及该第二二进制代码分别与该第一测试二进制代码及该第二测试二进制代码相同时输出该预期数据。